JPS5835983A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5835983A JPS5835983A JP13425681A JP13425681A JPS5835983A JP S5835983 A JPS5835983 A JP S5835983A JP 13425681 A JP13425681 A JP 13425681A JP 13425681 A JP13425681 A JP 13425681A JP S5835983 A JPS5835983 A JP S5835983A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- junction diode
- hook
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 58
- 239000000758 substrate Substances 0.000 claims abstract description 39
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 230000001052 transient effect Effects 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電流制御製負性抵抗装置を論理回路構成要
素として複数個、同一半導体基板上に形成した半導体装
置に関するものである。
素として複数個、同一半導体基板上に形成した半導体装
置に関するものである。
この種の半導体装置の従来の電流制御製負性抵抗装置と
して用いられたフック付き単接合ダイオード０１１１１
図に示す。第１図は半導体基板をＮ型半導体に限って図
示しており、動作の説明においてもこれに限定するもの
とするう 第１図において、ＱｌはＮ型半導体基板、Ｑ２は低抵抗
のＮ型半導体領域（以下ペース領域という）、Ｑ３はＰ
型半導体領域（以下エミッタ領域という）、Ｑ４はＰ型
半導体領域（以下フック領域という）、Ｑ５は低抵抗の
Ｎ型半導体領域（以下コレクタ領域という）である。
して用いられたフック付き単接合ダイオード０１１１１
図に示す。第１図は半導体基板をＮ型半導体に限って図
示しており、動作の説明においてもこれに限定するもの
とするう 第１図において、ＱｌはＮ型半導体基板、Ｑ２は低抵抗
のＮ型半導体領域（以下ペース領域という）、Ｑ３はＰ
型半導体領域（以下エミッタ領域という）、Ｑ４はＰ型
半導体領域（以下フック領域という）、Ｑ５は低抵抗の
Ｎ型半導体領域（以下コレクタ領域という）である。
以上が基本的なフック付き単接合ダイオードの構成要素
であるが、第１図のフック付き単接合ダイオードＵ１で
は、この他に論理＠能安定化のために付加されたところ
のＮ型半導体領域Ｑ６．Ｑ７を備えている。Ｎ型半導体
領域（以下出力領域という）Ｑ６は％７ツク領域Ｑ４に
近接遣たは接触する低抵抗の領域であ５．Ｎ型半導体領
域（以下入力領域という）Ｑ７は、工建ツタ領域Ｑ３に
近接または接触する低抵抗の領域である。
であるが、第１図のフック付き単接合ダイオードＵ１で
は、この他に論理＠能安定化のために付加されたところ
のＮ型半導体領域Ｑ６．Ｑ７を備えている。Ｎ型半導体
領域（以下出力領域という）Ｑ６は％７ツク領域Ｑ４に
近接遣たは接触する低抵抗の領域であ５．Ｎ型半導体領
域（以下入力領域という）Ｑ７は、工建ツタ領域Ｑ３に
近接または接触する低抵抗の領域である。
なお、ベース領域Ｑ２、エミッタ領域Ｑ ３ 、コレク
タ領域Ｑ５、出力領域Ｑ６および入力領域Ｑ７にはそれ
ぞれ電極１，２，３，４，５がオーミックに接続されて
いる。
タ領域Ｑ５、出力領域Ｑ６および入力領域Ｑ７にはそれ
ぞれ電極１，２，３，４，５がオーミックに接続されて
いる。
第２図はこのようなフック付き単接合ダイオードＵ１の
電流制御負性抵抗特性である。以下、この図を参照して
上記フック付き単接合ダイオードＵ１の動作を説明する
。
電流制御負性抵抗特性である。以下、この図を参照して
上記フック付き単接合ダイオードＵ１の動作を説明する
。
いま、第１１１に示すように、ペース領域Ｑ２は、コレ
クタ領域Ｑ５を基準源として正極性のバイアス電圧Ｖｌ
が電源Ｅ１により供給されており、エミッタ領域Ｑ３へ
は、同じくコレクタ領域Ｑ５ｔ−基準源とする電源Ｅ２
が、抵抗Ｒ１およびスイッチ８Ｗ１ならびに電極２を通
して電圧を印カロできるように接続されている。ここで
、スイッチＳＷＩは動作説明に使用するもので、通常は
閉じられている。
クタ領域Ｑ５を基準源として正極性のバイアス電圧Ｖｌ
が電源Ｅ１により供給されており、エミッタ領域Ｑ３へ
は、同じくコレクタ領域Ｑ５ｔ−基準源とする電源Ｅ２
が、抵抗Ｒ１およびスイッチ８Ｗ１ならびに電極２を通
して電圧を印カロできるように接続されている。ここで
、スイッチＳＷＩは動作説明に使用するもので、通常は
閉じられている。
このような接続において、エミッタ領域Ｑ３に。
エミッタ領域Ｑ３と基板９１間が充分に順／櫂イアスさ
れる電圧ｖ２が電源Ｅ２より加えられると、エミッタ領
域ＱＢから基板Ｑ１へのホールの注入が行われ、フック
付き単接合ダイオードＵｌがオン状態になる。ここで、
オン状態とは第２因に示す負性抵抗特性の曲線工の領域
をいう。
れる電圧ｖ２が電源Ｅ２より加えられると、エミッタ領
域ＱＢから基板Ｑ１へのホールの注入が行われ、フック
付き単接合ダイオードＵｌがオン状態になる。ここで、
オン状態とは第２因に示す負性抵抗特性の曲線工の領域
をいう。
このオン状態にあるフック付き単接合ダイオードＵｌ’
ｌｉ−オフ（ここで、オフ状線とは第２図に示す負性抵
抗特性の曲線■の領域をいう）させるには、ニオツタ領
域Ｑ３の電位を、この７ツク付き単接合ダイオードＵ１
の保持電圧ｖ３以下の電圧とするか、あるいは、エミッ
タ領域Ｑ３’に流れる電流値を、たとえばスイッチＳＷ
Ｉ ｋ開放して、このフック付き単接合ダイオードＵ１
の保持電流値工１以下にすることによって達成できる。
ｌｉ−オフ（ここで、オフ状線とは第２図に示す負性抵
抗特性の曲線■の領域をいう）させるには、ニオツタ領
域Ｑ３の電位を、この７ツク付き単接合ダイオードＵ１
の保持電圧ｖ３以下の電圧とするか、あるいは、エミッ
タ領域Ｑ３’に流れる電流値を、たとえばスイッチＳＷ
Ｉ ｋ開放して、このフック付き単接合ダイオードＵ１
の保持電流値工１以下にすることによって達成できる。
以上が第１図のフック付き単接合ダイオードＵ１の基本
的なスイッチング動作である。次に、この基本動作に対
しての出力領域Ｑ６、入力領域Ｑ７の働きを説明する。
的なスイッチング動作である。次に、この基本動作に対
しての出力領域Ｑ６、入力領域Ｑ７の働きを説明する。
いま、フック付き単接合ダイオードＵｌがオフ状態にあ
るものとする。この時、出力領域Ｑ６へは基板電位Ｖｌ
が出力されている。ここで、入力領域Ｑ７に、エミッタ
領域Ｑ３と基板９１間を願バイアスさせる電圧Ｖ４を加
えると、エミッタ領域Ｑ３から基板Ｑｌにホールの注入
が起り１７ツク付き単接合ダイオードＵｌがオンする。
るものとする。この時、出力領域Ｑ６へは基板電位Ｖｌ
が出力されている。ここで、入力領域Ｑ７に、エミッタ
領域Ｑ３と基板９１間を願バイアスさせる電圧Ｖ４を加
えると、エミッタ領域Ｑ３から基板Ｑｌにホールの注入
が起り１７ツク付き単接合ダイオードＵｌがオンする。
このことは、エミッタ領域Ｑ３へ電圧を供給している電
源Ｅ２に基板Ｑ１への電源Ｅ１と同一にしても、入力領
域Ｑ７へ適切な電圧を供給することにより、フック付き
単接合ダイオードＵｌｔオンさせる仁とができるという
ことになる。
源Ｅ２に基板Ｑ１への電源Ｅ１と同一にしても、入力領
域Ｑ７へ適切な電圧を供給することにより、フック付き
単接合ダイオードＵｌｔオンさせる仁とができるという
ことになる。
フック付き単接合ダイオードＵ１がオンす′ると、出力
領域Ｑ６は基板電位ｖ１より低い電圧を出力するっこの
出力電、圧が前記電圧ｖ４より充分に低い電圧であると
すると、この出力電圧は次段の入力領域付きフック付き
単接合の入力たシうる。
領域Ｑ６は基板電位ｖ１より低い電圧を出力するっこの
出力電、圧が前記電圧ｖ４より充分に低い電圧であると
すると、この出力電圧は次段の入力領域付きフック付き
単接合の入力たシうる。
しかるに、以上のような従来のフック付き単接合ダイオ
ードＵｌでは、入力領域Ｑ７が低インピーダンスである
ため、スイッチングの過渡時に電流が入力領域Ｑフを通
して流れ消費電力が多いと−いう欠点を有する。したが
って、このフック付き単接合ダイオ−ドロ１ｔ−複数個
、同一半導体基板上に塔載してたとえばスキャナーなど
の１つの半導体装置を構成した場合は消費電力が多大と
なることはいうまでもない。
ードＵｌでは、入力領域Ｑ７が低インピーダンスである
ため、スイッチングの過渡時に電流が入力領域Ｑフを通
して流れ消費電力が多いと−いう欠点を有する。したが
って、このフック付き単接合ダイオ−ドロ１ｔ−複数個
、同一半導体基板上に塔載してたとえばスキャナーなど
の１つの半導体装置を構成した場合は消費電力が多大と
なることはいうまでもない。
この発明は上記の点に鑑みなされたもので、スイッチン
グ時の過渡時に電流の増加をみない電流制御型負性抵抗
装置を複数個、同−半導体基板上に塔載して構成するこ
とにより、消費電力を少なくし得る半導体装置を提供す
ることを目的とする。
グ時の過渡時に電流の増加をみない電流制御型負性抵抗
装置を複数個、同−半導体基板上に塔載して構成するこ
とにより、消費電力を少なくし得る半導体装置を提供す
ることを目的とする。
以下この発明の実施例上図１ｉｉｔ−参照して説明する
が、まず、この発明の半導体装置で用いられる電流制御
型負性抵抗装置について述べる。第３図はその電流制御
型負性抵抗装置（以下フック付きダート制御製単接合ダ
イオードという）Ｕ２の断面図、第４図は平面図である
。これら両図において、Ｑ８はＮ微半導体基板であり、
その主表面内所定部分には低抵抗の第１の領域としての
Ｎｇｌｌ牛導体領域（以下ペース領域という）Ｑ９が形
成される。また、Ｎ製半導体基板Ｑ８の主表面内には、
前記ペース領域Ｑ９から所定距離離間して第２の領域と
してのＰ型半導体領域（以下エミッタ領域という）ＱＩ
Ｏが形成され、さらにこの工ζツタ領域ＱＩＯから所定
距Ｓ離間して第３の領域としてのＰＭ半導体領域（以下
フック領域という）Ｑｌｌが形成される。このフック領
域Ｑｌｌ内には低抵抗の第４の領域としてのＮ型半導体
領域（以下コレクタ領域という）Ｑ１２が形成される。
が、まず、この発明の半導体装置で用いられる電流制御
型負性抵抗装置について述べる。第３図はその電流制御
型負性抵抗装置（以下フック付きダート制御製単接合ダ
イオードという）Ｕ２の断面図、第４図は平面図である
。これら両図において、Ｑ８はＮ微半導体基板であり、
その主表面内所定部分には低抵抗の第１の領域としての
Ｎｇｌｌ牛導体領域（以下ペース領域という）Ｑ９が形
成される。また、Ｎ製半導体基板Ｑ８の主表面内には、
前記ペース領域Ｑ９から所定距離離間して第２の領域と
してのＰ型半導体領域（以下エミッタ領域という）ＱＩ
Ｏが形成され、さらにこの工ζツタ領域ＱＩＯから所定
距Ｓ離間して第３の領域としてのＰＭ半導体領域（以下
フック領域という）Ｑｌｌが形成される。このフック領
域Ｑｌｌ内には低抵抗の第４の領域としてのＮ型半導体
領域（以下コレクタ領域という）Ｑ１２が形成される。
半導体基板Ｑ８の主表面内には、前記エミッタ領域ＱＩ
Ｏと反対側において前記フック領域Ｑｌｌに近接して（
ｔたは接触させてもよい）低抵抗の第５の領域としての
Ｎ型半導体領域（以下出力領域という）Ｑ１３がさらに
形成される。半導体基板Ｑ８の主表面上には絶縁［１１
が形成されていＱＩＯとフック領域Ｑｌｌの相互間にお
いてダート電極（第１の電４１）６が形成される。この
ダート電極６上には、このダート電極６を榎う絶縁膜１
２に開窓して引出し電極６′が形成される。一方、前記
ペース領域Ｑ９．エミッタ領域Ｑ１０．７ツク領域Ｑｌ
ｌおよび出力領域Ｑ１３上にに、半導体基板Ｑ８主表面
上の絶縁１ｕｌｌにそれぞれ開窓してオーミック接続の
電極（第２ないし第５の電極）７，８，９．１０が形成
される。
Ｏと反対側において前記フック領域Ｑｌｌに近接して（
ｔたは接触させてもよい）低抵抗の第５の領域としての
Ｎ型半導体領域（以下出力領域という）Ｑ１３がさらに
形成される。半導体基板Ｑ８の主表面上には絶縁［１１
が形成されていＱＩＯとフック領域Ｑｌｌの相互間にお
いてダート電極（第１の電４１）６が形成される。この
ダート電極６上には、このダート電極６を榎う絶縁膜１
２に開窓して引出し電極６′が形成される。一方、前記
ペース領域Ｑ９．エミッタ領域Ｑ１０．７ツク領域Ｑｌ
ｌおよび出力領域Ｑ１３上にに、半導体基板Ｑ８主表面
上の絶縁１ｕｌｌにそれぞれ開窓してオーミック接続の
電極（第２ないし第５の電極）７，８，９．１０が形成
される。
このように構成されたフック付きダート制御型単接合ダ
イオードＵ２１に動作させるためには次のよう圧電源が
接続される。すなわち、第３図に示すように、ペース領
域Ｑ９（電極７）には、コレクタ領域Ｑ１２（電極９）
ｔ−基準源とした電源Ｅ３によ夕正極性のバイアス電圧
Ｖｓが印加されておタ、エンツタ領域ＱＩＯ（電極８）
にも抵抗Ｒ２およびスイットＳＷＺを介して同電圧ｖＩ
Ｉが印加される。ここで、スイッチ８Ｗ２は動作説明の
ためのもので通常は閉じられている。
イオードＵ２１に動作させるためには次のよう圧電源が
接続される。すなわち、第３図に示すように、ペース領
域Ｑ９（電極７）には、コレクタ領域Ｑ１２（電極９）
ｔ−基準源とした電源Ｅ３によ夕正極性のバイアス電圧
Ｖｓが印加されておタ、エンツタ領域ＱＩＯ（電極８）
にも抵抗Ｒ２およびスイットＳＷＺを介して同電圧ｖＩ
Ｉが印加される。ここで、スイッチ８Ｗ２は動作説明の
ためのもので通常は閉じられている。
第５図は、このような電源の接続も含む上記フック付き
ｒ−）制御型単接合ダイオードＵ２の勢価回路甲である
。この図よシ明らかなように、上記フック付きダート制
御製本接合ダイオードＵ２は、エミッタ領域Ｑ１０ｔ−
ソース、ダート電極６をダート、フック領域Ｑｌｌをド
レインとするＰチャンネルＭＯ８型ト２ンジスタＴｌと
、エミッタ領域Ｑ１０ｔエミッタ、Ｎ型中導体基板Ｑ８
ｔ−ペース、フック領域Ｑｌｌ’ｉコレクタとするＰＮ
ＰトランジスタＴ２と、基板Ｑ８ｔコレクタ、フック領
域Ｑ１１ｔペース、コレクタ領域Ｑｌ ２１ｉエミツタ
とするＮＰＮト、ランジスタＴ３と、エミッタ領域ＱＩ
Ｏ近傍のＮ型半導体領域Ｑ１４とフック領域Ｑｌｌ近傍
のＮ型中導体領域Ｑ１５との間の半導体基板ＱＢの抵抗
に応じた等価抵抗Ｒ３と、ペース領域Ｑ９近傍のＮ型中
導体領域Ｑ１６とエミッタ領域ＱＩＯ近傍のＮ型半導体
領域ＱｌＡ間の半導体基板Ｑ８の抵抗に応じた等価抵抗
Ｒ４とで構成されている。
ｒ−）制御型単接合ダイオードＵ２の勢価回路甲である
。この図よシ明らかなように、上記フック付きダート制
御製本接合ダイオードＵ２は、エミッタ領域Ｑ１０ｔ−
ソース、ダート電極６をダート、フック領域Ｑｌｌをド
レインとするＰチャンネルＭＯ８型ト２ンジスタＴｌと
、エミッタ領域Ｑ１０ｔエミッタ、Ｎ型中導体基板Ｑ８
ｔ−ペース、フック領域Ｑｌｌ’ｉコレクタとするＰＮ
ＰトランジスタＴ２と、基板Ｑ８ｔコレクタ、フック領
域Ｑ１１ｔペース、コレクタ領域Ｑｌ ２１ｉエミツタ
とするＮＰＮト、ランジスタＴ３と、エミッタ領域ＱＩ
Ｏ近傍のＮ型半導体領域Ｑ１４とフック領域Ｑｌｌ近傍
のＮ型中導体領域Ｑ１５との間の半導体基板ＱＢの抵抗
に応じた等価抵抗Ｒ３と、ペース領域Ｑ９近傍のＮ型中
導体領域Ｑ１６とエミッタ領域ＱＩＯ近傍のＮ型半導体
領域ＱｌＡ間の半導体基板Ｑ８の抵抗に応じた等価抵抗
Ｒ４とで構成されている。
この等価回路図七参照して上記フック付きゲート制御型
単接合ダイオードＵ２の動作を説明する。
単接合ダイオードＵ２の動作を説明する。
いま、電１１９ｔ−基準源とする電源Ｅ３によ多電極７
へは直接、電極８へは抵抗Ｒａｔ介して正極性のバイア
ス電圧Ｖｓが印加されている。この状態において、ダー
ト電極６へＰチャンネルＭＯ８型ト２ンジスタＴｌｔオ
ンさせるに充分な電圧Ｖ−が一譬ルス電源Ｂ４より加え
られると、エミッタ領域ＱＩＯとフック領域Ｑｌｌの間
にチャンネルが形成され、フック領域Ｑｌｌヘホールの
注入が行われる。そして、注入されたホールのうち７ツ
ク領域Ｑｌｌで再結合されないで残ったホールが、工電
ツタ領域ＱＩＯからコレクタ領域Ｑ１２に加わる電界に
よりコレクタ領域Ｑ１２へ到達する。
へは直接、電極８へは抵抗Ｒａｔ介して正極性のバイア
ス電圧Ｖｓが印加されている。この状態において、ダー
ト電極６へＰチャンネルＭＯ８型ト２ンジスタＴｌｔオ
ンさせるに充分な電圧Ｖ−が一譬ルス電源Ｂ４より加え
られると、エミッタ領域ＱＩＯとフック領域Ｑｌｌの間
にチャンネルが形成され、フック領域Ｑｌｌヘホールの
注入が行われる。そして、注入されたホールのうち７ツ
ク領域Ｑｌｌで再結合されないで残ったホールが、工電
ツタ領域ＱＩＯからコレクタ領域Ｑ１２に加わる電界に
よりコレクタ領域Ｑ１２へ到達する。
これがＮＰＮ）２ンジスタＴ３のペース電流とな５ＮＰ
Ｎ ）ランジスタＴ３をオンさせ、電源Ｅ３から電極７
、抵抗Ｒ４、Ｒ３を通、ｐＮＰＮ ）ランジスタＴ３の
；レクタ電流にあたる電流が流れる。
Ｎ ）ランジスタＴ３をオンさせ、電源Ｅ３から電極７
、抵抗Ｒ４、Ｒ３を通、ｐＮＰＮ ）ランジスタＴ３の
；レクタ電流にあたる電流が流れる。
仁れによりエミッタ領域ＱＩＯ近傍のＮｕ半導体領域Ｑ
１４の電位は基準電圧源の電圧■５よシも低くなる。そ
して、電源電圧Ｖ５とエミッタ領域ＱＩＯ近傍のＮ型半
導体領域Ｑ１４の電位ｖ７との電位差が、エミッタ領域
ＱＩＯとその近傍のＮ型半導体領域Ｑ１４ｔ−充分に順
バイアスする電位差であれば、ＰＮＰ）ランジスタＴ２
がオンし、工きツタ領域Ｑ１０’ｅＰ型、Ｎ警手導体基
板Ｑ８をＮ型、７ツク領域ＱｌｌをＰＷ、コレクタ領域
Ｑ１２ｒＮＷとするＰＮＰＮ構造を２ツチアツノさせ安
定したオン状ａｔりくる。これでフック付きダート制御
ｌ型単接合ダイオードＵ２のオン状態が完成された。
１４の電位は基準電圧源の電圧■５よシも低くなる。そ
して、電源電圧Ｖ５とエミッタ領域ＱＩＯ近傍のＮ型半
導体領域Ｑ１４の電位ｖ７との電位差が、エミッタ領域
ＱＩＯとその近傍のＮ型半導体領域Ｑ１４ｔ−充分に順
バイアスする電位差であれば、ＰＮＰ）ランジスタＴ２
がオンし、工きツタ領域Ｑ１０’ｅＰ型、Ｎ警手導体基
板Ｑ８をＮ型、７ツク領域ＱｌｌをＰＷ、コレクタ領域
Ｑ１２ｒＮＷとするＰＮＰＮ構造を２ツチアツノさせ安
定したオン状ａｔりくる。これでフック付きダート制御
ｌ型単接合ダイオードＵ２のオン状態が完成された。
このオン状態のフック付きｆ−ト制御型単接合ダイオー
ドＵ２ｔオフさせるには、エミッタ領域Ｑ１０’ｉ、こ
のフック付きｆ−）制御型単接合ダイオードＵ２の保持
電圧より低い電圧にするか、エミッタ領域ＱＩＯを流れ
る電流値をまたとえはスイッチ８Ｗ２’に開放して、こ
のフック付きｒ−ト制御散本接合ダイオードＵ２の保持
電流以下にすればより０ 以上のフック付きｃ−ト制御型単接合ダイオードＵ２は
、ダート制御ｔｌ型であるから入力インピー・ダンスが
極めて高い。したがって、スイッチングの過渡時に電流
の増加がなく、消費電力が少ない。
ドＵ２ｔオフさせるには、エミッタ領域Ｑ１０’ｉ、こ
のフック付きｆ−）制御型単接合ダイオードＵ２の保持
電圧より低い電圧にするか、エミッタ領域ＱＩＯを流れ
る電流値をまたとえはスイッチ８Ｗ２’に開放して、こ
のフック付きｒ−ト制御散本接合ダイオードＵ２の保持
電流以下にすればより０ 以上のフック付きｃ−ト制御型単接合ダイオードＵ２は
、ダート制御ｔｌ型であるから入力インピー・ダンスが
極めて高い。したがって、スイッチングの過渡時に電流
の増加がなく、消費電力が少ない。
この発明の半導体装置は、上述のようなフック付きダー
ト制御型単接合ダイオードを同一半導体基板上に複数個
塔載して構成する。
ト制御型単接合ダイオードを同一半導体基板上に複数個
塔載して構成する。
第６図はこの発明の実施例として８ビツトスキヤナーを
構成した場合の平面内であろうこの図において、Ｑ８′
はＮ型半導体基板であり、この半導体基板Ｑ ８’上に
フック付きダート制御型単接合ダイオードＵ２ａ、Ｕ２
ｂ、Ｕ３Ｏ、Ｕ２ｄ、Ｕ２．。
構成した場合の平面内であろうこの図において、Ｑ８′
はＮ型半導体基板であり、この半導体基板Ｑ ８’上に
フック付きダート制御型単接合ダイオードＵ２ａ、Ｕ２
ｂ、Ｕ３Ｏ、Ｕ２ｄ、Ｕ２．。
Ｕ ２１ 、 Ｕ ２ 、 Ｕ ２ｈが形成されて
いる。ただし、フック付きダート制御型単接合ダイオー
ドＵ２．〜Ｕ２ｎのペース領域は、ここでは、各フック
付きｒ−）制御型単接合ダイオードのエミッタ領域、フ
ック領域、コレクタ領域、出力領域およびｆｆ−）電極
を環状にかこって、全体がつながった１つのペース領域
（以下環状ペース領域という）Ｑ９′として形成されて
いる。フック付きゲート制御製単接合ダイオードＵ２．
〜Ｕ２ｈのエミッタ領域ＱＩＯ，，Ｑ１０ｂ・・・Ｑ
１０ｈ扛、それぞれ抵抗Ｒ２，、Ｒ２ｂ・・・Ｒ２ｈｔ
介して１ビツトおきに第１のり四ツク入力端子ａと第２
のクロック入力端子すに接続されている。Ｃは入力信号
端子、ｄ、Ｃ９ｆ９ｇ、ｈ、ｉ、ｊ、にはそれぞれフッ
ク付きダート制御型単接合ダイオードＵ２．〜Ｕ２ｈの
出力端子で、動作ｔ−ｍｕするために付加したものであ
る。８ビツト全てのフック付きＣ−ト制御製単接合ダイ
オードＵ２＆〜Ｕ２ｈのコレクタ領域Ｑ １２ ＠ ｔ
Ｑ １２ｂ・・・Ｑ１２ｈは共通の信号線で結線され
ており、この信号ａｔ−基準源とした電源Ｅ ３’によ
り正極性のバイアス電圧ｖ５が環状ペース領域Ｑ９’へ
印加されている。１ビツト目のフック付きｒ−ト制御型
単接合ダイオードＵ２゜のｙ−ト電極６１は入力信号端
子Ｃと結ばれ、同出力領域Ｑｌ ａａは２ビツト目のフ
ック付きダート制御型本接合ダイオードＵ２ｂのダート
電極６ｂと接続され、この２ビツト目のフック付きｙ−
ト制御製単接合ダイオードＵ２ｂの出力領域Ｑ１３ｂは
３ビツト目のフック付ダート制御型単接合ダイオードＵ
２．のｒ−ト電極６ｃと接続されている。
いる。ただし、フック付きダート制御型単接合ダイオー
ドＵ２．〜Ｕ２ｎのペース領域は、ここでは、各フック
付きｒ−）制御型単接合ダイオードのエミッタ領域、フ
ック領域、コレクタ領域、出力領域およびｆｆ−）電極
を環状にかこって、全体がつながった１つのペース領域
（以下環状ペース領域という）Ｑ９′として形成されて
いる。フック付きゲート制御製単接合ダイオードＵ２．
〜Ｕ２ｈのエミッタ領域ＱＩＯ，，Ｑ１０ｂ・・・Ｑ
１０ｈ扛、それぞれ抵抗Ｒ２，、Ｒ２ｂ・・・Ｒ２ｈｔ
介して１ビツトおきに第１のり四ツク入力端子ａと第２
のクロック入力端子すに接続されている。Ｃは入力信号
端子、ｄ、Ｃ９ｆ９ｇ、ｈ、ｉ、ｊ、にはそれぞれフッ
ク付きダート制御型単接合ダイオードＵ２．〜Ｕ２ｈの
出力端子で、動作ｔ−ｍｕするために付加したものであ
る。８ビツト全てのフック付きＣ−ト制御製単接合ダイ
オードＵ２＆〜Ｕ２ｈのコレクタ領域Ｑ １２ ＠ ｔ
Ｑ １２ｂ・・・Ｑ１２ｈは共通の信号線で結線され
ており、この信号ａｔ−基準源とした電源Ｅ ３’によ
り正極性のバイアス電圧ｖ５が環状ペース領域Ｑ９’へ
印加されている。１ビツト目のフック付きｒ−ト制御型
単接合ダイオードＵ２゜のｙ−ト電極６１は入力信号端
子Ｃと結ばれ、同出力領域Ｑｌ ａａは２ビツト目のフ
ック付きダート制御型本接合ダイオードＵ２ｂのダート
電極６ｂと接続され、この２ビツト目のフック付きｙ−
ト制御製単接合ダイオードＵ２ｂの出力領域Ｑ１３ｂは
３ビツト目のフック付ダート制御型単接合ダイオードＵ
２．のｒ−ト電極６ｃと接続されている。
以下、順次８ビツト目のフック付きグー） ｆｌｊｌＪ
御型単接合ダイオードＵ２ｈまで同様の接続かなされて
いるＣ１また、フック付きダート制御製単接合ダイオー
ドＵ２Ｂ−Ｕ２ｈそれぞれの出力領域Ｑ１３．。
御型単接合ダイオードＵ２ｈまで同様の接続かなされて
いるＣ１また、フック付きダート制御製単接合ダイオー
ドＵ２Ｂ−Ｕ２ｈそれぞれの出力領域Ｑ１３．。
Ｑ Ｉ Ｊ） ＝・Ｑ１３ｈ紘、動作確認のための出力
端一＋ｄｌｅ・・・ｋに接続されている。
端一＋ｄｌｅ・・・ｋに接続されている。
このように構成されたスキャナーの動作を説明する。い
ま、＃！７図８１に示すごとく幅τ・を有する周期τ１
の／４ルス列を端子ａへ、同様のノ４ルス列８２に端子
すへ加え、端子Ｃへは８３のごとき太きぐともｆｔｔ−
こえないパルス幅τＳを有するノ臂ルス列を印加する。
ま、＃！７図８１に示すごとく幅τ・を有する周期τ１
の／４ルス列を端子ａへ、同様のノ４ルス列８２に端子
すへ加え、端子Ｃへは８３のごとき太きぐともｆｔｔ−
こえないパルス幅τＳを有するノ臂ルス列を印加する。
いま、信号領域のうち人の領域の信号がそれぞれ端子鳳
、ｂ、ｃへ加わると、１ビツト目のフック付きダート制
御型単接合ダイオードＵ２．がオンし、その出力領域Ｑ
１３％に２ビツト目のフック付きダート制御型単接合ダ
イオードＵ２１）ｋオンさせるに充分な電圧レベル■８
ｖｉ−出力し、２ビツト目のフック付きダート制御型単
接合ダイオードＵ２ｂのダート電極６ｂへその電位Ｙａ
ｋ伝える。
、ｂ、ｃへ加わると、１ビツト目のフック付きダート制
御型単接合ダイオードＵ２．がオンし、その出力領域Ｑ
１３％に２ビツト目のフック付きダート制御型単接合ダ
イオードＵ２１）ｋオンさせるに充分な電圧レベル■８
ｖｉ−出力し、２ビツト目のフック付きダート制御型単
接合ダイオードＵ２ｂのダート電極６ｂへその電位Ｙａ
ｋ伝える。
この状態から信号領域がＡからＢへ覆移すると、１ビツ
ト目のフック付きダート制御型単接合ダイオードＵ２＆
がオフするに充分な条件がそろす。
ト目のフック付きダート制御型単接合ダイオードＵ２＆
がオフするに充分な条件がそろす。
２ビツト目のフック付きダート制御型単接合ダイオード
Ｕ２ｂは入力信号を受は入れられる状態になる。１ビツ
ト目のフック付きｒ−ト制御ｌ１１ｍ単接合ダイオード
Ｕ２．がオンするには、そのフック領域Ｑｌｌ、近傍の
Ｎ型半導体領域でホールとエレクトロンの再結合が必要
であり、それに要する時間ｔＩ内に２ビツト目のフック
付きダート制御型単接合ダイオードＵ２ｂが入力信号を
受は入れオン状態になる。すると、２ビツト目の７ツク
付きダート制御ｒｊＩ！ＭＬ接合ダイオードＵ２ｂの出
力領域Ｑ１３ｂに前述のごとき３ビツト目のフック付き
ダート制御ｉｔ！単接合ダイオードＵ２．をオンさせる
に充分な電位ｖ８を出力する。ここで、信号領域がＢか
らＣへ移ると、上記と同様な過ａｔ経て３ビツト目の７
ツク付きｒ−ト制御ｌ型単接合ダイオードＵ２゜がオン
する。
Ｕ２ｂは入力信号を受は入れられる状態になる。１ビツ
ト目のフック付きｒ−ト制御ｌ１１ｍ単接合ダイオード
Ｕ２．がオンするには、そのフック領域Ｑｌｌ、近傍の
Ｎ型半導体領域でホールとエレクトロンの再結合が必要
であり、それに要する時間ｔＩ内に２ビツト目のフック
付きダート制御型単接合ダイオードＵ２ｂが入力信号を
受は入れオン状態になる。すると、２ビツト目の７ツク
付きダート制御ｒｊＩ！ＭＬ接合ダイオードＵ２ｂの出
力領域Ｑ１３ｂに前述のごとき３ビツト目のフック付き
ダート制御ｉｔ！単接合ダイオードＵ２．をオンさせる
に充分な電位ｖ８を出力する。ここで、信号領域がＢか
らＣへ移ると、上記と同様な過ａｔ経て３ビツト目の７
ツク付きｒ−ト制御ｌ型単接合ダイオードＵ２゜がオン
する。
このようにしてパルスタ１１８１．８２によって順次オ
ン状ｍが転送されていぐ。その様子が第７図０８４〜Ｓ
１１に示されている。Ｓ４は１ビツト目のフック付きｆ
−）制御１型単接合ダイオードＵ２．の出力領域Ｑ１３
．の出力信号りＵ％ｓ５は２ビツト目のフック付きｒ−
ト制御型単接合ダイオードＵ２ｂの出力領域Ｑ１３ｂの
出力信号りＵ％ｓ６は３ビツト目のフック付きダート制
御型単接合ダイオードＵ２ｃｃＤ出力領域Ｑｌ ３．の
出力信号列であり、以下同様にして４ビツト目が８７．
５ビツト目が８８．６ビツト目が８９．７ビツト目が５
ｌＯ１８ビツト目がＳｌｌである。この第７図より、８
ビツトのスキャナー動作が完成していることが確認され
る。
ン状ｍが転送されていぐ。その様子が第７図０８４〜Ｓ
１１に示されている。Ｓ４は１ビツト目のフック付きｆ
−）制御１型単接合ダイオードＵ２．の出力領域Ｑ１３
．の出力信号りＵ％ｓ５は２ビツト目のフック付きｒ−
ト制御型単接合ダイオードＵ２ｂの出力領域Ｑ１３ｂの
出力信号りＵ％ｓ６は３ビツト目のフック付きダート制
御型単接合ダイオードＵ２ｃｃＤ出力領域Ｑｌ ３．の
出力信号列であり、以下同様にして４ビツト目が８７．
５ビツト目が８８．６ビツト目が８９．７ビツト目が５
ｌＯ１８ビツト目がＳｌｌである。この第７図より、８
ビツトのスキャナー動作が完成していることが確認され
る。
以上のスキャナーは、スイッチングの過渡時に電流の増
加がな−７ツク付きゲートｌ！ｌｌＩ御型単接合ダイオ
ードＵ２ａ−Ｕ２ｈｔ−同一半導体基板Ｑ ８’上に形
成して構成されている。したがって、消費電力が極めて
少ない効果がある。また、上記スキャナーでは、フック
付きダート制御型単接合ダイオードのオン時のフック領
域近傍の電位低下を次段のフック付きｆ−）制御型単接
合ダイオードへ影＊ｔ−与えない手段としてペース領域
１に環状に配置する方法をとったが、この方法はパイボ
ー２工程におけるアイソレーション工程を省略すること
ができるので非常に集積度が高くなる効果を有するもの
である。さらに、上記スキャナー鉱、製造時のマスク枚
数が最小４枚と少なく、製造歩留りの向上を期待できる
ものである。
加がな−７ツク付きゲートｌ！ｌｌＩ御型単接合ダイオ
ードＵ２ａ−Ｕ２ｈｔ−同一半導体基板Ｑ ８’上に形
成して構成されている。したがって、消費電力が極めて
少ない効果がある。また、上記スキャナーでは、フック
付きダート制御型単接合ダイオードのオン時のフック領
域近傍の電位低下を次段のフック付きｆ−）制御型単接
合ダイオードへ影＊ｔ−与えない手段としてペース領域
１に環状に配置する方法をとったが、この方法はパイボ
ー２工程におけるアイソレーション工程を省略すること
ができるので非常に集積度が高くなる効果を有するもの
である。さらに、上記スキャナー鉱、製造時のマスク枚
数が最小４枚と少なく、製造歩留りの向上を期待できる
ものである。
なお、各フック付きｆ−）制御型巣接合ダイオードを分
離する方法としては、フック付きｆ−）制御型巣接合グ
イ、オードをお互いに影響をおよほさない範囲まで離す
方法、Ｐ型中導体基板にＮ型半導体をエピタキシャル成
長させ、Ｐ型半導体領域で分離する方法、絶縁物で分離
する方法などがその他に容易に考えられる。
離する方法としては、フック付きｆ−）制御型巣接合グ
イ、オードをお互いに影響をおよほさない範囲まで離す
方法、Ｐ型中導体基板にＮ型半導体をエピタキシャル成
長させ、Ｐ型半導体領域で分離する方法、絶縁物で分離
する方法などがその他に容易に考えられる。
ｔた、第６図中に示しである抵抗Ｒ２，、Ｒ２ｂ・・・
Ｒ２ｈは半導体基板Ｑ ８’中に組み込み形成すること
が可能である。
Ｒ２ｈは半導体基板Ｑ ８’中に組み込み形成すること
が可能である。
さらに、上記実施例のスキャナーはこの発明の一例を示
したにすぎない。この発明によれば、同様にしてその他
の論理装置、記憶装置などを構成し得る。また、半導体
基板の導電形式はＮ型でもＰ型でも可能で′６り、この
こともこの発明の適用装・ａｌｌを広める要因となり得
る。
したにすぎない。この発明によれば、同様にしてその他
の論理装置、記憶装置などを構成し得る。また、半導体
基板の導電形式はＮ型でもＰ型でも可能で′６り、この
こともこの発明の適用装・ａｌｌを広める要因となり得
る。
以上詳述したように、この発明においては、スイッチン
グの過渡時に電流の増加がない電流制御製負性抵抗装置
を複数個、同一半導体基板上に塔載して構成したので、
消費電力の少ない半導体装置を得ることができる。
グの過渡時に電流の増加がない電流制御製負性抵抗装置
を複数個、同一半導体基板上に塔載して構成したので、
消費電力の少ない半導体装置を得ることができる。
第１図は従来のフック付き単接合ダイオードを示す断面
図、第２図は第１図フック付き単接合ダイオードの電流
制御ｌ型負性抵抗特性図、第３図はこの発明の半導体装
置に用いられる電流制御型負性抵抗装置を示す断ｉ１図
、第４図は同平面図、第５図は第３図および第４囚電流
制御型負性抵抗装置の等＊回路図、＃Ｉ６図位この発明
の半導体装置Ｏ実施例としての８ビツトスキヤナーを示
す平面図、第７図は＃Ｉ６図スキャナーの動作を説明す
るための波形図である。 Ｕ２．Ｕ２．〜Ｕ２ｈ・・・フック付きダート制御型単
接合〆イオード、Ｑ ａ ｅ Ｑ ｓ’・・・Ｎｆｉ半
導体基板、Ｑ９．Ｑ９’・・・Ｎ型半導体領域（ペース
領域）、Ｑ １０ 、 Ｑｌｏａ 〜Ｑ１０ｈ・・・Ｐ
Ｍ”ｌＪ１体領域（ニオツタ領域）、Ｑｌｌ、Ｑｌｌ、
〜Ｑ１１ｈ・・・Ｐ型中導体領域（フック領域）、Ｑ１
２．Ｑ１２．〜Ｑ１２ｈ・・・Ｎ型、半導体領域（コレ
クタ領域） 、Ｑ ｌａ ５Ｑ１３．〜Ｑ１３ｈ ・・
・Ｎ型半導体領域（出力領域）、６．６＆〜６ｈ・・・
ｆ−）電極、７〜ｌＯ・・・電極。 特許出願人 沖電気工業株式会社 第１図 １重 第２図 七 手続補正書 昭和５θ年犯月１６日 特許庁長官島回春樹 殿 １、事件の表示 昭和ｓ６年轡 許 願第 １３４１１番 号２、＊＠０
４称 亭導体装置 ３、補正をする者 事件との関係 譬 許 出願人（０！９）沖電
気工叢株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 ―調書０俺明の詳細な説−Ｏ欄 ７、補正の内容
図、第２図は第１図フック付き単接合ダイオードの電流
制御ｌ型負性抵抗特性図、第３図はこの発明の半導体装
置に用いられる電流制御型負性抵抗装置を示す断ｉ１図
、第４図は同平面図、第５図は第３図および第４囚電流
制御型負性抵抗装置の等＊回路図、＃Ｉ６図位この発明
の半導体装置Ｏ実施例としての８ビツトスキヤナーを示
す平面図、第７図は＃Ｉ６図スキャナーの動作を説明す
るための波形図である。 Ｕ２．Ｕ２．〜Ｕ２ｈ・・・フック付きダート制御型単
接合〆イオード、Ｑ ａ ｅ Ｑ ｓ’・・・Ｎｆｉ半
導体基板、Ｑ９．Ｑ９’・・・Ｎ型半導体領域（ペース
領域）、Ｑ １０ 、 Ｑｌｏａ 〜Ｑ１０ｈ・・・Ｐ
Ｍ”ｌＪ１体領域（ニオツタ領域）、Ｑｌｌ、Ｑｌｌ、
〜Ｑ１１ｈ・・・Ｐ型中導体領域（フック領域）、Ｑ１
２．Ｑ１２．〜Ｑ１２ｈ・・・Ｎ型、半導体領域（コレ
クタ領域） 、Ｑ ｌａ ５Ｑ１３．〜Ｑ１３ｈ ・・
・Ｎ型半導体領域（出力領域）、６．６＆〜６ｈ・・・
ｆ−）電極、７〜ｌＯ・・・電極。 特許出願人 沖電気工業株式会社 第１図 １重 第２図 七 手続補正書 昭和５θ年犯月１６日 特許庁長官島回春樹 殿 １、事件の表示 昭和ｓ６年轡 許 願第 １３４１１番 号２、＊＠０
４称 亭導体装置 ３、補正をする者 事件との関係 譬 許 出願人（０！９）沖電
気工叢株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 ―調書０俺明の詳細な説−Ｏ欄 ７、補正の内容
Claims (1)
- 【特許請求の範囲】 （１；第１の導電型を有する半導体基板の主表面内に形
成され次第１の導電型を有する低抵抗の第１の領域、同
じく前記半導体基板の主表面内に各々形成された第２の
導電型を有する第２および第３の領域、この第３の領域
内に形成されたＩＩＩの導電型を有する低抵抗の第４の
領域、前記＃！３の領域に近接または接触して前記半導
体基板の主表面内に形成された第１の導電型を有する低
抵抗の第５の領域、前記第２および第３の領域にはさま
れた前記半導体基板上に薄い絶縁膜を介して形成された
第１の電極、前記第１．第２．＠４および第５の領域の
それぞれにオーミックな接続をされた第２、第３、＃Ｉ
４およびｆＩＩＩｉ５の電極からなる電流制御製負性抵
抗装置を複数個、同一の半導体基板上に塔載したことを
特徴とする半導体装置。 （２）第５の領域は、第２の領域をソース、第１の電極
をダート、第３の領域をドレインとするＭＯＢ置装ラン
ジスタのチャンネル領域を除いた半導体基板の主！！！
面内に形成されたことを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13425681A JPS5835983A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13425681A JPS5835983A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835983A true JPS5835983A (ja) | 1983-03-02 |
Family
ID=15124041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13425681A Pending JPS5835983A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835983A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007190558A (ja) * | 1997-03-01 | 2007-08-02 | United Wire Ltd | 改良されたフィルタスクリーンおよびそのための支持フレーム |
-
1981
- 1981-08-28 JP JP13425681A patent/JPS5835983A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007190558A (ja) * | 1997-03-01 | 2007-08-02 | United Wire Ltd | 改良されたフィルタスクリーンおよびそのための支持フレーム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3394268A (en) | Logic switching circuit | |
| US4100429A (en) | FET Logic circuit for the detection of a three level input signal including an undetermined open level as one of three levels | |
| US3215859A (en) | Field effect transistor gate | |
| US3427445A (en) | Full adder using field effect transistor of the insulated gate type | |
| US3309534A (en) | Bistable flip-flop employing insulated gate field effect transistors | |
| GB1446139A (en) | Method and device for storing analog signals | |
| US2980810A (en) | Two-terminal semiconductive switch having five successive zones | |
| US3416008A (en) | Storage circuit employing cross-connected opposite conductivity type insulated-gate field-effect transistors | |
| JPS5835983A (ja) | 半導体装置 | |
| IE33068L (en) | Monolithic integrated circuit | |
| US5444291A (en) | Integrated bridge device for optimizing conduction power losses | |
| EP4014319B1 (en) | A circuit and device including a transistor and diode | |
| JPH0231505B2 (ja) | ||
| JPS5972230A (ja) | 電子回路 | |
| US6426667B1 (en) | Bidirectional analog switch using two bipolar junction transistors which are both reverse connected or operating in the reverse or inverse mode | |
| JPS594861B2 (ja) | スレショ−ルド効果集積論理回路 | |
| US3001088A (en) | Device responding to the difference between two input signals | |
| JPS5858755A (ja) | 半導体回路装置 | |
| US2965769A (en) | Transistor switch | |
| JPS62257747A (ja) | 半導体集積回路のシユミツト回路 | |
| GB1183537A (en) | Logic circuit | |
| US3416005A (en) | Isolation circuits for code converters | |
| SU473302A1 (ru) | Высоковольтный коммутатор малой мощности | |
| SU403060A1 (ru) | Транзисторное переключающее устройство | |
| JPS59161059A (ja) | 半導体装置 |