JPS5835662A - 複合計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複合計算機システムに関する。

大容量データ処理、例えばカメラセンサから入力された
画像データの処理は、アレイプロセラサヤ密結合された
マルチプロセッサ（通産省；研究開発成果発表会論文集
）によって行っている。然るに、いずれのシステムでも
、特定の演算を高速に行うための専用機としての性格を
有し、システム要求に合せたプロセッサの数の増減はで
きない。

また、全体の規模が大きくなる欠点を持つ。更に、速度
の点では、プロセッサ（ＣＰＵ）単独処理能力の５〜１
０倍程度であシ、これ以上の＾連化は達成できない。

本発明の目的は、設備構成が簡単で、且つシステムとし
ての柔軟性に富む複合計算機システムを提供するもので
ある。

本発明の要旨は、上位の計算機から中位、下位の計算機
へと階層関係（１：Ｎ：　１　）に構成し、且つランダ
ムアクセスメモリを介在させる構成とした点にある。更
に、上記メモリはマルチアクセス方式によって駆動可能
にさせている。

第１図は本発明の複合計算機システムの実施例を示す図
である。本実施例では、プロセッサとして、１個のベア
レン）ＣＰＵ又はＭＰＵ　（以下、Ｐ−ＣＰＵと称す）
１、ｎ個ノチャイルドＭＰＵ（以下、Ｃ−ＭＰＵと称す
）４，５，６．・・・・・・。

７．１個のグランドチャイルドＣＰＵ又はＭＰＵ（以下
、ＧＣ−ＭＰＵと称す）１０とを使用している。尚、Ｍ
ＰＵはマイクロプロセッサを意味している。Ｐ−ＣＰＵ
Ｉはプラント１１からのデータＤＡＴＡｔ取込む。プラ
ント１１は生産設備であシ、生８Ｂ備に設置されたテレ
ビカメラにより物の流れやロボット制御勢の基礎的なデ
ータを得ている。かかるテレビカメラ（一般的にはセン
スカメラ）からの撮偉データが、上記プラン）１１から
Ｐ−ＣＰＵＩに転送されるものとして開示されているデ
ータＤＡＴＡである。このデータＤＡＴＡは、各種の制
御及び監視に供すぺ〈処理される。この処理は、Ｐ−Ｃ
ＰＵＩ→Ｃ−ＭＰＵ４〜７→Ｇ（”−（’ＰＵＩＯを経
て実行される。

ＲＡＭ２は、Ｐ−ＣＰＵＩとＣ−ＭＰＵ４〜７との間に
介在するランダムアクセスメモリであシ、複数のブロッ
クＡｔ　ｍ　Ａｔ　ｅ　Ａｓ　＋・・・・・・、Ａ、Ｉ
Ｃ分割されている。このブロック個数ＦｉＣ−ＭＰＵの
個数と同一であシ、互いに１対１の対応関係を持ってい
る。

ｒａｍＢは、Ｃ−ＭＰＵ４，５．−７とＧＣ−ＣＰＵと
の間に介在するランダムアクセスメモリであり、複数の
ブロック”１　ｍ　”！　＋　”ｌ　＃・・・・・・。

ａ、より成る。各ブロックは個々のＣ’−ＭＰＵに１対
１の対応をなしている。

ｎ個のレジスタ（Ｒ１，Ｒ２，Ｒ３，・・・・−Ｒｎ）
３は、ＲＡＭ２の各ブロックＡ　１　＋　Ａ　１１　Ａ
　＠　＋・・・・・・、Ａ１、及び各Ｃ−ＭＰＵ４，５
，６．・・・。

７に対応して設置されている。ｎ個のレジスタ（’　１
　ｍ　’　２　＊　ｒ３　＋　”’　・”・、　ｒ　ｎ
　）　９はｎ個ｏｒ’−ＭＰＵ４，５，６．−．７及び
ｎ個のｒａｍＢのブロック”１　ｍ　”１　ｈ　　ａＭ
　＋・・・・・・、ａ、に対応して設置されている。レ
ジスタ３の各レジスタＲｚ（但し、ｉ＝１．２．・・・
・・・、ｎ）は対応するＲＡＭ２のブロックＡＩに対応
データＤＡ　ＴＡが格納終了した時に″１”がセットさ
れる。レジスタＲ１が１１”の時にはＲＡＭ２の対応ブ
ロックＡ鳳のアクセスはＣ−ＭＰＵのｉ番目のＣ−ＭＰ
Ｕによってなされ、レジスタＲＩが″０”の時にはＲＡ
Ｍ２の対応ブロックＡＩのアクセスはＰ−ＣＰＵＫよっ
てなされる。即ち、Ｒ＋＝１の時はＲＡＭ２のＡｔはＣ
−ＭＰＵのｉ番目のＣ−ＭＰＵの管理下、Ｒ鳳二〇〇時
＃′ｉＲＡＭ２のＡｔはＰ−ＣＰＵの管理下に入る。

以上のレジスタ３に関する事項は、レジスタ９について
も同様に成立つ、即ち、レジスタ９のｒｉ＝１の時にＦ
ｉｒａｍ　８　（Ｄ　Ｍ　ｔ　ＦｉＧ’Ｃ−ＣＰ　Ｕ　
１０のＩｆ！を理工、ｒｉ　＝６の時にはｒａｍ　８０
１　ｓ　ａｃ−ＭＰＵのｉ番目のＣ−ＭＰＵの管理下に
入る。

レジスタ３０セツトはレジスタコントローラ４６によっ
てなされ、レジスタ９のセットはｃ−ＭＰＵによってな
される。レジスタコントローラ４６ＦｉＰ−ＣＰＵＩに
よって制御、を受ける。レジスタ３．９ＦｉＰ−ＣＰＵ
Ｉによってイニシャルリセットされる構成を採る。

印字装置４０．ＣＲＴ４２．外部配憶装置４４は０（’
−ＣＰＵＩＯの管理下におかれ、必要な入出力を行う。

プラント１１は、ＧＣ−（’ＰＵＩＯからの処理結果を
フィードバックによって受け、必要な対処をする。

Ｐ−（”ＰＵＩとｃ−ＭＡＩＪとによるＲＡＭ２のアク
セスはマルメアクセスコントロール方式によって行って
いる。同様に％Ｃ−ＭＰＵとＧＣ−ＣＰＵとによるｒａ
ｍｇへのアクセスは１ルチアクセスコントロール方弐に
よって行っている。

動作を説明する。プラント１１からの画像データＤＡＴ
Ａは上位計算機であるＰ−（’ＰＵＩに取込まれる。Ｐ
−ＣＰＵＩはこの取込んだデータＤＡＴＡｔＲＡＭ２の
対応するブロックＡ、〜Ａ。

に順次格納する。第２図にプラント１１からＰ　−ＣＰ
ＵＩへのデータ転送手１１１の一例を示している。

プラント１１側では、データＤＡＴＡの確立に伴ってＰ
−ＣＰＵＩへ入力要求ＩＲＱを発生する。データ確立よ
＃）１０時間遅れてＩＲＱが発生する事例を図では示し
ている。このＩＲＱ発生時にＰ−ＣＰＵＩから受信ＯＫ
の信号ＲＶが発生していれば、Ｐ−ＣＰＵＩは受信プロ
グラムを作動させ、送信ＤＡＴＡの受信に入る。Ｐ−Ｃ
ＰＵＩはデータＤＡＴＡを受けとると、予じめ定１つだ
ＲＡＭ２の対応ブロックに順次そのデータＤＡＴＡ　（
１８）を格納する。尚、１７はアドレスを含めたタグ信
号である。

画像データＤＡＴＡの構造とＲＡＭ２の各ブロックとの
対応関係を第３図、第４図により説明する。

第３図は、゛画像データの構成例を示す。縦及び横＃′
１１０２４ビットよ構成り、各ビットは画素を形成して
いる。各画素は、′ｌ＃又Ｆｉ＠ｏ’の２値情報を取り
得る。このｉｊ′ｉ儂データはライン毎にスキャンされ
、１ライン毎に左から有にスキャンされてＰ−ＣＰＵＩ
に取込まれる。第１ラインの取込みが完了すると第２ラ
イン、第２ラインの次に第３ラインという様に最終ライ
ンが取込み終了するまで続けられる。ここでは、１６台
のＣ−ＭＰＵで分散処理させる場合について記述する。

ＲＡＭ２の各ブロックは同一容量よ構成ｆｉ、１０２４
ラインは均叫に１６分割される。従って、各ブロックは
６４ラインより成る。即ち、第１ラインから第６４ライ
ンの画素データがＲＡＭ２のブロックＡ、に格納され、
次に、第６５ラインから１２８ラインの画素データがブ
ロックＡ、に格納される。

以下同様にして、最終ブロックＡ１．には第９６１ライ
ンから１０２４ラインの画素データが格納される。以上
の経過によ、９．１ｍ面分の全画偉データがＲＡＭ２の
各ブロックに格納される。第４図はかかる１６ブロツク
化し走時のＲＡＭ２へのデータ格納の様子を示している
。

レジスタ３はＲＡＭ２のデータの占有状ＩＩｉを表示す
るものであり、レジスタコントローラ４６によってセッ
トされる。レジスタコントロール４６は、Ｐ−Ｃ’ＰＵ
ＩからのＲＡＭ２へのアクセスアドレスを取込み、この
アドレスが６４ライン分を示す毎に１順次レジスタ３の
各要素Ｒ１に＠１＃をセットさせる機能を果す。即ち、
第１ラインからデータ書込みが開始し嬉６４ライン終了
に相当するアドレスが検出された時には、レジスタコン
トロール４６は要素Ｒ３に′″１”をセットする。

要素Ｒ３に１１”がセットされるとＣ−ＭＰＵ４がＲＡ
Ｍ２のブロックＡ、を管理下におくことができ、このブ
ロックＡ、内のデータの処理ｆＣ−ＭＰＵ４が独自に行
いうる。次に、６５ラインから１２８ラインまでのデー
タの誉込みがブロックＡ２に行われ、１２８ラインの終
了がレジスタコントローラ４６で検出されると、レジス
タコントローラ４６はレジスタ３の要素Ｒ８に″１”を
セットする。この状態下では、ブロックＡ、はＣ−ＭＰ
Ｕ５の管理下におかれ、Ｃ−ＭＰＵ５はブロックＡ、内
のデータの独自な処理を行いうる。以下、順次第１６番
目のブロックＡ、まで同様の処理が行われ要素Ｒ１に＠
１”がセットされ、ｃ−ＭＰｏ　　１１の管理下でブロ
ックＡ、内のデータ処理が行われる。

ＲＡＭ２は、Ｐ−ＣＰＵＩとＣ−ＭＰＵとの双方からア
クセス可能になっておムその切換制御の実施例を第５図
に示す。図は、ブロックＡ、へのアクセス（管理）の切
換事例を示す。Ｐ−ＣＰＵＩとＣ−ＭＰＵ４　とｕ、マ
ルチアクセスコントローラ１００を介してブロックＡＩ
にインターフェースしている。マルチアクセスコントロ
ーラ１００はブロックＡ、内にデータ格納中は、Ｐ−Ｃ
ＰＵｔとブロックλｍとをインターフェースさせる。デ
ータ格納後はＣ−ＭＰＵ４とブロックＡ、とをインター
フェースさせる。図で、データは、処理対象のＤＡＴＡ
であシ、制御信号はアドレス及びそのタグ信号を含む。

動作としては、Ｐ−ＣＰＵＩからブロックＡ１へのデー
タの書込み、及び書込ミ完了後ブロックＡ、からＣ−Ｍ
ＰＵ４へのデータの読出し転送という過程を経る。

以上の第５図はブロックＡ、についてのインターフェー
スであるが、他のブロックＡ、、Ａｌ　。

・・・・・・等についても、Ｐ−Ｃ’ＰＵＩとＣ−ＭＰ
Ｕとの間で同様な関係を持つ。更に、ｒａｍ　　ｆ３の
各ブロック”Ｓ＊”ｌｅ”ｍ＋・・・・・・についても
各Ｃ−ＭＰＵとＧ（’−ＣＰＵとの間で同様なマルチア
クセスコントローラが介在し、同様な役割を果している
。

Ｐ−ＣＰＵＩはライン１２からのイニシャル信号ＩＮＩ
ＴＬＫよってイニシャル処理を行う。第６図にイニシャ
ル処理のフローチャートを示す。イニシャルＩＮＩＴＬ
の起動によｆｉ、ＲＡＭ２への書込番地（アドレス）を
初期値化し、次いで外部レジスタ３（Ｒ１〜Ｒｎ）、９
　（ｒｌ−ｒｎ）をリセットする。夏に、Ｃ−ＭＰ０４
〜７をリセットし、ノーオペ状態（ＮＯＯＰ）に入シ待
機する。

第７図はＰ−ＣＰＵＩでの入力要求ＩＲＱ受付後のデー
タ取込み処理のフローチャートを示す。

ロックにデータを格納させてゆく。そして、そのアドレ
スを更新し、次いで割込みを解除し、次の入力要求ＩＲ
Ｑの割込みを持つ。尚、第７図のフローは１バイト単位
でデータ転送を行い割込みの解除を行った事例であるが
、１バイト以上、例えば１ライン分とか、全面面分とか
のデータ転送毎に割込みを解除させるシステム構成にし
てもよ−。

Ｐ−（’ＰＵＩは以上の処理の他に、レジスタ３゜９１
ｒリセツトさせる機能を持つ。更に、ＧＣ’−（’ＰＵ
及び（’−ＭＰＵをリセットさせる機能を持つ。リセッ
ト信号１５．１６がそれに該当する。

第８図は各Ｃ−ＭＰＵの動作フローを示す図である。各
Ｃ−ＭＰＵはＰ−ＣＰＵＩのリセット指令によりイニシ
ャライズされる。即ち、ＲＡＭ２の絖出し番地の初期化
、書込みｒａｍ　　ｇの書込み番地の初期化を行う。更
に１外部レジスタＲ１（但し％　ｍ＝ｌ、２．−−−−
−・）をリセットする。以上の経過はイニシャル処理で
あシ、次にループロジックに処理が移る。ループロジッ
クでは、該当するレジスタＲ，に′ｌ＃がセットされて
いるか否かをチェックし、″１”がセットされていれば
、そのレジスタＲ１に該当するＲＡＭ２のｍ番目のブロ
ックＡ、の内容をＣ−ＭＰＵｍが続出し、所定のデータ
処理を行う。データ処理後、結果をｒａｍＢのｍブロッ
クに書込み、このブロックへの書込み完了と共にレジス
タ９のｍ番目のレジスタ要素ｒ、に＠″１”をセットす
る。次に読出しＲＡＭの番地初期化、書込ｒａｍ番地初
期化を行い、ループを介して元に戻る。この時、ｍ＝ｍ
＋１となシ、次の（ｍ＋１）番目のブロックＡ　Ｃ１６
＋１　）のための読出し作業、及び処理、更にｒａｍ　
　ｇの（ｍ＋１）番目ブロック４．１への畳込みという
手順を経て、（ｍ＋１）番目のブロックについてｒａｍ
への格納までの手順が終了する。以下、最終ブロックに
至るまで同様の手順がなされる。かかる一連の手順の終
了により、各ブロック毎の処理された処理結果はｒａｍ
　８の全対応ブロックに格納され、且つレジスタ９の各
レジスタ要素には各ブロック終了毎に″１”がセットさ
れてゆくことになる。

ＧＣ−ＣＰＵＩＯは、レジスタ９のレジスタ要素ｒＫ″
″ｌ”がセットされているか否かの監視のもとに、ｒａ
ｍ　　ｇの内容を読出し、所定の処理を行う。第９図に
ＧＣ−ＣＰＵＩＯでの処理フローを示す。先ず、処理に
先立ってＰ−ＣＰＵＩによってリセットされ、初期化さ
れる。次に、外部レジスタ９の各レジスタ要素ｒ１．ｒ
２．申・・・、。

ｒｒｎについて順次＠″１”がセットされているがチェ
ックを行い、′１”がセットされている時にはそのレジ
スタ要素に該当するｒａｍのブロックの内容を読出しデ
ータ処理を行う。データ処理の終了によりその時のレジ
スタ要素を信号３６によシリセットする。例えば、レジ
スタｒ１に″１”がセットされていれば、対応するｒａ
ｍ　Ｂのブロックａ、をＧＣ−ＣＰＵＩＯがアクセスし
、その内容を続出し、所定のデータ処理を行い、データ
処理終了後、レジスタｒ１をリセットする。

以上の実施例によシ、ＧＣ−ＣＰＵＩＯはｒａｍ８に格
納されたデータ、及び格納されてくるデ−タをｉＩｉ偉
単位に処理する。この処理結果は、印字装置４０．ＣＲ
Ｔ４２．記憶装置４４に送出され記憶等がなされる。更
に、プラント１１にも送られ、処理結果に応じた制御載
いは操作をなす。

プラント１１からのデータ送出から（）Ｃ−（’ＰＵ１
０内での処理に至るタイムチャートを第１０図に示す。

タイムチャート全体の動きは第１図から第９図までの図
面の説明で明らかであるが、簡単に繰返して説明する。

先ず、プラント１１からのデータＤＡＴＡをＰ−ＣＰＵ
Ｉは受けとり、ＲＡＭ２のブロックＡＩ　、Ａ＠　、・
・・・・・に順に格納してゆく。

各ブロックの全領域にデータ格納完了により、レジスタ
３の対応レジスタ要素Ｒに＠ｌ＃をセットする。Ｃ−Ｍ
ＰＵはレジスタ要素Ｒに＠ｌ”が立っていることを確綾
して、その対応ＲＡＭのブロックの内容を読出し所定の
処理を行い、ｒａｍ　Ｂの対応するブロックにその処理
結果を格納する。

このＭＰＵでの処理は、全ＭＰＵにわたって行われる。

ｒａｍのブロックにデータ格納完了毎にレジスタ８の対
応レジスタ要素ｒＫ″″ｌ”をセットする。ＱＣ−ＣＰ
ＵＩＯはレジスタ８のレジスタ要素に＠１”が立ってい
ることを条件としてｒａｍの内容を読出しデータ処理を
行う０図では、ブロックＡ、を中心として述べているが
、ブロックＡ１．・・・・・・以下について４同じであ
夛、全体として前述の如き動作となる。

処理時間を説明する。第１１図は本実施例での処理時間
の系統図である０図で、ｔ、はＰ−ＣＰＵ１の１画面分
の処理時間、’Ｆは最終段のＣ−ＭＰＵ７の処理時間、
ｔ、は最終段のＣ−ＭＰＵ７により駆動され九ＧＣ−Ｃ
ＰＵＩＯの処理時間である。従って、１画面分の総処理
時間ＴはＴ＝　ｔ、＋ｔ、＋ｔｓ　　　　　　・・・・
・・・・・（１）となる。一方、シングルな計算機によ
って同様の処理を行った場合の処理時間Ｔ６は Ｔ６　；’　ｚ　＋　１１　・ｔ　ｙ　＋　ｎ　・ｔ　
ａ　　・・・−・・−（２１となる。但し、ｎはブロッ
ク個数に相当する０両者を比較すると、本実施例では個
数ｎに相当する分だけ時間は短縮される。特に、（ｔＦ
＋ｔｌ）＞ｔｆｆｉの時には、 （ｔア＋ｔｓ）＞ｔｘ　の条件は、一般にｔ　ｙ　＞ｔ
　ｚ　＞　ｔ　ｓの関係がある故に、導き出せる条件で
ある。

次に１　プラント１１の事例を生産設備のプラントとし
、且つコンベアライン上での搬送物の自動仕分けに適用
した事例を説明する。

第１２図は、直角方向に互いにクロスしたコンベアライ
ン１０３を持ち、搬送物１０８を該ライン上に乗せ、ク
ロス点上でのテーブル１０１上で三方向のどちらかのコ
ンベアライン１０３Ａ。

１０３Ｂ、１０３Ｃに搬送させるかの仕分けを自動的に
行っている。この自動仕分けは、直接的にはコンベア分
枝装置１０４によって行う。即ち、どちらの方向に仕分
けるかの指令５１ｆＯＣ−ＣＰＵＩ　Ｏから受けたコン
ベア分枝装置１０４は、アーム１０４Ａを作動させて、
テーブル１０１上の搬送物１０８を仕分は指令方向のコ
ンベアライン上に乗せる。これによって仕分けが完了す
る。

指令５１は第１図の実施例中のＱＣ−ＣＰＵＩＯによっ
て与え゛られる。この指令の基礎となるデータがカメラ
センサ１Ｇ５によって撮儂され九テーブル１０１上の状
態である。カメラセンサ１０５は、テーブル１０１上を
撮偉し、その撮儂データをカメラインターフェース１０
６を介してＰ　−ＣＰＵ１に送る。カメラインターフェ
ース１０６はＰ−（’ＰｔＪ１への入力要求の割込みＩ
ＲＱ及びデータＤＡＴＡの送出順位を管理し、Ｐ−ＣＰ
ＵＩＫ送出する機能を持つ。Ｐ−ＣＰＵＩがデータＤＡ
ＴＡを受信した以降の動きは第１図の実施例の通りであ
る。

第１図のＰ−ＣＰＵＩからＧＣ−ＣＰＵＩＯに至る糸路
の中での処理は搬送物１０８のパターン認識の処理とな
る。第１３図はそのパターン認識の代表的な事例を示し
ている。入コンベアライン　　□１０３上には種々の搬
送物１０８が乗る。図では、３檀の搬送物１０８Ａ、１
０８Ｂ、１０８Ｃを示している。これらの搬送物は一度
、テーブル１０１上に乗せられ、カメラセンサ１０５に
よってテーブルの真上から搬送物が撮影される。一方、
事前にどの搬送物がどの出ラインに仕分けられるか計算
機側はわかっており、パターン認識結果に応じて仕分は
先が決定されることになる。図では、搬送物１０８Ａは
ライン１０３Ａに、搬送物１０８Ｂはライン１０３Ｂに
、搬送物１０８Ｃはライン１０３Ｃに搬送するようにし
ている。

搬送物１０８のパターン認識について述べる。

第１４図は搬送物１０８Ａのパターンｖ識の事例を示す
、撮儂画面１１１上の搬送物１０８Ａは、互いに直角な
Ｘ軸、Ｘ軸方向に投影することによってパターンＳＸ、
ＳＹを得る。パターンＳＸは、原点からパターン中心点
までの距離はｘｏ、ひん度数のピークＸｈｍａｘ、ひん
度数の極小値Ｘ）ｌ−＋−とじている。同様に１パター
ン８Ｙは、Ｙ　Ｏ＋　Ｙ２＃、に＋Ｙｈ−１−なる値を
持つ。この三つの要素がそれぞれ検出できれば、搬送物
は１０８Ａと判定できる。

第１５図は搬送物１０８Ｄの事例であり、１ｇ１４図と
同様Ｋｓ　　Ｘｏ　＊　Ｙｏ　＋　Ｘｈｍａｘ　Ｈ−Ｙ
ｈｗａａ８．　Ｘｌ”ｍｉｓ　＋Ｙ　ｈａｍ　１　ｍな
る要素を検出することによって搬送物１０８Ｄを判定で
きる。第１６図は搬送物１０８ＤがＸ軸方向、Ｘ軸方向
に対して整列されていない事例であり、ｓｘ、ｓｙを監
視することＫよって、傾きの度合いや、搬送物が１０８
Ｄであることが統縁できる。

以上のパターンのＸ軸方向への投影、Ｘ軸方向への投影
、即ち、ひん度数の加算処理はシングルな計算機によっ
ても達成可能である。本実施例では、この統計処理を第
１図の実施例によって達成する。以下、詳述する。

１１１　　Ｃ−ＭＰＵ内でのデータ処理について。

各Ｃ−ＭＰＵ内では、対応するＲＡＭＺ内のブロック内
データを読出し、次の統計処理を行う。

即ち、ｋライン目の度数集計値ｙゆ）を求める。

これは、次式となる。

ｙｈ（ト））＝Σ　ｙｋ（ｊ）　　　　　　・・・・・
・・・・（４）−１ となる。但し、ｊけ各ラインの画素番号、ｙｋ（ｊ）は
にライ／目のｊ画素番目の１ｉｉｉ票情報（２値情報）
である。各ブロック毎にラインは６４個ある故、各ブロ
ック個有の６４ブロツクについて（３）式の計算を行う
。この結果、各ブロック毎に６４個の度数集計値が得ら
れ、この値はｒａｍ　　ｇ内の対応するブロック内に格
納される。

更に１各ブロツクについてｊ列目の度数集計値ｘｈｔ（
ｊ）を求める。これは、 となる。但し、ｘｊ（ｋ）は、ｊ列、ｋ番目の画素情報
、ｋｌはそのブロックのスタートライン番号、ｋ、は最
終ライン番号である。（５）式によって得られるデータ
個数は１０２４個であり、このデータもｒａｍｇ内の対
応ブロックに格納される。

（２１Ｇ　Ｃ−ＣＰ　Ｕ内でのデータ処理について。

ＧＣ−ＣＰＵ内でのデータ処理による統計処理は、（４
）式、（５）式で求めた列について企画面分の度数集計
を行うととＫある。列方向の度数集計値をＸｈ（ｊ）と
すると、 ロックの集計値を示す。ライン方向の集計は、Ｃ−ＭＰ
Ｕによる集計によって完了している故、新たな演算処理
は不用である。かくして得られたライン方向及び列方向
のデータから特徴を抽出する作業及び比較する作業もＧ
Ｃ−ＣＰＵが行う。特徴抽出及び比較のアルゴリズムは
対象とするパターンによって変化するものであることは
云うまでもない。

以上の実施例は、生産設備の事例であったが、一般的な
１倫データの処理について本同様に処理することができ
る。また、Ｐ　−Ｃ−Ｐ　Ｕ　−？　Ｃ−ＭＰＵ　。

ＧＣ−（”ＰＵは、一般的に計算機とみてもよく、従っ
て主メモリ等は図面上省略したものとみてよい。尚シス
テムとして増設をする場合には、ブロック単位のメモリ
の追加、Ｃ−ＭＰＵの追加、及びＰ−ＣＰＵ、　ＧＣ−
ＣＰＵのソフト上の機能追加によって簡単に実現できる
。システムとしての規模の縮少も同様に対応するプロセ
ッサやメモリの縮少をはかることによって実現できる。

また、実施例ではレジスタコントロールを外部に設けた
が、これの代りにＰ−ＣＰＵＯ中にソフト的にその機能
を持たせることによって除去することもできる。

本発明によれば、計算機をにＮ：１の階層構成の複合計
算機システムとしたことによって処理速度の高いデータ
処理ができるようになった。特に１マイクロプロセツサ
（マイクロ計算機）Ｖｉ小形化の方向にあるため費用的
に大巾な設備費の増加はない。また、本発明では、Ｃ−
ＭＰＵの取換えは全く自由であり、システムとしての増
設、縮少、変更も自由にできる。

【図面の簡単な説明】

第１図は本発明の実施例図、嬉２図はタイムチャート、
第３図は画面を示す図、第４図は画像データとメモリと
の関係を示す図、第５図はマルチアクセスを示す実施例
図、第６図、第７図はＰ−ＣＰＵのフローチャート、第
８図はＣ−ＭＰＵの７０−チャート、第９図はＧＣ−Ｃ
ＰＵのフローチャート、第１Ｏ図、第１１図はタイムチ
ャート、第１２図は生産設備プラントの一例を示す図、
第１３図、第１４図、第１５図、第１６図はそれぞれ異
なる搬送物とその投影集計値との関係を示す図である。 １・・・Ｐ−（”ＰＵ、２・・・ＲＡＭ、４〜７・・・
Ｃ−ＭＰＵ。 ８・・・ｒａｍ、３．ｇ・・・レジスタ、１０・・・Ｇ
Ｃ−（”ＰＵ、１１・・・プラント。 代理人　弁理士　秋本正実 ′Ｊｆ−３２日 １３　口 り左 招　４　口 ２ 策　５　口 η　Ｇ　巳 ′ＪＡ］　　■ 第２　目Ａ 冶　？　口 ’Ａｔ目 高　１６　■

Claims (1)

1. 【特許請求の範囲】 １、上位のプロセッサと、Ｎ個の中位のプロセッサと、
   下位のプロセッサと、上位のプロセッサとＮ個の中位の
   プロセッサとの間に介在し且つＮ個のブロックに分割さ
   れると共に各ブロックはＮ個の中位プロセッサのそれぞ
   れに対応してなる構成とするＮ個のブロックを持つ第１
   のＲＡＭと、Ｎ個の中位のプロセッサと下位のプロセッ
   サとの間に介在し且つＮ個のブロックに分割されると共
   に各ブロックはＮ個の中位プロセッサのそれぞれに対応
   してなる構成とするＮ個のブロックを持つ第２のＲＡＭ
   とを備え、上位プロセッサからの第１のＲＡＭへは該第
   １のＲＡＭの各ブロックへ順次データを分配し、Ｎ個の
   中位プロセッサでは第１のＲＡＭの各ブロック内データ
   を対応する各プロセッサが処理し、第２のＲＡＭの各対
   応するブロックへはその処理結果を格納させ、下位のプ
   ロセッサでは第２のＲＡＭのデータを全ブロックについ
   て処理する構成とする複合計算機システム。 ２　上記第１のＲＡＭの各ブロックについて中位のＮ個
   のプロセッサのそれぞれが使用可能か否かを示す第１の
   レジスタを設け、上記第２のＲＡＭの各ブロックについ
   て下位のプロセッサが使用可能か否かを示す第２のレジ
   スタを設け、該第１゜第２のレジスタの内容をみてプロ
   セッサのアクセスを実行させてなる特許請求の範囲第１
   項記載の複合計算機システム。