JPS5834640Y2 - ランダムアクセス記憶回路 - Google Patents

Description

【考案の詳細な説明】 本考案は、一般に大規模集積半導体回路、ことにアドレ
ス記憶素子すなわち指定された記憶素子（以下同じ）か
らデータを読取りまたはアドレス記憶素子にデータを書
込むために無作為にアドレス指定する多数の２進記憶素
子を持つ集積回路に関するものである。

一般にランダムアクセス記憶装置は、それぞれ多数個の
２進データ記憶素子を持つ多数個の集積半導体回路チッ
プから形成できることが一般によく知られている。

工業的に広く使われている最大の回路でも従来はわずか
に１０２４個の記憶素子だけしか設けてなかった。

これ等の各記憶素子はそれぞれ、記憶コンデンサと、こ
の記憶コンデンサに加わる電圧を記憶し読取る３個また
はそれ以上の金属酸化物半導体電界効果トランジスタＭ
ＯＳ ＦＥ Ｔとから成っている。

■記憶素子ごとに１個だけのトランジスタしか使わず多
数個のこのような素子を実用的な寸法を持つ単一の集積
回路チップに設けることができるようにした動的記憶素
子を利用することが提案されている。

しかしこのような素子の使用により、この記憶素子をア
ドレス指定するときに生ずる電圧レベルの変化が比較的
小さいので、論理１または論理０のどちらが記憶素子に
記憶されているかを決定する作業が極めてむずかしくな
る。

素子の個数の増加から生ずる別のむずかしい問題は、特
定の記憶素子を単一に定めるのに一層多数のアドレス入
力を必要とすることである。

ランダムアクセス記憶装置から特定のデータビットを検
索するのに必要な時間は一般にアクセス時間と呼ばれて
いるがこのような装置ではつねに問題となる程度の長い
時間となる。

多数個のランダムアクセス記憶装置チップは全装置内で
高い集積密度で使われるので、電力消費が低いという利
点が重要である。

本考案は、４，０９６個の記憶素子を６４行および６４
列に配置した新規なランダムアクセス記憶装置にかかわ
るものである。

この記憶装置のチップは、６ビツト行アドレスラッチの
入力端子と６ビツト列アドレスラッチの入力端子とに到
る６本のアドレス線を備えている。

特定の記憶素子の行を指示する６本の入力線に加えるデ
ータは、行アドレスストローブ信号により行アドレスラ
ッチに入力される。

行アドレスストローブ信号はまた自動サイクルを起動し
、この自動サイクルは、アドレス行の各素子に記憶した
論理レベルを検出し、この論理レベルを６４ビツト記憶
レジスタの対応ビットに送りまたこの素子をその初期状
態にもどす。

次でアドレスデータは特定の記憶素子の列を指示する６
個のアドレス入力端子に加えられる。

そして列アドレスストローブ信号により、列アドレスラ
ッチ内に列アドレスデータを入力する動作を始める。

チップをチップ選択入力線の信号により選べば、列アド
レスが復号すなわちデコードされてアドレス素子のデー
タを含む６４ビツトレジスタ内のアドレス指定ビットの
データを、データ出力ランチに送る。

このチップに対する書込み信号は、新らたなデータをデ
ータ人力ラッチ内に入力しそしてこの新らたなデータを
列レジスタのアドレス指定ビット内と同に記憶マドリス
クのアドレス指定素子内に自動的に送る。

行アドレスストローブが終ると、アドレス指定行内の６
４個の記憶素子は、列レジスタの指定レス指定ビットが
修正された場合を除いて、各素子から前回に読取ったデ
ータで自動的に更新される。

出力ラッチのデータは、次の読取りサイクルのデータが
入力されるまではもとの値を保っている。

書込み信号は、この信号が読取ったデータをデータ出力
ラッチに送る時点前に発生すると読取りサイクルを打切
る。

この場合データ出力は論理Ｉになる。

なお本考案のもう一つの重要な特徴は、同じ行内で各記
憶素子を逐次アドレス指定するときにはアクセス時間を
大幅に減らすことができることである。

その理由は行をアドレス指定しデータを列レジスタに送
ると、読取り、書込みまたは読取り一修正−書込みの各
サイクルが１連の各列アドレスストローブ信号に対しア
ドレス入力を単に変えることにより列レジスタ内の任意
の個数のビットに逐次行われるからである。

本考案のランダムアクセス記憶装置の全体構造では、わ
ずかに６個のアドレスピンと全部でわずかに１２個のデ
ータビンとを必要とするだけであるから、チップは標準
の１６ピンデユアルーインラインＩＣパツケージにパッ
クすることができる。

本考案のランダムアクセス記憶装置と共に新規なセンス
増幅回路及びその他の特殊な回路の構造を以下に詳しく
述べる。

以下本考案の実施例を添付図面について詳細に説明する
。

以下の説明は２つの主要部分に分けである。

第１の部分では動作については述べず、各回路部品を詳
しく述べる。

第２の部分では、読者が第１の部分をよく理解している
ものとして動作を述べる。

第１図に示すように本考案による動的ランダムアクセス
記憶装置１０はＭＩＳＰＥＴ （金属−絶縁材−半導体
電界効果トランジスタ）技術を使い単一の集積回路とし
て作る。

記憶装置１０はＮチャネル装置である。

ただし所望によりＰチャネル装置を使ってもよい。

従ってこの説明で使うように「高い」とは、Ｎチャネル
装置においては正でありＰチャネル装置においては負で
あるＶＧＧ電位のことであり、低いとは地電位のことで
ある。

集積回路の動的ランダムアクセス記憶装置１０の好適実
施例としては、行ＲＩ Ｒ６４と列ｃ１−Ｃ６４とを
持つ６４Ｘ６４のマトリクスに配列した全部で４，０９
６個の２進記憶素子を備えている。

各記憶素子たとえば素子Ｒ１Ｃ□は電果効果トランジス
タ１１及びコンデンサ１２から成っている。

トランジスタ１１のゲートと第１行内の全部の他の記憶
素子のトランジスタのゲートとは行アドレス線ＲＡ、に
接続しである。

行アドレス線ＲＡ２− ＲＡ６゜はそれぞれ行２−６４
の全部のトランジスタのゲートに同様に接続しである。

トランジスタ１１及びコンデンサ１２は、第１列内の全
部の他の記憶素子のトランジスタ及びコンデンサと同様
に、列母線ＣＢ１とＶ。

０又はこの場合地電位である一定電位との間に接続しで
ある。

列２−６４内の各素子のトランジスタ及びコンデンサは
それぞれ列母線ＣＢ２−ＣＢ６４に同様に接続しである
。

４０９６個の各記憶素子を個々にアドレス指定するには
１２の２進ビツトが必要であることは明らかである。

しかし６ビツトの行アドレスラッチ１４及び６ビツトの
列アドレスランチ１６には６ビツトの共通のアドレス入
力が連続的に加えられるだけである。

後述のように６ビツトの行アドレス及び６ビツトの列の
アドレス情報は多重化されて行および列のアドレスラッ
チに送られている。

行アドレスデコーダすなわち行アドレス復号器１８は、
行アドレスラッチ内に記憶した６ビツトのデータに応答
して行アドレスＲＡ１−１６４の１つを選ぶ。

６４の列母線ＣＢ１−ＣＢ６４はそれぞれ、後述のよう
に６４ビツトレジスタを形成する６４のセンス増幅器書
込み回路（センスアンプ）ＳＡ１ＳＡ６４に接続しであ
る。

６４個のセンス増幅器書込み回路の１つが、列アドレス
ラッチ１６に記憶した特定の６ビツトアドレス符号に対
応する列復号器２０の出力により選ばれる。

行アドレスラッチ１４と行アドレス復号器１８とセンス
増幅器書込み回路ＳＡＩ ５Ａ６４の行読取り更新サ
イクルとは、行アドレスストローブ信号に応答して行側
時制御回路２２により次に述べる所定の方式で自動的に
動作する。

列アドレスラッチ１６と列復号器２０とセンス増幅器書
込み回路５Ａ１−８Ａ６．の列読取り書込みサイクルと
データ出力ラッチバッファー（緩衝器）２８とは、列ア
ドレスストローブに応答して列クロツクコントロール回
路すなわち列刻時制御回路２４により自動的に動作する
。

データは、後述のように列刻時制御回路２４とＷＲＩＴ
Ｅ入力（書込み信号の反転信号入力）とにより制御され
るデータ入力ランチバッファ−（緩衝器）２６に入力さ
れる。

書込み信号と列アドレスストローブ信号とはノアゲート
３０に入力される。

またチップ選択信号はチップ選定人力ラッチ３２に加え
られる。

本集積回路を動作させるには４つの電圧入力ＶＢＢ、Ｖ
ＧＧ、ＶＯＯＸ地電位が必要でありこれ等はまとめて参
照数字３４により示しである。

すなわちこのようにして標準の１６ピンパツケージにし
た本集積回路を作動させるには、全部で１６本の外部結
線が必要なわけである。

各センス増幅器書込み回路５Ａ１−８Ａ６４は第２図に
破線輪郭で例示した回路ＳＡ１から戒っている。

各センス増幅器書込み回路は、第２図の頂部に沿って配
置した行側時制御回路２２からの若干の信号と、第２図
の右側縁に沿って配置した列刻時制御回路２４、データ
人力ラッチ２６及び列復号器２０からの信号とにより制
御される。

便宜上第１図のセンス増幅器書込み回路ＳＡ１．ＳＡ２
及びＳＡａ ４への制御線は、第２図に示した回路を逆
時計間りに９００回した場合と同じ順序に配置しである
。

たとえばセンス増幅器書込み回路ＳＡ１は、列母線ＣＢ
１と競合開始信号端子５０との間に接続したトランジス
タＱｔ 、Ｑ２、トランジスタＱｓ 、Ｑ４及びトラン
ジスタＱ５ 、Ｑ６を備えている。

このようにしてトランジスタＱ１．Ｑ３間、トランジス
タＱｓ 、Ｑ４問およびトランジスタＱ５ 、Ｑ６間に
それぞれコンデンサ節点５２，５４，５６を形成しであ
る。

これ等の節点はコンデンサ６２，６４．６６により表わ
した小さな記憶キャパシタンスを持っている。

トランジスタＱ３．Ｑ５のゲートは基準エネーブルライ
ンすなわち可能化基準信号線５８に接続しである。

またトランジスタＱ１のゲートは信号エネーブルライン
すなわち可能化信号線６０に接続しである。

トランジスタＱ４のゲートは節点５２により制御される
。

またトランジスタＱ２のゲートは節点５４により制御さ
れる。

トランジスタＱ２．Ｑ４の相対寸法またはコンデンサ６
２゜６４の寸法或はこれ等の両方は、後述のように競合
開始信号線５０をＶＧＧの付近から地電位に切換えたと
きに各節点５２．５４が同じ電圧であれば、節点５４は
一層早い割合で放電しトランジスタＱ２を非導通にしト
ランジスタＱ４が導通したままになるように設定される
。

これに反して競合開始信号線５０をＶＧＧ付近から地電
位に切換えたときに節点５２が節点５４より低い所定の
電圧になっていれば、トランジスタＱ２はもとのままの
状態に保たれトランジスタＱ４は非導通になる。

節点５２はまたトランジスタＱ６のゲートをも制御する
。

すなわち節点５２が高い電圧のままであれば、節点５６
は節点５０に従って地電位になる。

これに反し節点５２が節点５０に従って地電位になれば
、節点５６はＶＧＧの付近のままになる。

節点５６はトランジスタＱ７のゲートに接続しである。

トランジスタＱ７は復元信号節点７０をトランジスタＱ
８のゲートに接続する。

ブートストラップコンデンサ７２は、節点７４を節点５
６に接続しブートストラップ方式で動作し、節点５６が
高い電圧にあるときに高電圧になる復元信号節点７０に
応答してトランジスタＱ７を全く導通した状態（飽和状
態）に保つ。

トランジスタＱ９は、列母線ＣＢ１を給電電圧ＶＧＧに
接続し予備充電サイクル中に列母線ＣＢ１をＶＧＧから
しきい値を減じた値に予備充電する。

トランジスタＱ、のゲートは遅延行予備光信号電線７６
により制御される。

トランジスタＱＩＯは、列母線ＣＢ１をデータ母線に接
続し列選択信号入力線８０により制御される。

列選択信号入力線８０はまたトランジスタＱｌｌのゲー
トに接続され書込み指令信号を可能化する。

この指令信号は次で、選択したセンス増幅器書込み回路
だけの各トランジスタＱ１２１ Ｑ１３のゲートに接続
される。

トランジスタＱ１□は補助データ入力線８２を節点７４
に接続する。

またトランジスタＱ１３は導通時に節点５６を地電位ま
で放電する。

トランジスタＱ１４は、遅延した列予備充電信号８６に
より導通し、予備充電時間の間、節点８７の電位を書込
み指令信号節点ＷＣの地電位にする。

行側時制御回路２２は第３図に詳細に示しである。

行アドレスストローブ信号入力ＲＡＳは外部ピン２１に
次でインバータすなわち反転回路１００に加えられる。

反転回路１００の出力はカスケード接続８個の遅延段１
０１−１０８に伝送される。

反転回路１００からの出力はまた反転回路１１０の入力
端子に加えられる。

反転回路１１０の出力は遅延段１１２に加えられる。

反転回路１１０の出力は遅延段１０１−１０８の予備充
電入力端子にまた遅延段１１２の入力端子に加えられる
。

反転回路１００の出力はまた遅延膜１１２の予備充電入
力端子に加えられる。

各遅延段は第２図の回路図に例示しである。

たとえば遅延段１０１は１９７３年３月１日付米国特許
願第３３７１３２号明細書「低電力高速高出力電圧ＦＥ
Ｔ遅延−反転段」に記載しである形式のものがある。

遅延段１０１は、ｖＧＧ及び地電位の間に直列に接続さ
れた出力節点りを形成するトランジスタ１２０，１２１
から成るブートストラップ回路により構成しである。

トランジスタ１２３はＶＧＧを節点Ｃとして示したトラ
ンジスタ１２０のゲートに接続する。

コンデンサ１２４は、出力節点りを節点Ｃに接続する。

タイミング入力節点１２５はトランジスタ１２３のゲー
トと第１タイミング段の入力端子とに直接接続しである
。

この第１タイミング段は、ｖＧＧ及び地電位間に接続し
たトランジスタ１２６ 、１２７から成っている。

第１タイミング段の出力端子は節点Ａとして示している
０節点Ａは、ｖＧＧ及び地電位間に接続したトランジス
タ１２８，１２９から成る第２タイミング段の入力端子
に接続しである。

この第２タイミング段は出力節点Ｂを備えている。

節点Ｂはトランジスタ１２１のゲートに接続しである。

トランジスタ１３０は節点Ｃを接地する。予備充電信号
は各トランジスタ１２７，１２８゜１３０のゲートに加
える。

これ等のゲートは、予備充電信号が当該段をリセットす
るので節点Ｒと称する。

第７図の遅延段の動作は第８図のタイミング図により例
示しである。

第８図の曲線は、添字■を付けた曲線と同じ基準特性に
より示した各節点の電圧を表わす。

たとえば入力１２５が低くすなわち地電位であり、予備
充電節点Ｒが高くすなわちＶＧＧであるとする。

各トランジスタ１２７，１２８１３０はこの場合導通し
各節点Ａ、Ｃを地電位にし、節点ＢをＶＧＧマイナスし
きい値にする。

このようにしてトランジスタ１２１を導通させ出力節点
を地電位に保つ。

次いで入力接点１２５を高い重い電位にする前にリセッ
ト節点Ｒが第８図に示したように低い電位になる。

従って各トランジスタ１２７，１２８，１３０はすべて
消勢され、トランジスタ１２３が導通して節点ＣをＶＧ
Ｇに向い充電する。

このときには節点Ｂは高い電位のままになっている。

これと同時にトランジスタ１２６が導通ずると節点Ａが
高い電位になり、トランジスタ１２９を導通させ節点Ｂ
をこの場合地電位に下げる。

このようにしてトランジスタ１２１は、節点りが地電位
に近い電位のままになっていを間に節点ＣをＶ。

０マイナスしきい値まで実質的に充電した後しばらくし
て所定の時限にわたり消勢する。

トランジスタ１２１が消勢すると、出力節点りが高い電
位になり始める。

この場合コンデンサ１２４によって節点ＣをｖＧＧ以上
にしてトランジスタ１２０を完全な導通状態に保ち出力
節点りを極めて早くｖ。

Ｇにすることができる。予備充電節点Ｒがふたたび高い
電位になるときは、各節点Ａ、Ｃ，Ｄは低電位になり節
点Ｂは高電位になる。

第４図の行側時信号ＡＲ−ＪＲは行アドレスストローブ
信号ＲＡＳに応答してそれぞれ反転回路１００及び遅延
段１ｏｉ−ｉｏｓにより生ずる電圧を表わす。

これ等の部分の出力は、各刻時信号と同じ参照文字で表
わしである。

さらに反転回路１００の出力は第４図に第１行予備充電
信’４ ＦＲ８）として示しである。

ＦＲ８信号は電圧レベル以外の点では行アドレスストロ
ーブ信号とほぼ同じで、電圧レベルだけはたとえば３ｖ
より低いＴＴＬ電圧レベルでなくて１２ＶのＶＧＧの電
圧レベルである。

遅延段１１２の出力は遅延行予備充電信号（ＤＰＲ）と
して示しである。

ＤＰＲ信号は、遅延段１１２が刻時出力ＡＲにより セ
ットされるので行アドレスストローブＲＡＳによりＶＧ
Ｇから地電位になる。

遅延行予備充電信号ＤＰＲは、第４図に示したように第
１行予備光電信号が高くなった後１遅延時限で高電位に
なる。

また第３図に示すように反転回路１００からの刻時出力
ＡＲと遅延段１０１から刻時出力ＢＲとは行アドレスラ
ッチ１４に加えられる。

行アドレスラッチ１４は６ビツトから成っている。

これ等のラッチ１４の１つを第９図に参照数字１４ａに
より示しである。

ラッチ１４ａは１９７４年２月１１日付米国特許願第４
４１５００号明細書「動的データ人力ラッチおよび復号
器」に記載しである形式のものである。

ラッチ１４ａは交さ結合のトランジスタ１５０，１５１
．１５２，１５３を備えている。

トランジスタ１５０，１５１はエネーブルノードすなわ
ち可能化信号節点１５４及び地電位の間に接続しである
。

またトランジスタ１５２．１５３も可能化信号節点１５
４及び地電位の間に接続しである。

トランジスタ１５０，１５３のゲートは、トランジスタ
１５２，１５１のゲートと同様に相互に接続しである。

トランジスタ１５０．１５３は、トランジスタ１５２，
１５１に比べると与えられたソース対ゲート電圧に対し
比較的低い相互コンダクタンスを持つ。

非反転すなわち出力節点（トルーアウトプットノード）
１５６は、両トランジスタ１５０，１５１の間に形成さ
れたコンデンサ１５７によりゲート節点１６４に結合し
である。

また反転すなわち相補出力節点（コンプレメンドアウド
プツトノード）１５８は、両トランジスタ１５２，１５
３間に形成されコンデンサ１５９により節点１６０に結
合しである。

トランジスタ１５２，１５１のゲート節点１６０はトラ
ンジスタ１６２を経てＶ。

ｏ’フイナスしきい値に予備充電するが、トランジスタ
１５０ 、１５３のゲート節点１６４はトランジスタ１
６６を経て予備充電する。

トランジスタ１６２゜１６６のゲートは予備充電信号節
点１７６により制御される。

節点１６０はトランジスタ１６８゜１７０により直列に
接続しである。

トランジスタ１６８のゲートはデータ入力節点である。

トランジスタ１７０のゲートはストローブ信号節点１７
２に接続しである。

節点１６４はトランジスタ１７４により接地しである。

トランジスタ１７４のゲートは相補出力節点１５８に接
続しである。

節点１７６への予備充電信号がＶＧＧになると、各節点
１６０ 、１６４はＶ。

Ｇマイナスしきい値に予備充電する。

可能化信号節点１５４およびストローブ信号節点１７２
は共に低電圧になっているので、トランジスタ１７０
、１７４は非導通状態である。

トランジスタ１６８は論理１人力により導通しまたは論
理Ｏ入力により非導通になる。

データ入力が論理１であると仮定する。

予備充電信号入力が低電位になると、トランジスタ１６
２，１６６が非導通になり節点１６０，１６４の予備充
電電圧を保持する。

ストローブ節点１７２を先ず高電位にしてトランジスタ
１７０を導通させ次で可能化信号節点１５４を高電位に
する。

データ入力トランジスタ１６８を論理１人力により導通
させるものと仮定したので、節点１６０から地電位への
導電性径路が生ずる。

そして節点１６０は可能化信号の生ずる前に地電位に放
電する。

可能化信号が生ずると、トランジスタ１５０，１５３は
導通ずるが、トランジスタ１５１，１５２は非導通にな
る。

トランジスタ１５０が導通しトランジスタ１５１が非導
通になると、トルーアウトプットすなわち真出力の節点
１５６は、ｖＧＧに至るまで可能化信号節点１５４に追
従する。

これは節点１５６と節点１６４との間を結ぶブートスト
ラップコンデンサ１５７が、スイッチング過渡期中に節
点１５６の電位が地電位からＶＧＧへと上昇するにつれ
て、トランジスタ１５０のゲートを最初のｖＧＧマイナ
スしきい値の電位からＶＧＧマイナスしきい値より充分
に高い電位へと駆動するからである。

さらにトランジスタ１５２が非導通でトランジスタ１５
３が導通すると、コンプレメンドアウドプツトすなわち
相補出力の節点１５８は地電位のままになっている。

データ入力は論理０であるとする。

この場合節点１６０および地電位の間に導電性径路は形
成されない。

円節点１６０，１６４は、可能化信号が生ずるときには
互に同じ高い電圧になっている。

従ってトランジスタ１５０ 、１５１．１５２，１５３
はすべて導通する。

トランジスタ１５１，１５２の相互コンダクタンスはト
ランジスタ１５０，１５３の相互コンダクタンスより大
きいので、節点１５８は節点１５６より一層早い割合で
たとえば代表的な例では２倍の割合で高電圧になる。

節点１５６がしきい値より充分低い電圧レベルにある間
に節点１５８がしきい値に達し、トランジスタ１７４が
導通状態になり節点１６４が放電する。

節点１６４が放電するとトランジスタ１５０，１５３は
非導通になる。

トランジスタ１５１が導通しトランジスタ１５０が非導
通になると、真出力の節点１５６はしきい値電圧に達し
ないまま地電位にもどる。

またトランジスタ１５３が非導通になりトランジスタ１
５２が導通して相補出力節点１５８は、トランジスタ１
５２の導通電圧がブートストラップコンデンサ１５９に
より保たれるので可能化信号に追従しＶＧＧになる。

すなわち入力Ｏの場合には相補出力は可能化信号をＶＧ
Ｇに追従させ、真出力はほぼ地電位に留まるが、論理１
の入力では真出力が可能化信号をＶＧＧに追従させ相補
出力はほぼ地電位に留まっている。

行アドレスラッチの６ビツトからの６つの真出力および
６つの相補出力から成る１２の出力は、まとめて示した
６４個の行アドレス復号器１８に加えられる。

復号器１８の１つとして第１０図に復号器１８ａを示し
である。

復号器１８ａもまた前記した米国特許願第４４１５００
号明細書に記載しである。

各復号器１８の出力節点２００は行アドレス線１ｌ−Ｒ
Ａ６４の１つに接続しである。

予備充電信号節点２０２．２０３は行予備充電時限中に
トランジスタ２０４を経てとくに反転回路１１０からの
出力によりＶＧＧに予備充電される。

６個のトランジスタ２０５，２０６，２０７゜２０８．
２０９，２１０により節点２０２を接地する。

各行アドレス復号器のトランジスタ２０５゜２０６．２
０７，２０８，２０９，２１０のゲートは行アドレスラ
ッチ１４からの６つの真出力端子または相補出力端子の
組合わせに接続する。

スイッチトランジスタ２１２は予備充電信号節点２０２
を、トランジスタ２１４のゲートである予備充電信号節
点２０３に接続する。

トランジスタ２１４は復号可能化信号節点２１８を出力
節点２００に接続する。

またブートストラップコンデンサ２１６により出力節点
２００を節点２０３に結合する。

トランジスタ２１２のゲートは、ｖＧＧに接続されブー
トストラップコンデンサ２１６によりトランジスタ２１
４のゲートをＶＧＧ以上に駆動する作用をし、節点２０
２の容量性負荷をブートストラップ節点２０３から隔離
する。

行アドレスラッチ１４の真出力端子及び相補出力端子は
共に、トランジスタ１５０，１５Ｌ１５２゜１５３が導
通し可能化信号節点１５４が地電位にあるので、予備充
電中には低い電圧レベルにある点に注目しなければなら
ぬ。

従って６４個の各復号器１８の６個全部のトランジスタ
２０５，２０６゜２０７．２０８，２０９，２１０は非
導通になっている。

このために節点２０２，２０３を予備充電サイクル中に
ＶＧＧマイナスしきい値に予備充電することができる。

予備充電サイクルが低電位になった後、アドレスデータ
を行アドレスラッチ１４から送出し６４個の復号器のう
ち６３個の復号器のトランジスタ２０５，２０６，２０
７゜２０８．２０９，２１０の少くとも１個が導通しこ
れ等の６３個の復号器の予備充電信号節点２０２゜２０
３を放電させる。

しかし１個の復号器の６個全部のトランジスタ２０５，
２０６，２０７゜２０８．２０９，２１０は非導通のま
まになり、従って各節点２０２，２０３は高電位のまま
になりトランジスタ２１４は導通したままになっている
。

次で復号可能化信号節点２１８は高電位になると、出力
節点２００もまた高電位になる。

出力節点が高電位になると、電圧はコンデンサ２１６に
より節点２０３に帰還されトランジスタ２１４を飽和導
通状態に保ち節点２００をＶＧＧにする。

トランジスタ２１２はブートストラップ位相中に節点２
０２を節点２０３から隔離する。

ふたたび第３図について行側時出力信号ＡＲは行アドレ
スラッチへのストローブ信号となり、行側時出力信号Ｂ
Ｒは可能化信号となることに注目する必要がある。

行側時出力信号ＤＲは行アドレス復号器１８への行復号
可能化信号となる。

センス増幅器書込み回路への可能化信号ＳＥは行側時出
力ＢＲ２ＦＲとトランジスタ２２０，２２２゜２２４．
２２６から成る回路により遅延行予備充電信号ＤＲＰと
から発生される。

トランジスタ２２０はＶＧＧを節点２２８に接続し、ト
ランジスタ２２２は節点２２８を接地する。

同様にトランジスタ２２４は節点６０をＶＧＧに接続し
、またトランジスタ２２６は節点６０を接地する。

コンデンサ２３２は節点２２８，６０を結合する。

トランジスタ２２０のゲートは行側時出力ＢＲの端子に
接続しである。

トランジスタ２２２，２２４のゲートは遅延段１１２か
らの遅延行予備充電信号ＤＲＰ線に接続しである。

トランジスタ２２６のゲートは行側時出力端子ＦＲによ
り制御される。

節点６０は６４個全部のセンス増幅器書込み回路５Ａ１
−８Ａ６゜に対する可能化信号節点である。

遅延行予備充電信号ＤＲＰの間にトランジスタ２２４は
導通し節点６０をＶＧＧマイナスしきい値に充電する。

またトランジスタ２２２が導通し節点２２８を地電位ま
で放電する。

トランジスタ２２０．２２６は共に非導通になる。

遅延行予備充電信号が低電位になるとすぐに、トランジ
スタ２２２．２２４を非導通にし、刻時信号ＢＲが高電
位になりトランジスタ２２０を導通させて、節点２２８
をＶＧＧマイナスしきい値に等しい電圧に切換える。

次でコンデンサ２３２は、第４図により示すようにＶＧ
Ｇマイナスしきい値の電位に前回あった節点６０を区分
２３０ｂにより示すようにＶＧＧマイナスしきい値の２
倍に近いはるかに高い電圧に駆動する。

この条件は、刻時信号ＦＲが高電位になりトランジスタ
２２６を導通させるまで続く。

この場合すぐに節点６０を第４図の縁部２３０ｃにより
示すように地電位まで放電する。

詳しく後述するように可能化信号の高電圧レベル２３０
ｂはセンス増幅器書込み回路の動作と共に縁部２３０ｃ
の動作に重要である。

可能化基準信号は、トランジスタ２４１，２４２ 。

２４３．２４４から成る回路の出力節点５８に生ずる。

この回路は可能化信号出力節点６０についてさきに述べ
た回路と同じである。

節点５８の電圧は、刻時パルスＢＲが高電位になるまで
第４図の区分２４０ａにより示すようにＶＧＧマイナス
しきい値にある。

ＢＲが高電位になるとトランジスタ２４１を導通させ区
分２４０ｂにより示すような一層高い電圧を生ずる。

次で刻時パルスＤＲが高電位になるとトランジスタ２４
４が導通し節点５８を放電させ降下するパルス縁２４０
ｃが生ずる。

センス増幅器書込み回路への競合開始信号は、トランジ
スタ２５２，２５４の動作と刻時信号ＨＲ及び遅延行予
備充電信号ＤＲＰとによって生ずる。

トランジスタ２５２のゲートに加える遅延行予備充電信
号ＤＲＰの間に節点５０を第４図の区分２５０ａにより
示すようにＶＧＧマイナスしきい値に充電する。

行予備充電信号が低電位になった後は節点２５０は、節
点２５０の漂遊キャパシタンスによってこの電位に充電
されたままになる。

次で刻時パルスＨＲが高電位になると、トランジスタ２
５４が導通し、節点５０を第４図のパルス縁２５０ｂに
より示すように地電位に放電させる。

センス増幅器書込み回路に加える復元信号は単に遅延段
１０８からの出力ＪＲだけである。

前記したように第４図の遅延行予備充電信号ＤＲＰは、
遅延段１１２の出力であり、各列母線のデータを行アド
レス線ＲＡが低電位になる前に変えないようにするのに
使う。

第５図に示すように第１図の列刻時制御回路２４は破線
の輪郭内の回路２４で表わしである。

また第６図のタイミング線図も参照することとして、ア
ドレスストローブ信号ＣＡＳは、反転回路３００、遅延
段３０１、チップ選択ラッチ３２および遅延段３０３，
３０４，３０５，３０６から成る各ガスケート状回路に
加えられる。

反転回路３００の出力はまた第２の反転回路３０８にも
加えられる。

反転回路３０８の出力は遅延段３０９に送られる。

反転回路３００及び遅延段３０１゜３０３．３０４，３
０５，３０６は第５図および第６図に示すように出力信
号ＡＣ２Ｂｃ、Ｃｃ、ＤＣ２Ｂｃを生ずる、反転回路３
０８は、第６図に示すように第１列予備光電信号ＦＣＰ
であり、遅延段３０１．３０３，３０４，３０５，３０
６と共にアドレスラッチ入力緩衝器１６、チップ選択ラ
ッチ３２および列復号器２０をリセットするのに用いら
れる。

信号Ａｃは遅延段３０９をリセットするのに用いられ、
また遅延段３０９の出力は第６図に示した遅延列予備充
電信号ＤＣＰである。

遅延段３０１．３０３，３０４，３０５，３０６゜３０
９は第７図に例示した形式のものである。

列アドレスラッチ１６は第９図について述べた行アドレ
スラッチ１４と同じである。

６つのアドレス入力のデータは、それぞれストローブ端
子及び可能化信号入力端子に加えられる信号Ａｃ、Ｂｃ
の順序に対応して入力される。

列復号器２０は行アドレス復号器１８と同じである。

刻時出力信号Ｄｃは６４個の列復号器２０の可能化信号
端子に送られ、復号器出力端子の１つが刻時出力信号Ｄ
ｃにほぼ一致する時点で高い電位になるようにする。

各復号器の出力端子は各センス増幅器書込み回路の列選
択節点８０に接続しである。

データはデータ入力ラッチ２６のデータ入力ピン３２０
によりチップに接続される。

データ入力ラッチはまた第９図に例示したのと同じであ
る。

データ入力ラッチは遅延段３０９からの遅延列予備充電
信号ＤＣＰにより予備充電される。

データはノアゲート３０からの正のパルス縁に応答して
データ人力ラッチ２６に入力される。

ノアゲ゛−ト３０からの正パルス縁は、列アドレススト
ローブ入力ＣＡＢ及び書込み信号界府Ｔ「入力が共に低
電位になると生ずる。

ノアゲート３０の出力は、この場合データ人力ラッチ２
６に可能化信号を送る前記したような遅延段３２４に加
えられる。

データ入力ラッチ２６の真出力３２６及び相補出力３２
８は、真出力に対するトランジスタ３２７゜３２８から
成るバッファステージすなわち緩衝段と相補出力に対す
るトランジスタ３２９，３３０から成る緩衝段とに加え
られる。

真データバッファレジスタすなわち緩衝器からの出力は
データ母線３３２に送られるが、相補データ緩衝器の出
力３３４はセンス増幅器書込み回路への相補データ入力
ＤＩになる。

遅延段３２４からの出力はまたセンス増幅器書込み回路
への書込み指令ＷＣ信号になる。

データ出力ランチ２８は第１１図に詳しく示しである。

テ゛−タ出力ラツチ２８は第９図に示したラッチと多く
の点で同じであるので、対応部品に同じ参照数字を付け
である。

しかしトランジスタ３４０は節点１６０をデータ母線３
３２に接続する。

また真出力および相補出力は第９図に示した回路に比べ
て逆になる。

その理由は出力ラッチ２８の節点１６０に対するデータ
母線からのデータが、入力ラッチの放電節点１６０内の
トランジスタ１６８の反転性とは異って非反転性である
からである。

可能化信号ＤＯＬＥが高電位になるときにデータ母線が
高電位であれば、節点１５８は可態化高電位に追従しト
ランジスタ１７４は前記のように節点１６４を放電させ
る。

データ母線が低電位でトランジスタ３４０のゲート節点
３１２が高電位であれば、トランジスタ３４０は導通し
節点１６０を低電位にし節点１５６は可能化高位に追従
する。

動作は節点１６０の放電方法を除いて前記したのと正確
に同じである。

データはデータ母線３３２から隔離トランジスタ３４０
を経てデータ出力ランチ２８に入力される。

データ出力ランチ２８への予備充電信号ＤＯＬＰは第５
図の節点３４２に生ずる。

この信号は第６図の同じ記号の時間ＤＯＬＰに対応する
。

この予備充電信号は、トランジスタ３４４，３４８゜３
５０．３５２を備えた回路により生ずる。

トランジスタ３４４は、刻時信号Ｂ。

が地電位である遅延列予備充電信号の間にＶＧＧマイナ
スしきい値に節点３４６を充電する。

節点３４２はトランジスタ３５０を通る刻時出力信号Ｂ
。

によって高電位になりコンデンサ３５４が節点３４６を
ＶＧＧ以上にしてトランジスタ３５０を導通状態に保一
つ。

データ出力ラッチ予備充電ＤＯＬＰ節点３４２は刻時出
力Ｅ。

が高電位になるまで高電位のままになっている。

出力Ｅ。が高電位になると、トランジスタ３４８が導通
しブートストラップ節点３４６を接地し、トランジスタ
３５０を非導通にすると共に、トランジスタ３５２が導
通し節点３４２を接地する。

このことはトランジスタ３５０が非導通であるのででき
る。

すなわちテ′−タ出力ラッチ予備充電信号ＤＯＬＰは、
刻時パルスＢ。

から刻時パルスＥ。

までの時限中だけ高電位である。データ出力ラッチ可能
化信号ＤＯＬＥはトランジスタ３６２．３６４の動作に
よって節点３６０に生ずる。

刻時パルスＦ。が遅延回路の節点Ｃから得られると刻時
パルスＦ。

によってトランジスタ３６２が導通し節点３６０をＶＧ
Ｇまで充電する。

この充電は、節点３４２のデータ出力ラッチ予備充電信
号が高電位になるまで節点３６０で続けられる。

このように高電位になるとトランジスタ３６４が導通し
節点３６０を地電位に放電させる。

このことは次のサイクルになるまでは起らないので、各
サイクルの間の出力は正しい妥当な論理のデータになっ
ているのである。

データ出力ラッチ隔離制御信号ＤＯＬＩＣはトランジス
タ３７０，３７３，３７６．３７８を含む回路により生
ずる。

トランジスタ３７０は節点３７２を遅延段３０１の出力
端子に接続する。

トランジスタ３７０のゲートを制御する節点３７４は、
遅延列予備充電信号ＤＣＰの間にＶＧＧマイナスしきい
値に充電するが、遅延段３２４の出力端子からの書込み
指令ＷＣ信号に応答してトランジスタ３７６により地電
位に放電する。

トランジスタ３７８は次で遅延段３２４からの同じ書込
み指令信号ＷＣに応答して節点３７２を地電位に放電さ
せる。

コンデンサ３８０は、遅延段３０１は出力Ｂ。

が高電位になると、ｖＧＧになる節点３１２に応答して
節点３７４をＶＧＧ以上にする。

トランジスタ３７６．３７８がＷＲＩＴＥ信号に応答し
て導通しない場合は、節点３７２は、節点３７４が高電
位のままでありトランジスタ３７０が導通したままにな
っているので、刻時出力Ｂｃが予備充電中に低電位にな
ると最終的に低電位になる。

データ出力ランチ２８の真出力３８２及び相補出力３８
４はそれぞれ、データ出力緩衝器を形成するトランジス
タ３８８，３８６のゲートを制御する。

トランジスタ３８６，３８８間の中央節点はチップに対
するデータ出力である。

トランジスタ３９０は後述の目的で遅延列予備充電信号
ＤＣＰの間にＶＧＧマイナスしきい値にデータ母線を予
備充電する。

チップ選択ラッチ３２は並列の２個のトランジスタの代
りに単一の装置１６８を備えたことを除いて第９図に示
したラッチと同じである。

これ等の２個のトランジスタへの入力はチップ選択信号
Ｃ８と行アドレスストローブ信号ＲＡＳ とである。

このチップはこれ等の両人力が共に低い場合だけ選定さ
れて、相補チップ選択ラッチ出力を刻時信号Ｂｃに応答
して高電位にする。

チップ選択ラッチ３２からの相補出力は遅延段３０３へ
の入力である。

この入力が高電位にならなければ、遅延段３０３は出力
を生ずることができない。

チップを選定しかつ行アドレスストローブ信号ＲＡＳ及
び列アドレスストローブ信号ＣＡＳを共にこのチップに
加えなければ遅延段３０３，３０４，３０５゜３０６か
ら出力を生じない。

これ等の刻時出力がないと、後述のように書込み機能及
びデータ出力機能を共に不能化する。

ノアゲート３０は第１２図に詳しく示しである。

ゲート３０はＶＧＧ及び出力節点５０４の間に直列に接
続したトランジスタ５００，５０２を備え、出力節点５
０４はデータ人力ラッチストローブ信号ＤＩＬＳを生ず
る。

節点５０４は並列のトランジスタ５０６，５０８を経て
接地しである。

トランジスタ５０６のゲートは列アドレスストローブ信
号ＣＡＳ入カピンに接続しである。

またトランジスタ５０８のゲートはＷＲＩＴＥ信号入力
ピンに接続しである。

トランジスタ５０２のゲートはトランジスタ５１０を経
てＶＧＧに、またブートストラップ５１２により出力節
点５０４に接続しである。

トランジスタ５１０のゲートはＶＧＧに接続しである。

前記したように遅延段１０１は第７図に例示した遅延段
と同じである。

トランジスタ５００のゲートは第７図の節点Ｃに接続さ
れ従って刻時出力ＢＲＯとして示しである。

第８図に示すように節点Ｃは行アドレスストローブ信号
に応答して実質的にＶＧＧ以上になる。

しかし節点Ｃは他のときはすべて低電位であり、行アド
レスストローブ信号ＲＡＳをチップに受けた後を除いて
ノアゲート３０により電力を消費しないで刻時信号ＢＲ
Ｏを高電位にする。

トランジスタ５００はスインとして作用しトランジスタ
５０２はブートストラップ高性能負荷として作用する。

出力節点５０４はＣＡＳ又はＷＲＩＴＥの信号が高電位
にある間は低電位のままになっている。

ＣＡＳ又はＷＲＩＴＥの信号のうち後から来る信号が低
電位になると、節点５０４が高電位になりトランジスタ
５０２のゲートｖＧＧ以上にし節点５０４をＶＧＧにす
る。

第１３図は代表的な読取り一修正−書込みサイクル中に
パッケージに対する４個の給電ピン以外にチップ回路１
０に対する１２の外部結線に加える各信号間の関係を示
すタイミング線図である。

行アドレスストローブ信号ＲＡＳは第４図のタイミング
線図により例示したすべての場合に自動的に生ずる。

同様に列アドレスストローブ信号ＣＡＳが起ると、チッ
プ選択ＣＳピン及びＷＲＩＴＥピンの状態によって第６
図のタイミング線図により例示したすべての場合が自動
的に生ずる。

一般に正電圧から地電位に転移するパルス縁により表わ
した行アドレスストローブ信号ＲＡＳにより６個のアド
レスピンに行アドレスラッチに記憶するアドレス情報が
生ずる。

また単−行アドレス線ＲＡ、−ＲＡ ６４が付勢され、
この行の各記憶素子から破壊的に（すなわち読出した後
の記憶を消去して）読出して各センス増幅器内に入力す
る。

このセンス増幅器ではデータを検知し破壊読出し後の記
憶配列内に再入力して記憶する。

列アドレスストローブ信号ＣＡＳの負になるパルス縁が
生ずると、すぐ後で６アドレスピンの新らたな列アドレ
ス情報を列アドレスランチ１６にまたチップ選択ピンＣ
８の状況をチップ選択ラッチ３２にそれぞれ入力する。

列アドレスストローブ信号はまた、ＷＲＩＴＥ入力ピン
が低電位にあると書込みサイクルを始める。

これは後で説明する。チップを低電位にあるＣＳピンに
より示すように選んだとすると、データはこの場合アド
レスによって指定されたセンス増幅器書込み回路ＳＡ、
−８Ａ６４からデータ出力ラッチ２８に伝送される。

データ出力ランチ２８へのデータの伝送後にデータ入力
端子における信号は、ＷＲＩＴＥピンが高電位から低電
位に転移するときにデータ人力ラッチ２８内に伝送され
る。

このデータは次でアドレス指定した素子へ伝送されると
共にアドレス指定したセンス増幅器書込み回路に自動的
に転送される。

行アドレスストローブ信号ＲＡＳ及び列アドレスストロ
ーブ信号ＣＡＳの両信号が止まると、チップ全体を新ら
たなサイクルのための予備低電力モードにする予備充電
条件が生ずる。

読取リサイクルは、行アドレスストローブ信号ＲＡＳが
低い時限中にＷＲＩ Ｔ Ｅ入力を高電位に保つだけで
書込みサイクルがなくても生ずる。

或は読取りサイクル時間信号ＣＡＳが低くなる前にＷＲ
ＩＴＥ入力を低くすることによりバイパス（読取りサイ
・クルの省略）できる。

なお本考案によれば列アドレスストローブ（ｉ号ＣＡＳ
は、電力消費を減らすと共にアクセス時間を減らすよう
に、行アドレスストローブ信号ＲＡＣの低い時限中に任
意の回数だけを繰返すことができる。

このことは読取り専用、書込み専用または読取り一修正
−書込みのどのサイクルであってもアドレスビットのう
ちの行アドレスビットが共通である場合はいつでも可能
である。

これはこの場合「ページモード」と呼ばれ、行アドレス
ストローブ信号に従ってアドレス行内の各素子のデータ
を伝送し各センス増幅器書込み回路に記憶しているので
可能なわけである。

この書込み回路では任意の個数の書込み回路からのデー
タを行サイクルは終らせないで読取りまたは修正するこ
とができる。

書込み指令信号により新らたなデータを、なおページモ
ードにある間に後で再現するためにセンス増幅器書込み
回路に書込み、また行信号ＲＡＳが生ずるときに再現の
ために記憶マドリスク素子内に書込む。

アドレス行内の６４のビットのすベテノ更新は、行アド
レスストローブ信号に応答して自動的に起る。

チップ選択ＣＳピンが高電位のままになっておりこのチ
ップが選択されていないことを示していると、データ出
力は「開」の状態になる。

このチップを選び列アドレスストローブ信号に先だって
ＷＲＩＴＥ入力が低電位になり書込みサイクルを生るが
読取りサイクルは生じなければ、データ出力は論理１の
状態になる。

このチップを選びＷＲＩ Ｔ Ｅ入力が高ければデータ
出力はアドレス指定素子内に記憶したデータと同−論理
になる。

本考案のもう１つの重要な利点は、データ出力端子のデ
ータが次のＣＡＳストローブサイクルのＢ。

信号まで１つのＣＡＳストローブサイクルの刻時パルス
縁Ｆｃから正しい妥当な値に保たれていることである。

第３図、第４図、第９図および第１０図に示すように第
１の行予備充電信号ＦＲＰ及び遅延行予備充電信号ＤＲ
Ｐは、行アドレスストローブ信号ＲＡＳの生ずる前には
共に高い。

従って遅延段１０１．１０２，１０３，１０４，１０５
，１０６゜１０７．１０８の出力は低く、行及び列の各
アドレスラッチの節点１６０，１６４と行アドレス復号
器の節点２０２，２０３は高い。

各列置線ＣＢ１は、第２図のトランジスタＱ９が導通し
ているのでＶＧＧマイナスしきい値に予備充電する。

遅延行予備充電信号ＤＲＰは、またトランジスタ２２４
゜２４３．２５２を導通させて（第３図）、区分２３０
ａ、２４０ａ、２５０ａ（第４図）により表わしたよう
に節点６０，５８，５０をＶＧＧマイナスしきい値に予
備充電し、そしてまたトランジスタ２２２，２４２を導
通させ節点２２８゜２３８を地電位に放電させる。

行アドレスストローブ信号ＲＡＳの負になるパルス縁に
生ずると第１行予備光電信号ＦＲＰ及び遅延行予備充電
信号ＤＲＰは共に低くなる。

この場合行アドレスラッチのトランジスタ１６２，１６
６（第９図）が非導通になりアドレス復号器のトランジ
スタ２０４（第１０図）が非導通になる。

遅延行予備充電信号ＤＲＰの降下パルス縁はトランジス
タ２２４，２４３，２５２（第３図）を非導通にし節点
６０．５８．５０の予備充電電圧を保持し、トランジス
タ２２２，２４２を非導通にして節点２２８，２３８を
地面から隔離する。

トランジスタＱ２（第２図）もまた非導通になり各列置
線ＣＢ１−ＣＢ６．の電荷を保持する。

次で行アドレスストローブ信号は、刻時パルス縁ＡＲ−
ＪＲが正になる時点での動作を始める。

刻時パルス縁ＡＲは、トランジスタ１７０を導通させる
ことにより行アドレスラッチにストローブ信号を送る。

刻時パルス縁ＢＲは行アドレスラッチを可能化し６個の
ラッチを６本のアドレス線の状態を表わすストローブ状
態にする。

これ等のアドレス線は６個のラッチの各トランジスタ１
６８のゲートに接続しである。

刻時パルス縁ＢＲではトランジスタ２２０，２４１（第
３図）が導通し節点２２８，２３８をｖＧＧマイナスし
きい値に充電する。

この電圧は節点６０゜５８に容量結合的に伝送される。

節点６０．５８は第４図の区分２３０ｂ、２４０ｂによ
り示すように実質的にＶＧＧ以上になる。

可能化基準節点５８と可能化信号節点６０との高い電
圧レベルにより６４個全部のセンス増幅器書込み回路５
Ａ１８Ａ６４のトランジスタＱ１．Ｑ２．Ｑ５を導通さ
せ節点５２，５４，５６を各列置線ＣＢ１ ＣＢ６４の
全電位に充電する。

これ等の母線は、遅延行予備充電信号ＤＲＰが高かった
時限中にトランジスタＱ。

を経て予備充電されている。

次で節点５８の可能化基準信号は、トランジスタ２４４
が導通ずると刻時パルス縁ＤＲに応答して終結され、第
４図のパルス縁２４０ｃにより表わしたように節点５８
を地電位に放電させる。

この場合６４個のセンス増幅器書込み回路のトランジス
タＱａ 、Ｑ５を非導通にし、各列置線ＣＢ１ＣＢ６４
から伝送した節点５４．５６の各基準電圧を保持する。

刻時パルス線ＤＲ，はまた節点２１８（第１０図）を高
電位にすることにより行アドレス復号器１８を可能化す
る。

この場合行アドレス線１ｌ−ＲＡ６４のうち１本だけが
すぐに高電位になる。

他の６３本の行アドレス線は低電位のままになっている
。

第１行アドレス線ＲＡ１がアドレス指定される高電位に
なるものとする。

その行アドレス線は、トランジスタＱ３．Ｑ５が非導通
になるのとほぼ同時に高電位になるが、可能化基準信号
が極めて早く地電位になるようにしであるのでわずかに
遅延する。

第２図に示したように、各行および各列の境界部分には
記憶素子Ｒ１Ｃ１がある。

行アドレス線ＲＡ１がアドレス指定されると、その行ア
ドレス線に沿う各素子は、各セルに記憶している電位に
従って、各素子に連関する列置線ＣＢ１の電位を下げる
かまたはそのまま変えずに置く。

論理１のレベルすなわち高電圧レベルを特定の記憶素子
コンデンアに記憶すると、この場合各列母線はほぼ同じ
予備充電電圧のままになる。

また論理０レベルすなわち地電位に近い電圧を記憶素子
のコンデンサに記憶すると、この場合各列母線の電圧は
、記憶コンデンサの容量値と列置線の容量値との比によ
り定まる値に下がる。

次で刻時パルス縁ＦＲが生ずると、 トランジスタ２２
６ （第３図）が導通し可能化信号節点６０を接地して
６４個の各センス増幅器書込み回路のトランジスタＱ１
を非導通にし各センス増幅器書込み回路の各節点５２に
各列置線の新らたな電圧をトラップする。

次で刻時パルス縁ＨＲが生ずると、トランジスタ２５４
（第３図）が導通し競合開始節点５０が地絡する。

前記したようにトランジスタＱ２．Ｑ４（第２図）又は
コンデンサ６２．６４或はこれ等のすべては、節点５２
．５４に記憶した電圧が同じであれば、節点５４は、節
点５２よりも早い割合で放電しトランジスタＱ２を非導
通にしトランジスタＱ４を導通状態のままにするような
寸法にしである。

この状態は各記憶素子に記憶した論理１の信号に対応す
る。

この場合トランジスタＱ６が導通し節点５６を地電位に
放電させる。

次で節点７０への復元信号である刻時パルス縁ＪＲが生
ずると、トランジスタＱ７．Ｑ８は非導通のままになり
列置線ＣＢ１は論理１の状態を表わす高い電圧レベルの
ままになる。

これに反して論理Ｏを記憶素子Ｒ１Ｃ１に記憶してあれ
ば節点５２は、競合開始節点５０が低電位になるとトラ
ンジスタＱ２を導通させ、トランジスタＱ４の導通によ
り節点５４を放電させる前に節点５２を放電させる。

この場合トランジスタＱ６は非導通のままになり節点５
６は高電位のままになりトランジスタＱ７を導通状態に
保つ。

刻時パルス縁ＪＲすなわち復元信号はトランジスタＱ７
を通り節点５６をＶＧＧ以上に上げトランジスタＱ８を
導通させ各記憶素子の各列置線およびコンデンサを充分
に放電させて、予備充電されたデータ母線からの電荷の
伝送により破壊した記憶素子の論理０レベルを復元する
。

刻時パルスＪＲの後では、６４本の各列置線ＣＢＩ
ＣＢ６４の電圧は、列アドレスストローブ信号ＲＡＳが
入力する前に各記憶素子に記憶されていた電圧と同じ電
圧に、回復する。

それは、最初に高い電圧レベルにあった記憶素子と連関
する列置線上の電圧は、感知プロセスを通して、最初の
高い予備充電電圧ＶＧＧのままであるからである。

最初に地電圧にあった記憶素子に連なる列置線は、第２
図に示すように、復元信号を節点７０に受けるとトラン
ジスタＱ７により導通状態とされるトランジスタＱ８に
より、地電圧に戻される。

さらにトランジスタＱ８は、行アドレスストローブ信号
ＲＡＳがふたたび正になり予備充電サイクルを始めるま
で（またはデータを書込みサイクルにより修正するまで
）は、論理Ｏを読取った場合は導通状態に保持され論理
１を読取った場合は非導通状態に保持される。

このようにして６４個のセンス増幅器書込み回路５Ａ１
−８Ａ６４は、アドレス指定線の各記憶素子に記憶した
６４ビツトのデータを読取りのために伝送するレジスタ
として作用し、又は書込みサイクル或は読取り一修正−
書込みサイクルにおいてデータを修正し得るレジスタと
して作用する。

次に述べるように任意の回数のこのような動作を、単一
のＲＡＳサイクル中に多重のＣＡＳサイクルを含むモー
ドすなわちページモードとして行うことができる。

行アドレスストローブ信号ＲＡＳが高くなると、選定し
た行アドレス線がふたたび低電位になり記憶素子の６４
個全部のトランジスタを非導通にし各記憶素子のコンデ
ンサに各列置線ＣＢ１−ＣＢ６４のデータを保持する。

すなわち行アドレスストローブ信号ＲＡＳにつづいて列
アドレスストローブ信号ＣＡＳが来ないときはこの行ア
ドレスストローブ信号ＲＡＳによって１行の６４個全部
の記憶素子を、動的記憶素子として周期的に更新するこ
とができる。

第５図および第６図において列アドレスストローブ信号
ＣＡＳが低電位になる前は第１列予備光電信号（ＦＣＰ
）および遅延列予備充電信号（ＤＣＰ）は高電位である
。

従って列アドレスラッチ（第９図）の節点１６０，１６
４は各トランジスタ１６２゜１６６が導通しているので
ＶＧＧマイナスしきい値に充電され、モして列復号器の
節点２０２゜２０３ 、（第１０図）はトランジスタ２
０４が導通しているので、■ＧＧマイナスしきい値に充
電される。

同様に節点３７４．３４６（第５図）はＶＧＧマイナス
しきい値に充電される。

トランジスタ３７０，３５０はそれぞれ節点３７４，３
４７の電位により導通して、節点３７２，３４２はこの
場合Ｂｃが地電位にあるので地電位になる。

また遅延列予備充電によりトランジスタ３９０を導通さ
せデータ母線３３２をＶＧＧマイナスしきい値に充電す
る。

またデータ人力ラッチ２６の節点１６０．１６４もＶＧ
Ｇマイナスしきい値に充電する。

６個の列アドレスランチ１６と６４個の列復号器２０か
らの全部で６４本の列選択線との真出力および相補出力
は共に地電位である。

ノアゲート３０及び遅延段３２４の出力もまた地電位に
なり、データ入力ラッチ２６からの真出力３２６及び相
補出力３２８は地電位になる。

またトランジスタ３２７，３２８，３２９，３３０はす
べて非導通になりデータ母線３３２を隔離し母線３３２
をＶＧＧマイナスしきい値に予備充電しトランジスタ３
７６．３７８を非導通にする。

節点３７２は予備充電時限中は地電位になっているので
、トランジスタ３４０は非導通になり入力をデータ出力
ランチ２８から隔離する。

ＣＡＳサイクルの終りに刻時出力Ｆ。

が高電位となると、トランジスタ３６２が導通状態とな
り、従って節点３６０が高電位となり、こうしてデータ
出力ラッチ２８を可能化して正しいデータ出力を得る。

予備充電の最初に刻時出力Ｆ。

が低電位となると、節点３４２は低電位となりトランジ
スタ３６４を非導通状態に保持するご従ってトランジス
タ３６２がこの場合非導通状態であっても、刻時出力Ｆ
。

が高電位であった最後のＣＡＳサイクルから続いて、節
点３６０は高電位のままとなる。

節点３６０はそれ自身式る容量をもつもので成る時間の
間、高電位を保つ。

従ってデータ出力は、電荷がリークしてしまうまでたと
えば数ミリ秒の間、または新しい信号ＣＡＳが発生する
まで、成る時間の間、正しい値のままに保たれる。

すなわちデータ出力は、回路が新しいサイクルに備えて
予備充電状態に戻りつつあるときでも、読むことができ
るのである。

節点３６０が高電位のままになっているので、このチッ
プを前回のＣＡＳサイクル中にアドレス指定いれば、デ
ータ出力ランチ２８内のデータは正しい値のままに保た
れる。

この点につき後述する。列アドレスストローブ信号ＣＡ
Ｓが低電位になると、反転回路３００の出力Ａｃはすぐ
に高電位になる。

この場合第１列予備光電信号ＦＣＰである反転回路３０
８の出力をすぐに低電位にしまた遅延列予備充電信号Ｄ
ＣＰである遅延段３０９の出力をすぐに低電位にする。

第１列予備光電信号ＦＣＰ及び遅延列予備充電信号ＤＣ
Ｐが低電位になると、トランジスタ３７３，３４４（第
５図）が非導通になりそれぞれ節点３７４，３４６の予
備充電電圧を隔離する。

さらにトランジスタ３９０が非導通になりデータ母線３
３２の予備充電電圧を隔離する。

列アドレスラッチ１６、列復号器２０及びデータ人力ラ
ッチ２６の各予備充電トランジスタはすべて非導通にな
る。

また遅延段３０１゜３０３．３０４，３０５，３０６の
予備充電トランジスタは非導通になる。

刻時パルス縁Ａｃはまた列アドレスラッチに対するスト
ローブ信号である。

刻時パルス縁Ｂｃは列アドレスラッチ１６に対する可能
化信号である。

この可能化信号により６本のアドレス線のデータを列ア
ドレスラッチの６ビツトに記憶する。

刻時パルスＢｃはトランジスタ３７０を経て節点３７２
に伝送されトランジスタ３４０を導通させ、データ出力
ラッチ２８の節点１６０（第１１図）データ母線３３２
に接続し、トランジスタ３５０を経て伝送され節点３４
２をＶＧＧにして予備充電信号ＤＯＬＰをデータ出力ラ
ンチ２８に加える。

節点３４２はトランジスタ３６４を導通させて節点３６
０を地電位に放電しデータ出力ラッチ可能化信号ＤＯＬ
Ｅを地電位にする。

この場合真出力３８２及び相補出力３８４を共に地電位
にしてトランジスタ３８６，３８８を非導通にしデータ
出力を開路条件にする。

また刻時出力Ａ。

、ＢＣをチップ選択ラッチ３２に加えチップ選択信号を
刻時パルスＢ。

の生起時に入力する。

チップ選択ラッチ３２の相補出力は次の遅延段３０３へ
の入力として直接加えられる。

チップを選定し行アドレスストローブ信号ＲＡＳが低電
位であれば、チップ選択ラッチは遅延段３０３に出力を
送り刻時パルス縁Ｃ６ないしＦ。

は第６図の実線で示すように追従する。

チップを選定してなければ又は行アドレスストローブ信
号ＲＡＳが低電位でなければ、刻時パルスＣ６−Ｆｏは
第６図に破線により示すように生じない。

この後者の場合列復号器２６０は出力り。

により可能化されず、また列選択信号Ｃ８はアドレス指
定列に加えられない。

刻時パルスＢ。

が生ずると、データ出力ラッチ予備充電節点信号ＤＯＬ
Ｐが高電位になり、データ出力ラッチ２８を予備充電状
態にセットし真出力及び相補出力を共に地電位にしトラ
ンジスタ３８６゜３８８を非導通にする。

すなわちチップを選定しなければ又はＲＡＳ信号が生じ
ていなければ、節点３６０のデータ出力ラッチ可能化信
号ＤＯＬＥは、刻時パルスＦＣが生じないので低電位の
ままであり、真出力３８２及び相補出力３８４は低電位
のままになり、そしてデータ出力は開路状態のままであ
り、記憶装置内で多くのチップに共通なデータ出力母線
は選定した単一チップからの正しいデータを持つ。

チップを選定し読取り一修正−書込みサイクルを行なう
としすなわちデータを特定の記憶素子から読取り次で新
らたなデータを同じ記憶素子にふたたび書込もうとする
ものである。

このようなサイクルは第１４図に示しである。

このサイクルは、行アドレスストローブ信号ＲＡＳが低
電位になると始まる。

ＲＡＳ負パルス縁における６アドレス線の状態はこの場
合アドレスラッチに記憶され、アドレス指定線の６４個
の記憶素子からのデータは、６４個のトランジスタＱ８
の状態により表わしたように６４個のセンス増幅器書込
み回路により形成したレジスタに伝送される。

行側時パルス縁ＤＲが生じた後任意のときに外部からの
制御でアドレス入力を行アドレスを表す値から列アドレ
スを表す値に変え、そしてその後で任意のときに列アド
レスストローブ信号ＣＡＳが低電位になり列を示す新ら
たなアドレスデータを列アドレスラッチに伝送する。

この場合、前記したすべての事象が刻時パルス縁Ａ。

、Ｂｏの後に起ることになる。

またこのチップを選ぶので、チップ選択ラッチからの相
補出力は高電位になり遅延段３０３，３０４，３０５，
３０６から刻時パルス縁Ｃ６−Ｆｏが生ずる。

従って刻時パルス縁Ｄｏが列復号器２０を可能化し復号
器２０により６４本の列選択線の１つに列選択信号を生
ずる。

この場合選定したセンス増幅器書込み回路５Ａ１−８Ａ
６．のトランジスタＱ１ｏ、Ｑ１１を導通させる。

センス増幅器書込み回路が論理Ｏを含む場合、すなわち
トランジスタＱ８が導通し列母線ＣＢ、 が低電位で
あれば、データ母線３３２もまたトランジスタＱ８．Ｑ
１ｏを経て地面に放電する。

この時限中に節点３７２からのデータ出力ラッチ隔離制
御信号ＤＯＬＩＣが高電位になり、トランジスタ３４０
を導通させ、出力ラッチ２８の節点１６０を放電させる
。

次で刻時パルスＦ。が生ずるとトランジスタ３６２が導
通し、データ出力ラッチ可能化節点信号ＤＯＬＥを高電
位にする。

また節点１６０が放電するので相補出力は高いＤＯＬ脆
号に追従する。

これに反してアドレスで指定されたセンス増幅器書込み
回路のトランジスタＱ８が非導通になり、論理ｌをアド
レス指定素子に記憶したことを示すと、データ母線３３
２は高いレベルのままになり、また真出力が高いＤＯＬ
Ｅ信号に追従すると共にトランジスタ１７４が節点１６
４を放電させると論理１をデータ出力ランチ２８に記憶
する。

次でデータ出力ラッチの出力３８２゜３８４はトランジ
スタ３８８又はトランジスタ３８６を導通させチップか
らのデータ出力端子に論理１または論理Ｏを生ずる。

素子に書込もうとする新らたなデータは、第１３図に示
すように書込み信号ＷＲＩＴＥが低電位になる前の任意
のときにデータ人力ラッチ２６のデータ入力端子３２０
に加えられる。

データ人力ラッチ２６は前記した他の入力ラッチと同じ
である。

低電位の列アドレスストローブ信号ＣＡＳ及びＷＲＩＴ
Ｅ信号の組合わせによりノアゲート３０の出力を高電位
にする。

ゲ゛−１３０の出力は、データ人力ラッチ２６へのデー
タ人カラツチストローブＤＩＬＳ信号（第６図）として
作用しまた遅延段３２４をトリガする。

この場合遅延段３２４はすぐ後でデータ入力ランチ２６
にデータ人カラツチ可能化ＤＩＬＥ信号（第６図）を生
じ新らたな入力データのデータ人力ラッチ２６への入力
を終る。

データ人力ラッチ２６を可能化すると、出力３２６゜３
２８により、トランジスタ３２７，３２８から成る真デ
ータ緩衝器がデータ母線３３２を論理Ｏ又は論理１に駆
動する。

前記したように選択した列のトランジスタＱ１ｏ（第２
図）は列選択Ｃｓ信号により導通ずるので、この例で選
択した列母線ＣＢ１は、入力データラッチに記憶したデ
ータに従ってｖＧＧマイナスしきい値または地電位にな
る。

データ母線に新らたなデータを入れるのと同時に遅延段
３２４からの出力端子によりセンス増幅器及び書込み回
路（第２図）に、トランジスタＱ１□を経て伝送する書
込み指令信号Ｗ。

を送る。トランジスタＱ１□は列選択信号Ｃ３により選
定された列内のものだけが導通しトランジスタＱ１２
ｓ Ｑ１３を導通させる。

トランジスタＱ１３は節点５６を地電位に放電しトラン
ジスタＱ７を非導通にする。

トランジスタＱ１□は、トランジスタ３２９，３３０か
ら成る相補緩衝器により生ずる相補データ入力信号ＤＩ
を節点７４に送る。

節点７４はトランジスタＱ８のゲートである。

すなわち素子に論理１を記憶しようとすれば、データ母
線３３２及び列置線ＣＢ１は論理１すなわちＶＧＧマイ
ナスしきい値のレベルに駆動される。

このことは、トランジスタＱ８を非導通にする相補デー
タ入力ＤＩ母線８２の論理Ｏすなわち地電位レベルによ
ってできる。

１つの行が選ばれるので、この電圧レベルはまた選ばれ
た記憶素子に送られる。

これに反して論理Ｏを記憶しようとすれば、相補データ
入力ＤＩがトランジスタＱ８を導通させデータ母線３３
２が列置線ＣＢ１を地電位にするのを助はトランジスタ
Ｑ８の状況を更新し列置線の所望の状態に対応する論理
にする。

この機能はまた後述のようにページモードで動作すると
きにも必要である。

遅延段３２４からの出力により、トランジスタ３７６．
３７８の導通によってデータ出力ラッチ隔離制御端子３
７２が地電位になりトランジスタ３４０を非導通にしデ
ータ出力ラッチをデータ母線から隔離するので、アドレ
ス指定した素子からちょうど読取ったデータは、書込み
動作によりデータ母線を変えても正しい値のまま保たれ
ている。

またトランジスタＱ１４は遅延列予備充電信号ＤＣＰに
より導通しトランジスタＱ、２ｙ Ｑ、３のゲート節点
が放電しトランジスタＱ１２１ Ｑｔ３がサイクルの初
めに非導通になる。

行アドレスストローブ信号ＲＡＳと列アドレスストロー
ブ信号ＣＡＳとが終るとすべての刻時出力ＡＲ−ＪＲ及
びＡ。

−Ｆｏが低い状態にもどる。この場合行アドレス線ＲＡ
１の信号による記憶素子内のデータの凍結を終り、また
列復号器からの列選択Ｃ３出力を終える。

１遅延サイクル後に遅延行予備充電ＤＲＰ信号と遅延列
予備充電信号ＤＯＰとは共に高い状態になる。

遅延予備充電信号を用いる理由は、素子のトランジスタ
が、地電位にもどるこの例中の行アドレス線ＲＡ、によ
り非導通になった後まで列置線ＣＢ１が適当な電圧にあ
って、良好な論理レベルがこれ等の素子に留まるように
するためである。

すなわち読取り一修正−書込みサイクルによって、デー
タはアドレス指定行内のすべての記憶素子から対応する
センス増幅器書込み回路に伝送される。

これ等の書込み回路では対応トランジスタＱ８が導通し
又は非導通になり各記憶素子から読取ったデータをそれ
ぞれ対応する各列置線に入力する。

アドレス指定された列置線に入力した情報は次でただチ
ップの選定さえすればデータ出力ラッチに伝送される。

すべての選定してないチップのデータ入力端子は、ＣＡ
Ｓストローブ信号が生ずると無条件で開路状態になって
いる。

次でデータはＷＲＩＴＥ信号をストローブ信号としてす
べてのチップの入力ラッチのデータ人力ラッチ２６に入
力される。

次で新らたなデータをアドレス指定した列置線に伝送す
ることによりアドレス指定した素子に送る。

アドレス指定した列のトランジスタＱ８は選定したチッ
プだけに対し適当にデータ更新を行う。

入力データはすべてのチップの入力ラッチにストローブ
信号にして送るが、ただし選定したチップだけのアドレ
ス指定した列置線に送る。

書込みモード中にデータ出力ラッチ２８を隔離しランチ
２８が読取り一修正−書込みサイクルの読取り部分中に
素子から読取った正しいデータを保持する。

この出力データは、次の列アドレスストローブ信号ＣＡ
Ｓに追従する刻時パルス縁Ｂ。

まで正しい状態のままになっている。

本考案の重要な特長は第１４図に例示しである。

第１４図では逐次の列アドレスストローブＣＡＳ １・
・・ＣＡＳｎの各信号は単一の行アドレスストローブ信
号ＲＡＳ中に生じ、互に異る列アドレス信号４０４ａ。

４０４ｂを列アドレスランチ１６に入れる。

各別個の列アドレスストローブＣＡＳ１・・・ＣＡＳｎ
の信号中に、読取りサイクル、読取り一修正−書込みサ
イクル又は単に書込みサイクルが、列アドレスサイクル
の部分の遅延を伴わないで行なわれる。

この行アドレスサイクルの部分は第１の列アドレスサイ
クルに先行しなければならないが同じ行アドレス内での
第２、第３の列アドレスサイクルの前には行アドレスサ
イクルを置く必要はない。

このことは、すべてのデータ入出力回路が列アドレスス
トローブによって制御されているので、可能である。

アドレス指定素子からデータを読取る必要がなければ、
サイクルの読取り部分はＤＯＬＥ信号が刻時パルス縁Ｆ
。

で高くなる前にＷＲＩＴＥ信号を加えることにより省く
ことができる。

列アドレスストローブ信号ＣＡＳ又はＷＲＩＴＥ信号を
使いノアゲート３０からの出力を制御し書込みサイクル
を初めることかできる。

ＷＲＩＴＥ信号ＣＡＳ信号の低くなる前に低ければ、Ｃ
ＡＳ信号が低くなった時点でノアゲート３０を高電位に
してデータ入力ランチ２６への新らたなデータの伝送を
初める。

次で遅延段３２４からの出力信号ＤＩＬＥは刻時パルス
縁Ｂ。

とほは同時にトランジスタ３７６ 、３７８（第５図）
を導通させデータ出力隔離制御信号が低電位になり隔離
トランジスタ３４０を非導通にする。

非導通になっているトランジスタ３４０がテ゛−タ出力
ランチ２８（第１１図）の節点１６０の放電を妨げるの
で、トランジスタ１５１，１５２は導通したままになり
、またトランジスター５０゜１５３はトランジスターγ
４により非導通になり、従って刻時パルスＥ の後で刻
時パルス縁Ｆ。

が節点３６０でデータ出力ラッチ可能化信号を生ずると
きに論理１がデータ出力ラッチから生ずる。

従ってデータ出力ピンは無条件に論理１となり書込みサ
イクルだけが行われたことを示す。

なお本実施例は本考案の精神を逸脱することなく種々の
変化変型を行ない得ることは云うまでもない。

【図面の簡単な説明】

第１図は本考案の１実施例のブロック図、第２図は第１
図の記憶装置の６４個のセンス増幅器書込み回路の１つ
の回路図である。 第３図は第１図の記憶装置の行側時書込み回路のブロッ
ク図、第４図は第３図の行側時制御回路の動作を示すタ
イミング図である。 第５図は第１図の記憶装置の列刻時制御回路のブロック
図、第６図は第５図の列刻時制御回路の動作を示すタイ
ミング図、第７図は第３図および第５図の刻時制御回路
に使う遅延段の回路図、第８図は第７図の遅延段の動作
を示すタイミング図である。 第９図は第１図の記憶装置に使う入力ラッチの回路図、
第１０図は第１図の記憶装置の行復号回路および列復号
回路の回路図、第１１図は第１図の記憶装置のデータ入
力ラッチの回路図、第１２図は第１図の記憶装置のノア
ゲートの回路図である。 第１３図は第１図の記憶装置の読取り一修正−書込みサ
イクルのタイミング図、第１４図は第１図の記憶装置の
動作のベージモードを示すタイミング図である。 １０・・・・・・ランダムアクセス記憶装置、１１・・
・・・・電界効果トランジスタ、１２・・・・・・コン
デンサ、１４・・・・・・行アドレスランチ、１６・・
・・・・列アドレスラッチ、１８・・・・・・行復号器
、２０・・・・・・列復号器、２２・・・・・・行アド
レス刻時制御回路、２４・・・・・・列刻時制御回路、
ＲＣ・・・・・・記憶素子、Ｒ・・・・・・行、Ｃ・・
・・・・列、ＣＲ・・・・・・列置線、ＲＡ・・・・・
・行アドレス線、ＳＡ・・・・・・センス増幅器書込み
回路（センスアンプ）、ＲＡＳ・・・・・・行アドレス
ストローブ信号、ＣＡＳ・・・・・・列アドレスストロ
ーブ信号、ＤＩ・・・・・・データ入力、ＤＯ・・・マ
・・データ出力、Ｃ８・・・・・・チップ選択信号、Ｗ
ＲＩＴＥ・・・・・・書込み信号。

Claims (1)

1. 【実用新案登録請求の範囲】 記憶素子データ感知用センスアンプに各各列母線で連結
   した記憶素子のマドリスク内のデータをアクセスするラ
   ンダムアクセス記憶回路であって、（イ） コード化し
   た行アドレスデータ及びコード化した列アドレスデータ
   の両方を同じアドレス入力端子にそれぞれ異なる時刻に
   受けるように配置した複数の共通アドレス入力端子と、 （ロ）前記の行アドレスデータ及び前記の列アドレスデ
   ータをそれぞれ異なる時刻に復号する行及び列復号回路
   と、 （ハ）行アドレスストローブ信号及び列アドレスストロ
   ーブ信号をそれぞれ異なる時刻に受けるストローブ入力
   端子と、 に）成る時刻にストローブ入力端子における行アドレス
   ストローブ信号に応答して記憶素子の行を選択しまた別
   の時刻にストローブ入力端子における列アドレスストロ
   ーブ信号に応答して記憶素子の列を選択して選択すべき
   記憶素子を決定する制御回路と を備えて成り、そして前記制御回路として、（ａ）
   前記行アドレスストローブ信号ＲＡＳに応答しそして （１）行アドレス可能化信号ＢＲを発生して行アドレス
   データを行復号回路１４，１８に入力する第１の行遅延
   素子１０１と （１１）行復号回路１４，１８への行復号可能化信号Ｄ
   Ｒを発生して選択した行を可能化し、こうして選択した
   記憶素子行の素子から素子各各の列母線ＣＢへとデータ
   を移す第２の行遅延素子１０２，１０３と （ｉｊｉ） センスアンプＳＡへのセンスアンプ可能
   化信号ＲＥ、ＳＥ、ＲＩ、Ｒを発生して各列母線ＣＢ上
   のデータを感知し増幅する第３の行遅延素子１０４〜１
   ０８とをもちそして 前記第１〜第３の行遅延素子は、第１の遅延素子の出力
   により第２の遅延素子が作動し次にその第２の遅延素子
   の出力により第３の遅延素子が作動するように、直列に
   接続しである行側時制御回路２２と、 （ｂ） 前記列アドレスストローブ信号ＣＡＳに応答
   しそして （１）行アドレス可能化信号Ｂｃを発生して列アドレス
   データを列復号回路１６．２０に入力する第１の列遅延
   素子３０１と （１１）列復号回路１６，２０への列復号可能化信号Ｄ
   Ｃを発生して選択した列を可能化し、こうして選択した
   列母線ＣＢ上のデータをデータ出力ＤＯへと移す第２の
   列遅延素子３０３゜３０４とをもちそして 前記第１および第２の列遅延素子は、第１の遅延素子の
   出力により第２の遅延素子が作動するように、直列に接
   続しである列刻時制御回路２４と、 を含んで成る回路をもつことを特徴とする、前記ランダ
   ムアクセス記憶回路。