JPS583415B2 - デジタルシンゴウノチエンジカンセイギヨカイロ - Google Patents
デジタルシンゴウノチエンジカンセイギヨカイロInfo
- Publication number
- JPS583415B2 JPS583415B2 JP48090270A JP9027073A JPS583415B2 JP S583415 B2 JPS583415 B2 JP S583415B2 JP 48090270 A JP48090270 A JP 48090270A JP 9027073 A JP9027073 A JP 9027073A JP S583415 B2 JPS583415 B2 JP S583415B2
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- JP
- Japan
- Prior art keywords
- circuit
- delay
- signal
- block
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Processing Of Color Television Signals (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明はリニアーな信号をデイジタル信号におきかえて
本来のリニアー回路で達成していたよりもより正確に取
扱い信号を制御しようとすることを基本的に考えている
。
本来のリニアー回路で達成していたよりもより正確に取
扱い信号を制御しようとすることを基本的に考えている
。
例えばカラーテレビ受像機を例に採れば副搬送波の各種
位相を正しく選定して三つの色差信号を正しく発生せし
める復調回路において副搬送波周波数信号をデイジタル
化して適正に遅延せしめて所定の位相のスイッチング信
号を得るためにも本発明は極めて有効である。
位相を正しく選定して三つの色差信号を正しく発生せし
める復調回路において副搬送波周波数信号をデイジタル
化して適正に遅延せしめて所定の位相のスイッチング信
号を得るためにも本発明は極めて有効である。
従来半導体ＩＣ化をする上で大容量のコンデンサ、高抵
抗の抵抗器、コイル等ＩＣ化が困難な部品はＩＣの外部
に所謂る「外付け」する方法を採つていたため「外付け
」部品のためＩＣ自体に接続ピンが必要以上に多数必要
とし、■０化した場合でも信頼度の向上も少なく総部品
点数もあまり減少しないので価格の面でも十分安価とは
云えなかった。
抗の抵抗器、コイル等ＩＣ化が困難な部品はＩＣの外部
に所謂る「外付け」する方法を採つていたため「外付け
」部品のためＩＣ自体に接続ピンが必要以上に多数必要
とし、■０化した場合でも信頼度の向上も少なく総部品
点数もあまり減少しないので価格の面でも十分安価とは
云えなかった。
本発明は前述の高抵抗のように従来例えばテレビ回路に
使用されているバイポーラー型ＩＣでは実現困難な部品
を絶縁ゲート型ＦＥＴを斯種分野に導入することによっ
て実現可能ならしめ、且又一方ではＩＣ化困難な部品を
使用しない方式並びに構成を採ることによって１外付け
」部品を可及的に少なくして多くの回路を単一の基板上
にＩＣ化して高信頼度と低師格で提供することを実現す
るのが目的である。
使用されているバイポーラー型ＩＣでは実現困難な部品
を絶縁ゲート型ＦＥＴを斯種分野に導入することによっ
て実現可能ならしめ、且又一方ではＩＣ化困難な部品を
使用しない方式並びに構成を採ることによって１外付け
」部品を可及的に少なくして多くの回路を単一の基板上
にＩＣ化して高信頼度と低師格で提供することを実現す
るのが目的である。
又一方従来テレビ受像機の回路ではパイポーラートラン
ジスタが主体のＩＣが使用されているがその製造工程が
複雑であるため歩留りが悪く集積度の面で制限があり、
多くの回路を単一基板上にＩＣ化することは至難であっ
た。
ジスタが主体のＩＣが使用されているがその製造工程が
複雑であるため歩留りが悪く集積度の面で制限があり、
多くの回路を単一基板上にＩＣ化することは至難であっ
た。
本発明は絶縁ゲート型ＦＥＴを使用したＩＣを斯種回路
に導入することによって製造工程を単純化し集積度を向
上せしめようとの一連の開発に基く新技術を提案するも
のである。
に導入することによって製造工程を単純化し集積度を向
上せしめようとの一連の開発に基く新技術を提案するも
のである。
本発明の遅延時間制御回路を詳述する前に本発明の回路
が使用されようとしているデイジタル化されたカラー受
像機のカラー回路を簡単に説明する。
が使用されようとしているデイジタル化されたカラー受
像機のカラー回路を簡単に説明する。
第１図はカラーテレビ受像機の色信号回路を絶縁ゲート
型ＦＥＴを使ってＩＣ化した場合の一試案のブロックダ
イヤグラムで、Ｂ２ 、 Ｂ３ 、 Ｂ４ 、Ｂ２５
、 Ｂ２６ 、 Ｂ２７ は映像信号中のクロマ信号
を増巾する部分であり、 Ｂ５ 、 Ｂｅ 、 Ｂ７はクロマ信号中のバースト信
号よりバースト信号と同周波数同位相の３．５８ＭＨＺ
の色同期信号を発生する部分であり、 Ｂ８ 〜Ｂ１５はクロマ信号から色差信号を復調するた
めのサンプリングパルスを作る移相回路であり、 Ｂ１６〜Ｂ１８はクロマ信号より三つの色差信号を復調
する回路である。
型ＦＥＴを使ってＩＣ化した場合の一試案のブロックダ
イヤグラムで、Ｂ２ 、 Ｂ３ 、 Ｂ４ 、Ｂ２５
、 Ｂ２６ 、 Ｂ２７ は映像信号中のクロマ信号
を増巾する部分であり、 Ｂ５ 、 Ｂｅ 、 Ｂ７はクロマ信号中のバースト信
号よりバースト信号と同周波数同位相の３．５８ＭＨＺ
の色同期信号を発生する部分であり、 Ｂ８ 〜Ｂ１５はクロマ信号から色差信号を復調するた
めのサンプリングパルスを作る移相回路であり、 Ｂ１６〜Ｂ１８はクロマ信号より三つの色差信号を復調
する回路である。
尚詳述するにブロックＢ２，Ｂ３は第１第２帯域増巾回
路同Ｂ３は色飽和度制御電圧Ｖ２１によってその増巾度
が制御される。
路同Ｂ３は色飽和度制御電圧Ｖ２１によってその増巾度
が制御される。
一方ブロックＢ２の出力Ｖ２はブロツクＢ４のバースト
信号抜き取り回路に加えられて水平パルスＶ２２をブロ
ックＢ２３で遅延させた出力パルスＶ２３によってバー
スト信号■４が抜き取られ増巾される。
信号抜き取り回路に加えられて水平パルスＶ２２をブロ
ックＢ２３で遅延させた出力パルスＶ２３によってバー
スト信号■４が抜き取られ増巾される。
ブロックＢ４の出力■４〔バースト信号はピーク電圧検
出回路Ｂ２５に加えられその振幅のピーク値に応じた直
流電圧Ｖ２５を得この電圧はブロックＢ２６で増巾され
出力Ｖ２６はＡＣＣ電圧として上述の帯域増巾回路Ｂ２
を制御する。
出回路Ｂ２５に加えられその振幅のピーク値に応じた直
流電圧Ｖ２５を得この電圧はブロックＢ２６で増巾され
出力Ｖ２６はＡＣＣ電圧として上述の帯域増巾回路Ｂ２
を制御する。
又一方出力Ｖ２５はブロックＢ２７で増巾され出力Ｖ２
７はカラーキラー信号として第２帯域増巾回路Ｂ３を制
御する。
７はカラーキラー信号として第２帯域増巾回路Ｂ３を制
御する。
ブロックＢ４の出力■４〔バースト信号〕はブロックＢ
５で示される増巾器に加えられ正弦波形のバースト信号
から矩形波の位相検出パルス■５を作る。
５で示される増巾器に加えられ正弦波形のバースト信号
から矩形波の位相検出パルス■５を作る。
ブロックＢ６は位相検出回路、Ｂ７は周波数が電圧で変
る電圧制御型発振回路でブロックＢ６では前述のパルス
■５と後述の信号Ｖ７を入力として位相を比較し両位相
差に応じた直流電圧■６を得之をブロックＢ７に加えて
周波数と位相がバースト信号の周波数と位相において等
しい３．５８ＭＨＺの色同期信号■７〔矩形波〕を得る
．前述のブロックＢ５， Ｂ６及びＢ７はＡＰＣ回路を
構成している。
る電圧制御型発振回路でブロックＢ６では前述のパルス
■５と後述の信号Ｖ７を入力として位相を比較し両位相
差に応じた直流電圧■６を得之をブロックＢ７に加えて
周波数と位相がバースト信号の周波数と位相において等
しい３．５８ＭＨＺの色同期信号■７〔矩形波〕を得る
．前述のブロックＢ５， Ｂ６及びＢ７はＡＰＣ回路を
構成している。
次に上述の矩形波である色同期信号■７をブロックＢ８
で示す遅延回路に入れバースト信号より７４°±４５°
遅れた信号■８を作る。
で示す遅延回路に入れバースト信号より７４°±４５°
遅れた信号■８を作る。
この場合遅延時間は印加直流電圧Ｖ２８によって可変さ
れ±４５°の角度範囲で調整可能である。
れ±４５°の角度範囲で調整可能である。
ブロツクＢ９は遅延回路で入力■８を１０６°遅延させ
た矩形波出力■９を得る。
た矩形波出力■９を得る。
ブロックＢ１０も遅延回路で入力■９を１０４°遅延さ
せた矩形波出力■１０を得る。
せた矩形波出力■１０を得る。
又ブロックＢ１１も遅延回路で入力■１０を１５０°遅
延させた矩形波出力■１１を得る。
延させた矩形波出力■１１を得る。
而して出力Ｖｌｌは出力Ｖ８と比較して一周期遅れた３
．５８ＭＨＺの矩形波である。
．５８ＭＨＺの矩形波である。
さて前述のブロックＢ８、 Ｂ９ 、 Ｂ１０及びＢｌ
ｌの遅延回路は共通の直流制御電圧■１２によってそれ
らの遅延時間が制御される回路で遅延時間は制御電圧に
比例して制御される。
ｌの遅延回路は共通の直流制御電圧■１２によってそれ
らの遅延時間が制御される回路で遅延時間は制御電圧に
比例して制御される。
ブロックＢ１２は位相検出回路で前述の出力■８と■１
１を入力して両入力の位相差に応じた直流電圧■２を作
る。
１を入力して両入力の位相差に応じた直流電圧■２を作
る。
出力■１１が■８に比べて３６０°以上（以下）の位相
差を生ずれ電位を高（低）＜して遅延時間を短縮（長く
）して常に信号■８から信号Ｖ１１までの遅延時間が一
定となるよう作用せしめる。
差を生ずれ電位を高（低）＜して遅延時間を短縮（長く
）して常に信号■８から信号Ｖ１１までの遅延時間が一
定となるよう作用せしめる。
而して斯る回路方式によれば電源電圧、温度変化によっ
てブロックＢ８〜Ｂ１１の遅延時間が変化することを防
止し周波数が安定な３，５８ＨＭＺ発振を基準として常
に一定の遅延が得られるよう構成されている。
てブロックＢ８〜Ｂ１１の遅延時間が変化することを防
止し周波数が安定な３，５８ＨＭＺ発振を基準として常
に一定の遅延が得られるよう構成されている。
ブロックＢ１３〜Ｂ１５は各々パルス発生回路で夫々出
力■８〜ＶＩＯを入力してＲ−Ｙ ， Ｂ−Ｙ ， Ｇ
−Ｙ信号復調用のサーブリングパルスＶ１３〜Ｖ１５を
作る。
力■８〜ＶＩＯを入力してＲ−Ｙ ， Ｂ−Ｙ ， Ｇ
−Ｙ信号復調用のサーブリングパルスＶ１３〜Ｖ１５を
作る。
尚出力パルス■８〜■１５のパルス幅は例えば２μｓ程
度とする。
度とする。
ブロックＢ１６〜Ｂ１８は色復調と増幅を司る回路でク
ロマ信号■３をサンプリングパルスＶ１３〜Ｖ１５を使
ってサンプルホールドすることによりＲ−Ｙ，Ｂ−Ｙ及
びＧ−Ｙを復調し夫々最終出力ｖ１６〜Ｖ１８を得る。
ロマ信号■３をサンプリングパルスＶ１３〜Ｖ１５を使
ってサンプルホールドすることによりＲ−Ｙ，Ｂ−Ｙ及
びＧ−Ｙを復調し夫々最終出力ｖ１６〜Ｖ１８を得る。
本発明は以下説明する如く上述の如きデジタル化された
例えはカラー回路の遅延回路〔ブロックＢ，で示すが如
き回路〕として有用である。
例えはカラー回路の遅延回路〔ブロックＢ，で示すが如
き回路〕として有用である。
さて、本発明を最も概念的に示したのが第２図であって
、デジタル信号の反転増巾回路（インバータ回路）１０
，１０．１０を縦続し、各回路の出力端子１１と次段の
入力端子１２との間に絶縁ゲート型ＦＥＴ１３を直列に
接続すると共に各回路の入力端子１２と基準電位源、即
ちアースとの間に容量１４を挿入接続し、上記ＦＥＴ１
３のゲートに制御電圧ＶＣを印加しており、この実施
例に依れば絶縁ゲート型ＦＥＴ１３はそのゲート電圧Ｖ
Ｃの変更に依って内部インピーダンスが変化し、該ＦＥ
Ｔ１３と容量１４とで構成される積分定数が変わり、そ
の結果、信号を所定の時間だけ遅延させることが可能と
なる。
、デジタル信号の反転増巾回路（インバータ回路）１０
，１０．１０を縦続し、各回路の出力端子１１と次段の
入力端子１２との間に絶縁ゲート型ＦＥＴ１３を直列に
接続すると共に各回路の入力端子１２と基準電位源、即
ちアースとの間に容量１４を挿入接続し、上記ＦＥＴ１
３のゲートに制御電圧ＶＣを印加しており、この実施
例に依れば絶縁ゲート型ＦＥＴ１３はそのゲート電圧Ｖ
Ｃの変更に依って内部インピーダンスが変化し、該ＦＥ
Ｔ１３と容量１４とで構成される積分定数が変わり、そ
の結果、信号を所定の時間だけ遅延させることが可能と
なる。
制御電圧ＶＣと遅延時間との関係は制御電圧ＶＣ（３〜
１０■）を低い電圧に調整する事によりＦＥＴの内部イ
ンピーダンスは高くなり、遅延時間は大きくなる。
１０■）を低い電圧に調整する事によりＦＥＴの内部イ
ンピーダンスは高くなり、遅延時間は大きくなる。
従ってこの遅延回路の遅延状況を位相検出回路Ｂ１２を
用いてバースト信号より７４°±４５°遅れた信号■８
を基準として位相比較して一定値に保持している。
用いてバースト信号より７４°±４５°遅れた信号■８
を基準として位相比較して一定値に保持している。
第３図は本発明遅延時間制御回路の内部回路を反転増巾
回路と共に示した具体的な回路結線図であり、第４図、
第５図はそれぞれ他の回路結線図を示す。
回路と共に示した具体的な回路結線図であり、第４図、
第５図はそれぞれ他の回路結線図を示す。
第４図は反転増巾回路の負荷ＦＥＴ２０と並列に制御Ｆ
ＥＴ２１を接続し、この制御ＦＥＴ２１のゲートに制御
電圧（３〜１０■）を印加するものであって、制御電圧
ＶＣを変化させる事に依って容量２２への充電時間が制
御され、即ち制御電圧ＶＣが低い場合は制御電圧ＶＣが
高い場合に比して容量２２への充電時間が長くなり、結
果的に遅延時間が大となる。
ＥＴ２１を接続し、この制御ＦＥＴ２１のゲートに制御
電圧（３〜１０■）を印加するものであって、制御電圧
ＶＣを変化させる事に依って容量２２への充電時間が制
御され、即ち制御電圧ＶＣが低い場合は制御電圧ＶＣが
高い場合に比して容量２２への充電時間が長くなり、結
果的に遅延時間が大となる。
また第５図の実施例は反転増巾回路側のＰＥＴ３０のソ
ースと基準電位源との間に制御ＦＥＴ３ １を挿入接続
したもので、この実施例に依ると容量３２へ充電された
電荷の放電時間が制御ＦＥＴ３１のゲートに印加される
制御電王■Ｃに依って変化し、該電圧ＶＣが低い場合は
放電時間が長く、即ち遅延時間は長くなる。
ースと基準電位源との間に制御ＦＥＴ３ １を挿入接続
したもので、この実施例に依ると容量３２へ充電された
電荷の放電時間が制御ＦＥＴ３１のゲートに印加される
制御電王■Ｃに依って変化し、該電圧ＶＣが低い場合は
放電時間が長く、即ち遅延時間は長くなる。
従って何れの実施例に於でもこの制御電圧ＶＣを変化さ
せる事に依って遅延時間の制御が可能で、その遅延出力
をバースト信号より７４°±４５°遅れた一定周期の発
振出力を基準きして位相検出回路に依って比較して所定
の遅延時間を得る事が出来る。
せる事に依って遅延時間の制御が可能で、その遅延出力
をバースト信号より７４°±４５°遅れた一定周期の発
振出力を基準きして位相検出回路に依って比較して所定
の遅延時間を得る事が出来る。
本発明は以上の説明から明らかな如く、複数段直列接続
した遅延回路に依る遅延状況を一定周期の発振出力を基
準として位相検出回路を用いて位相比較して一定値に保
持しているので、安定した遅延状況を得る事が出来ると
共に、その構成は外付け部品を一切必要とせず、信頼性
の向上と共に廉価に製造する事が出来る。
した遅延回路に依る遅延状況を一定周期の発振出力を基
準として位相検出回路を用いて位相比較して一定値に保
持しているので、安定した遅延状況を得る事が出来ると
共に、その構成は外付け部品を一切必要とせず、信頼性
の向上と共に廉価に製造する事が出来る。
第１図はカラーテレビ受像機の色回路をデジタル化した
一例を示すブロック図、第２図〜第５図は本発明の具体
的な内部回路図を示しており、Ｂ２〜Ｂ４ 、 Ｂ２５
〜Ｂ２７はクロマ信号増巾回路、Ｂ５〜Ｂ７は色同期信
号発生回路、Ｂ８〜Ｂｌｌ は遅延回路、Ｂ１２は位
相検出回路、Ｂ１３〜Ｂ１５はパルス発生回路、Ｂ１６
〜Ｂ１８は復調回路、１３，２１、３１は絶縁ゲート型
ＦＥＴ，１４，２２．３２は容量、をそれぞれ示してい
る。
一例を示すブロック図、第２図〜第５図は本発明の具体
的な内部回路図を示しており、Ｂ２〜Ｂ４ 、 Ｂ２５
〜Ｂ２７はクロマ信号増巾回路、Ｂ５〜Ｂ７は色同期信
号発生回路、Ｂ８〜Ｂｌｌ は遅延回路、Ｂ１２は位
相検出回路、Ｂ１３〜Ｂ１５はパルス発生回路、Ｂ１６
〜Ｂ１８は復調回路、１３，２１、３１は絶縁ゲート型
ＦＥＴ，１４，２２．３２は容量、をそれぞれ示してい
る。
Claims (1)
- １ 電界効果型トランジスタ（ＦＥＴ）のゲート電圧に
依って遅延時間を変化させるデジタル信号の遅延回路を
複数段直列に接続し、一定周期の発振出力を基準として
上記複数段の遅延回路に依る遅延状況を位相検出回路を
用いて位相比較して一定値に保持する事を特徴としたデ
ジタル信号の遅延時間制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48090270A JPS583415B2 (ja) | 1973-08-11 | 1973-08-11 | デジタルシンゴウノチエンジカンセイギヨカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48090270A JPS583415B2 (ja) | 1973-08-11 | 1973-08-11 | デジタルシンゴウノチエンジカンセイギヨカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5039848A JPS5039848A (ja) | 1975-04-12 |
| JPS583415B2 true JPS583415B2 (ja) | 1983-01-21 |
Family
ID=13993804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48090270A Expired JPS583415B2 (ja) | 1973-08-11 | 1973-08-11 | デジタルシンゴウノチエンジカンセイギヨカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583415B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322092Y2 (ja) * | 1986-10-24 | 1991-05-14 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158730A (en) * | 1979-05-28 | 1980-12-10 | Nec Corp | Pulse detecting circuit |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| JPS57141120A (en) * | 1981-02-26 | 1982-09-01 | Nec Corp | Driving method for ccd comb type filter |
| JPS58111429A (ja) * | 1981-12-24 | 1983-07-02 | Nec Corp | 遅延回路 |
| GB2126030A (en) * | 1982-06-25 | 1984-03-14 | Atari Inc | Digital delay circuit with compensation for parameters effecting operational speed thereof |
| FR2537818A1 (fr) * | 1982-12-10 | 1984-06-15 | Thomson Csf | Circuit et procede de decodage de chrominance a ligne a retard analogique ou numerique dans un systeme de television de type pal ou secam |
| JPS61199391A (ja) * | 1985-02-28 | 1986-09-03 | Sharp Corp | 遅延信号補正方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4322379Y1 (ja) * | 1965-10-08 | 1968-09-19 | ||
| JPS4854843A (ja) * | 1971-11-09 | 1973-08-01 |
-
1973
- 1973-08-11 JP JP48090270A patent/JPS583415B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4322379Y1 (ja) * | 1965-10-08 | 1968-09-19 | ||
| JPS4854843A (ja) * | 1971-11-09 | 1973-08-01 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322092Y2 (ja) * | 1986-10-24 | 1991-05-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5039848A (ja) | 1975-04-12 |
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