JPS5833570B2 - バスソシキオソナエルケイサンキシステム - Google Patents

Description

【発明の詳細な説明】 本発明はバス制御装置でバスのトラヒックを制御し、さ
らに、バスに接続した中央プロセッサ、少なくとも間接
的にバスに接続したストアおよび多数の周辺装置制御装
置並びにバスに接続した対応周辺装置を含むバス組織を
具える計算機装置に関する。

今田いわゆるバス構造を具える計算機システムが注目を
沿びている。

特に、小型計算機分野においては、各装置間の相互接続
にバスを利用する傾向があり、このバスにより、標準イ
ンクフェースを経てバスに装置を接続させている。

さらに、バスを普遍的な、かつ、簡単な構造のものとし
、全ての計算機システムの融通性を拡大させることがで
きる。

このため、種々の適用分野において、計算機システムを
使用者の要求に適うようにすることができる。

本発明は、いわゆるバス構造の計算機システムに関する
ものであり、所定形態の計算機システムに限定されるも
のではない。

種々の使用者にとって好適である計算機システムを確立
させたいという観点から、使用プログラムの設計および
書込みについてさらに努力すべきであると次第に厳しく
要求されてきている。

この目的のため、プログラム作成に際し、プログラマに
与える命令をできるだけ簡単にすべきであることが必要
である。

これは次のように解することができる。

すなわち、計算機システムでのデータ処理が、フログラ
ムが正しい制御を与える必要がある多くの複雑な状態を
含んでいる。

このような複雑な状態は、主として入力／出力命令の場
合に特に複雑な制御を必要とする周辺装置を含む入力／
出力命令の場合に発生する。

例えば、ディスクストア、データ通信回線等において生
ずる。

プログラマが、このような状態を制御するために、この
状態には不適当な命令セットのみしか有していない場合
には、プログラムの作成および書込みに際し、さらに努
力を必要とする。

このため、これまでにも複雑な状態の制御に役立ちかつ
簡単である命令を確立させることによって、プログラマ
の仕事を容易にするような提案が成されてきた。

しかしながら、実際には、この計画は、問題をシステム
プログラム、すなわち、一般には計算機システムにより
確立されかつ主として入力／出力命令を総合的に制御す
るプログラムのレベルに移すことを意味する。

しかしながら、システムプログラムの確立および間断な
いフォローアツプ（使用訓練および供給者による使用者
援助）は、著しく経費が掛り、また、最適解決方法を見
出すべき努力をする必要がある。

ハードウェア分野における現代の開発は上述した問題を
ハードウェアに移行させる可能性がある。

多くの種類のさらに繰返し書込み用の読取専用ストアを
入手できる。

特に集積化された読取専用ストアでは、高速作動化、信
頼性の向上、小型化および低エネルギ消費型とする可能
性を有している。

これらストアを使用すると、マイクロプログラミングを
広範囲に適用でき、また、計算機システムにおけるマイ
クロプログラム制御によって、多くのプログラムの機能
を達成することができる。

従って、本発明は、ハードウェア分野における新しい開
発による上述したような可能性を、前記バス構造計算機
システムにおいて、いかに利用するかに関するものであ
る。

さらに、本発明によれば、バス構造計算機システムの種
々の区域間における機能配分を、できるだけ有効な基準
をもとにして達成する。

このことは経費の点で重要なことである。

すなわち、中央プロセッサにおいて゛配分″を基礎とし
て達成できる機能を、このプロセッサで、できるだけ行
なうようにする必要がある。

従って、中央プロセッサの占有また、例えば、多数の周
辺装置に依存するハードウェアの多数スブレツテイング
の観点から、最適な解決（コンプロミス）を行なう必要
がある。

上述した要請を満足させるため、本発明によるバス組織
を具える計算機システムは、計算機システムのデータ転
送に供する完全な入力／出力命令に関する単一プログラ
ム命令を基礎として、中央プロセッサは制御手段を含み
、よって前記入力／出力命令を、互いに時間的に無関係
でありかつ夫夫個別的に周辺装置制御装置によって実施
できる多数の個別演算ステップに分割することができ、
さらに計算機システムの蓄積手段は前記演算ステップの
実行を更新するように作用し、制御手段はバス制御装置
と関連してバスを経て周辺装置制御装置へ演算ステップ
をデスパッチングし、この周辺装置制御は割当てられた
周辺装置をして演算ステップを実行せしめ、前記周辺装
置制御装置はさらに既知の割込み要求手段を含み、この
割込み要求手段によって、演算ステップの終了後に中央
プロセッサに割込み要求を供給でき、割込み要求の承認
後に中央プロセッサにおいて前記蓄積および制御手段は
関連する周辺装置に対する先行演算ステップに続きデス
パッチ演算ステップを行なうことを特徴とする。

入力／出力命令のこのセットアツプを使用し、計算機の
使用に際し主として使用者およびそのプログラム並びに
関連するデータを含む外部装置と連絡するために最も重
要な装置を形成して、プログラミングを簡単にすること
ができる。

すなわち、システムにおける複雑な状態を制御するため
の単一プログラム命令を形成できる。

中央プロセッサにおいて、前記制御手段を使用すること
により、入力／出力素◆のかかる分離を行なって、演算
ステップを生ぜしめ、よって最適状態制御を行なわせる
。

各演算ステップを先行するおよび次のステップと関連し
て実行させるという順序を除いては、各演算ステップは
時間に無関係であって、個別的に実行することができる
。

このことは、いわゆる混み合った状態が生ずることがで
きないことを意味する。

すなわち、演算ステップの実行期間中には、困難な事態
が生じる惧れかないことを意味する。

その理由は、本発明による計算機システムにおいては先
行するまたは次の演算ステップは現在実行されている演
算ステップと時間的に相関関係を有しないからである。

さらに、中央プロセッサの領域において、前記分離を行
なうことにより計算機システムにおける機能配分を有益
なものとすることができる。

すなわち、周辺装置制御装置は簡単なセットアツプを有
することができる。

演算ステップに関するデータを斯る装置に供給する必要
がある度に、一般に適用できるいわゆる転送手続を使用
する。

このセットアツプを用いることにより、計算機システム
において、複数個の入力／出力演算を同時に実行させる
かどうかは問題ではない。

ある演算ステップを周辺装置によって実行する場合には
、例えばディスクストアの所定のシリンダーを探索する
場合には、これと同時に周辺装置または他の周辺装置制
御装置と関連する周辺装置制御装置は、中央プロセッサ
から別の周辺装置に対する別の演算ステップを受信する
ことができる。

周辺装置制御装置が後者の演算ステップを開始させた場
合には、一般には、これは再び自由にされる。

中央プロセッサのレベルについても同じことが云える。

中央プロセッサは、前記蓄積手段を経て、種々の演算ス
テップの実行を更新する。

尚、この蓄積手段を主として中央プロセッサにレジスタ
および／またはストアに位置させることができる。

しかしながら、前記中央プロセッサは空いており、周辺
装置制御装置および周辺装置によって、演算ステップの
実行の期間中、他の仕事を実施することができる。

中央プロセッサは、演算ステップ情報および他のデータ
を、バスを経て転送する期間中のみ、掛り合うものであ
る。

本発明によるセットアツプにより、いわゆる誤りチェッ
ク手続に関する別の利益を奏することができる。

各演算ステップの完了後に、所望ならば中央プロセッサ
をスイッチオンさせて（これは演算ステップか終了した
時に割込み要求によって行なわれる）、演算ステップが
正しく行なわれたかどうかにつきチェックを行なわせる
ことができる。

この目的のために、簡単に中央プロセッサによって周辺
装置の状態（スティタス）の質疑応答を演算ステップと
して適用させることができる。

その場合、各周辺装置制御装置には、伺ら特殊な装置を
必要としないし、さらには、ソフトウェアを除くことが
できる。

追加のハードウェアを必要とすることなく、中央プロセ
ッサにおける各演算ステップのうちの正しい実行をチェ
ックすることができることは、誤りチェックが良好に行
なわれることを意味する。

斯るチェックを完全な入力／出力命令の実行の後のみに
実施する場合には、誤りの原因を確証することが困難で
あった。

斯る誤りを補正することはさらに困難でありかつ時間の
労費に終る結果となっていた。

従って、本発明の好適実施例においては、入力／出力命
令を、１個の命令、関連する周辺装置制御装置を有する
周辺装置の１個のアドレス、この周辺装置のアドレスス
ペース中の１個のアドレスおよびデータが転送または転
入される計算機システムの装置の１個のアドレススペー
ス中の１個のアドレスを以って少なくとも構成したバス
組織を具える計算機システムにおいて、中央プロセッサ
の制御手段は、前記入力／出力命令を互いに時間とは無
関係に実行できる多数の別個の演算ステンプに分割する
手段を含み、演算ステップは関連する周辺装置制御装置
を有する周辺装置のアドレスと、この周辺装置のアドレ
ススペース中のアドレス位置から戒る少なくとも１個の
第１演算ステツプ命令から成ることを特徴とする。

この実施例は、主として、周辺装置としてディスクスト
アを含む入力／出力命令に適用することができる。

従って第１演算ステツプを、命令°゛検索シリンダ″を
以って構成することができ、このことは周辺装置のアド
レスによって演算ステップにおいて指示されたディスク
ストアの所定のシリンダを検索すべきであることを意味
する。

従って、この所定のシリンダはディスクストアのアドレ
ススペースにオケるアドレスの第１アドレス部分として
与えられている。

次に、第２演算ステツプを命◆゛選択セレクタ″を以っ
て構成することができる。

このことは、ディスクストアの検索されたシリンダ上の
所定のセクタを選択すべきであることを意味し、このセ
クタは、この演算ステップにおいて周辺装置のアドレス
によって与えられる。

このとき、前記所定セクタをディスクストアのアドレス
スペース中のアドレスの第２アドレス部分として与える
。

さらに、第２演算ステツプを命◆゛読取り″または゛書
込み″さらには、アドレスデータ、主としてアドレスス
ペース中の開始アドレスおよび例えば読取または書込演
算を実施すべき計算機システムのストアの如き装置のア
ドレススペースのセレクタ長情報を以って構成すること
ができる。

いわゆる゛°キー検索パ手続においては、バス構造計算
機システムにおけるデータ転送が要求されるような種々
の応用分野に関して、別の演算ステップを形成すること
ができる等々である。

本発明による計算機システムの他の利益は、計算機シス
テムにおける機能の上述したような分配に関するもので
あって、この利益は、所定の状態をさらに考慮する場合
に得られるものである。

これにつき、−例として、中高速作動または高速作動周
辺装置例えば磁気テープ装置およびディスクストアの如
き装置の類において、計算機システムに生じ得る機能分
配を基礎として以下説明する。

この種の周辺装置に生ずる一般的な問題は、ストアすな
わちその内容を中央プロセッサが使用して作動できる主
ストアすなわち作動中のストアと前記周辺装置との間に
おけるデータ転送によって、主として生ずるものである
。

ディスクストアの場合には、データ転送速度は一般には
バスに対しては十分高速であり、問題を生ずることがな
い。

磁気テープの場合には、ブロック長はしばしば非常に長
くなるので、バスがこのようなブロックの転送によって
著しく長時間にわたり占有されてしまう。

原理的には、システムバスは普遍的なセットアツプを有
しかつ、現実には、ストアおよび中高速作動周辺装置間
における前記転送には好適ではない。

この問題の解決には、計算機装置にいわゆる直接記憶ア
クセス装置を利用することが知られている。

これを利用すると、バス外から個別の接続線路を経て前
記データ転送を実施することができる。

本発明によるセットアツプを使用することにより、斯る
直接記憶アクセス装置を著しく有効的に構成することが
できる。

従って、計算機システム内において有用な機能配分を行
なうことができる。

本発明によれば、ストアをバスに少なくとも間接的に接
続させることを除き、少なくとも１個の適応（アダプテ
イション）装置に接続し、適応装置自体をバスに接続す
ると共にバスおよび周辺装置を有する少なくとも１個の
関連する周辺装置制御装置間に配置し、さらに、適応装
置を用いて、ストアおよび少なくとも１個の周辺装置間
において、個別のストア接続線路を経て、データ直接転
送を行なわせるようにした計算機システムにおいて、適
応装置は第１手段を含んでこの第１手段によりストアの
アドレススペース中の前記開始アドレスおよびストアの
アドレススペース中の前記セクタ長情報を抜き出し、こ
れらデータを使用して、ストアおよび関連する周辺装置
制御装置を経て、適応装置に接続させた周辺装置間のデ
ータ転送を適応装置中の第２手段を用いて実施できるよ
うにしたことを特徴とする。

本発明によれば、演算ステップを独立して実行すること
ができるという事実に鑑み、斯る適応装置によって１個
に限らず複数個の周辺装置制御装置に対してこの直接蓄
積アクセス機能を実施することができる。

上述した構成において、いわゆるキー検索演算を入力／
出力命令の１個としての実行に適用させることができる
場合には、本発明計算機システムにおいては、”キー検
索′”と称せられる入力／出力命令に関して、前記”キ
ー検索演算”′の分割によって、中央プロセッサの制御
手段で作られる演算ステップの１つを、第３手段によっ
て適応装置において取り上げ、前記演算ステップを比較
命令、ストア中のキーアドレスおよびキー情報を以って
構成上、さらに別の手段を設けて、この別の手段により
これらデータを使用してストア中に存在するキーおよび
関連する周辺装置制御装置を経て、適応装置に接続させ
た周辺装置からのキー間において、独立して比較を実行
させることができるという利益を奏することができる。

以下、図面により本発明の実施例につき説明する。

第１図においてＣＰＵは中央プロセッサを示し、これを
システムバスＢを経て周辺装置に接続する。

周辺装置はバスに接続した周辺装置制御装置ＣＵ１゜Ｃ
ｕ２を有する。

これら制御装置ＣＵＩ、ＣＵ２を周遍機器ＰＩ、Ｐ２・
・・・・・に接続する。

また、周辺機器Ｐ４を、個別の制御装置の代りに、専用
の制御装置を経てバスに接続する。

さらに、プロセシングストアＭＳを、蓄積バスＧＢを経
て中央プロセッサＣＰＵに接続する。

従って、このストアは間接的にバスＢに接続されること
による。

この種のバス構造計算機システムにおいては、命令およ
びデータのバスを経て行なう転送をバス制御装置ＢＣＵ
を用いて制御する。

ＢＣＯＮはバス接続装置を示し、これは中央プロセッサ
ＣＰＵおよびバス８間の接続に好適である。

さらに、ＰＣはプログラムカウンタを示し、これはアド
レスＡＤＨをストアＭＳに供給することができる。

ストアから生ずる情報は、中央プロセッサのレジスタ５
ＩＯＨに現われる。

入力／出力命令の種類に依存して、５ＩＯＲを拡長レジ
スタまたは多数のレジスタとすることができる。

本発明によれば、中央プロセッサＣＰＵは制御手段ＢＩ
Ｏおよび蓄積手段ＣＲを含み、−例としてこれらをレジ
スタとして示した。

これら蓄積手段を、ストアの語記憶場所とすることがで
きる。

ＲＯＣは他のレジスタ手段を示す。

次に計算機システムの動作につき説明する。

先ず、本発明の理解を容易にするために、システムの簡
単さにつき説明する。

プログラムカウンタＰＣはストアＮＳのアドレスを含み
、このストアは入力／出力素＋ＳＩＯを情報として記憶
しているとする。

この情報は、ラインＤＡＴ１を経て中央プロセッサＣＰ
Ｕのレジスタ５ＩＯＨに達する。

この命令ＳＩＯを用いてレジスタ５ＩＯＨにより制御ス
トアＣ８のある記憶位置を割当てる。

次いで、制御ストアＣ８にはマイクロプログラム語ｍｐ
ｒｌが現われる。

この語ｍｐｒ１を制御手段ＢＩＯに供給する。

この命◆ＳＩＯで決まる制御ストアＣ８のアドレスをレ
ジスタＣＲに記憶する。

よって、どの程度まで演算が進行したかをチェックする
ことができる。

本発明によれば、この人力／出力演算からレジスタ５Ｉ
ＯＨに記憶されている入力出力演算のデータを使用して
、制御手段ＢＩＯ中のマイクロプログラム語ｍｐｒｌの
命令によって新に演算ステップＯＣ１を導出させ、この
新しい演算ステップは時間とは無関係でありかつ周辺機
器によって個別的に実行できるものとする。

このようにして形成された演算ステップをレジスタＲＯ
Ｃにおいて実施する。

このレジスタＲＯＣから、マイクロプログラム命＋ｍ
ｐ ｒ Ｏの命令に従って、バス接続装置ＢＣＯＮを経
て、さらにバスを経て対応する周辺機器制御装置へと、
この演算ステップを供給する。

この演算ステップをＣＰＵにおいて何等困難なこと無く
、実行することができる。

演算ステップを実行したときには、周辺装置制御装置か
らその情報が割込み要求手段ＩＭを経て中央プロセッサ
ＣＰＵに与えられる。

この情報伝達を、第１図に示すようにラインＩＮＴを経
て実施する。

このラインを経て中央プロセッサは割込み要求を認識す
る。

この割込み要求は２つの機能を有する。すなわち、１つ
は中央プロセッサにおける現在行なわれているプログラ
ムに割込みを行なうことであり、他の１つは、レジスタ
ＣＲを作動させることである。

これらの内容は、制御手段ＢＩＯ（例えば１ユニツトだ
け増大される）からのＩＮＴを基礎として、この命令と
関連する。

順次マイクロプログラム語ｍｐｒ２を制御ストアＣ８に
おいてアドレスすることができるということである。

この割込み要求が中央プロセッサで容認されると、割込
みが行なわれ、さらに、制御手段ＢＩＯにおいて、マイ
クロプログラム語ｍｐｒ２により、次の演算ステップＯ
Ｃ２が導出され、また、レジスタ５ＩＯＨにおいては、
入力／出力演算のデータにより、この演算ステップが行
なわれる。

この演算ステップはレジスタＲＯＣで行なわれかつ続い
てバスを経てデスパッチされる。

この手続は、入力／出力命令が分割されている独立のお
よび独立して実行できる演算ステップＯＣと同数の回数
だけ、繰返し行なわれる。

本発明による計算機システムの上述した如きセットアツ
プは本発明を実現するに必要な手段を含む。

入力／出力命令を分割して時間独立しておりかつ個別的
に実行できる演算ステップに関する要求を満足させる必
要がある演算ステップは、斯る入力／出力命令が指定す
る周辺機器の型および性質に依存する。

同一種類の他の場合に対する解決方法を見出すために役
立つ本発明を、上述した実施例を基礎として、説明する
ために以下簡単な実施例につき説明する。

入力／出力演算を演算ステップに適当に分割させるため
に重要である種々の概念は、以下の説明から明らかとな
る。

本例は磁気テープの如き中高速作動周辺機器上として周
辺機器としてのディスクストアのカテゴリーに関する。

さらに、これを選択する理由は、ディスクストアが斯る
バス構造計算機システムにおいて重要な蓄積手段を構成
するからである。

また、システムセットアツプがストアと直接接続を得る
（直接ストアアクセス）システムセットアツプのディス
クストアにつき説明を加えることは有益である。

この目的のため、システムバスＢおよび中高速作動周辺
機器の周辺機器制御装置間に、適応（アダプテイション
）装置を設ける。

本例では複数個の周辺機器制御装置に対して１個の適応
装置を共用として設けることもできる。

第２図は、斯るセットアツプを示す図である。

概略として完全なセットアツプの素子につき説明し、さ
らに第６，７，８および９図を参照してその詳細な説明
を行なう。

第２図に示す中央プロセッサＣＰＵの一般的なセットア
ツプは第１図にすでに示した通りである。

第２図に示すＢはシステムバスを示し、ＭＳは主または
プロセッシングストアを示し、これを接続装置ＧＢＯ、
スイッチング装置ＳＷおよび接続装置ＧＢＩを経て、シ
ステムバスＢに接続する。

本例ではストアＭＳを、多数の装置と同様に、中央プロ
セッサＣＰＵを経て、システムバスＢに接続する。

この接続を行なう理由は中央プロセッサＣＰＵが正規の
トラヒック期間中の、（中）高速作動周辺機器のいずれ
もが含ま減ないときに、ストアとデータの交換を行なう
からである。

バスＢはブランチＡ１およびＡ２を含み、これらブラン
チには適応装置Ｈ８Ａ１およＨ８Ａ２を接続する。

これら適応装置Ｈ８Ａ１およびＨ８Ａ２を経て、バスＢ
には周辺機器ＣＵｌｌ 。

ＣＵＩ２およびＣＵ２１ 、ＣＵ２２を夫々接続させる
。

これら制御装置によって、いわゆる高速作動周辺機器を
制御する。

すなわち、ＣＵＩ １により周辺機器ｐＨ１（本例では
ディスクストアとする）、Ｐ１１２およびＰ１１３を制
御する。

これらもディスクストアとする。

ＣＵＩ ２により周辺機器Ｐ１２１ 、Ｐ１２２および
Ｐ１２３を制御し、これらを例えば磁気テープ装置とす
ることができる。

さらに、他の入力および出力装置ＰＯＩ。ＰＯ２・・・
・・・ＰＯｉ例えばプリンタ、カード読取装置、カード
穿孔装置、キーボード、表示装置、通信回線等々および
これらと関連する制御装置をバスＢに接続する。

これら全ての装置ＰＯ１・・・・・・ＰＯｉは低速作動
周辺機器のカテゴリーに属する。

さらに、明らかなことであるが、例えば磁気テープ装置
の如き低速作動装置を含ませることができる（例えば磁
気カセットテープ装置）。

バスＢを経る前記周辺機器ＰＯＩ、ＰＯ２，・・・・・
・ＰＯｎおよび中央プロセッサＣＰＵ間の接続および、
ＣＰＵを経るストアＭＳとの接続を正規のバス輸送手続
に従って行なう。

本発明はこのような手続自体に関するものではないので
、これら手続については本発明の理解に必要でない限り
、ここでは詳述しない。

ストア接続ラインＧＢ２．ＧＢ３は（中）高速作動周辺
機器からデータを転送するのに重要である。

これら接続ラインは、スイッチング装置ＳＷを経て、ス
トアＭＳに適応装置Ｈ８ＡｌおよびＨ８Ａ２を接続させ
る。

例えばＨ８Ａ１の如き適応装置においては、前述した第
１および第２手段を多数のレジスタＲＭＳＡ、ＲＭＳＬ
、ＲＭＳＫ。

ＲＭＳＫＬおよび２個のカウンタＣＮＴｌおよびＣＮＴ
２の形態で設ける。

これら第１および第２手段の機能につき以下説明する。

例えば、本例ではＣＵＩ １の如き周辺機器制御装置に
おいては、多数のレジスタＲ１、Ｒ２、ＤＲＩおよびＤ
Ｒ２および比較装置■１の形態で設ける。

本実施例では、ディスクストアとすることができる周辺
機器には、入力レジスタＩＲ、アーム制御および変位測
定装置Ｍ、磁気へラドセレクタＫＳ、カウンタＣおよび
比較装置Ｖ２を含ませている。

これら構成成分の機能につき以下説明する。

上述したシステムのセ゛シトアップおよび機能につき説
明するために、テ゛イスクストアＰ１１１からの入力／
出力命令につき一例として説明する。

ＰｌｌｌおよびストアＭＳ間におけデータ転送を、スト
アバスＧＢ２、特に付加装置Ｈ８Ａ１において実行され
ている動作により行なう。

入力／出力命令（ＩＯ命令）を開始したとき、例えばス
トアＭＳから中央プロセッサＣＰＵのレジスタ５ＩＯＨ
に供給された命／！＋ＳＩＯが中央プロセッサＣＰＵか
ら供給する。

斯る命４＞Ｓ Ｉ Ｏは多数のデータを含む（第３図参
照）。

ＯＰＣは演算コードであり、このコードは周辺機器にお
いて読取、書込みまたは検索演算または操作を行なうか
どうかを指示する。

関連する周辺機器をＰＮで示す。部分ＡＰはアドレスを
示し、周辺機器ＰＮのこのアドレスにおいて、情報を読
取り、書込みまたは検索する。

ディスクストアの場合にはＡＰは、ディスクストアのシ
リンダ番号Ｃｎ、所望ディスク（ディスクサイド）の選
択用ヘッド番号Ｋｎおよびトラック上の要求されたセク
タＳｎのセクタ番号を含む。

ＩＯＲはアドレスを示し、ストアＭＳのこのアドレスに
おいて、読取または書込み演算（操作）を行なう必要が
ある。

ＩＯＬはストアＭＳの蓄積セクタの長さを表わし、この
長さにおいて、読取りおよび書込み演算を行なう必要が
ある（ストア保護）。

ＫＡはアドレスを示し、ストアＭＳのこのアドレスにお
いて、ディスクストアで実施されるべき検索演算（キー
検索演算）用の検索キーが存在する。

ＫＬはキーの長さ、例えばストアをキーが占有する位置
の個数を示す。

ＲＬは記録長を示し、ＤＬは記録体ＲＤＩ、ＲＤｉ（第
４図参照）中のデータの長さを示す。

次に動作を説明する。

フェーズ１：中央プロセッサはアドレスコードＰＮに含
まれているＨ８Ａｘが空いているかどうかを調べる。

空きということは、この適応装置が演算を未だ要求され
ていなかったことおよびこの演算が未だ終了していない
ことを意味する。

本例においては、適応装置Ｈ８Ａ１を質疑応答する。

この装置が空いていない場合には、中央プロセッサＣＰ
Ｕが待機リストに関連する要求を与えることを意味する
。

適応装置Ｈ８Ａ１が空いているとする。

この場合にはフェーズ２が行なわれる。

このフェーズの時間中に中央プロセッサＣＰＵは、バス
Ｂを経て、入力／出力命令から導出されたおよび未だ説
明していない手続に役立つ第１演算ステツプＯＣ１をデ
スパッチする。

この演算ステップＯＣ１はコードＰＮを含み、よって、
適応装置Ｈ８Ａ１を再び選択することができ、さらに、
要求針凌周辺機器Ｐ１１１を選択するとＷＦＣきもさら
にこの演算ステップＯＣ１は演算命令例えば゛検索″を
含む。

このことはディスクストアにおいて、シリンダＣｎを検
索することを意味する。

情報Ｃｎは、ディスクストアにおいて情報を読取り、書
込みまたは検索するアドレスの最上位位置である。

この演算ステップＯＣ１により、情報Ｃｎは転送を開始
する。

このことは、何ら特殊な演算を行なうことなしにこの情
報がＨ８Ａ１を経て制御装置ＣＵ１１に供給されること
を意味する。

ＣｎはレジスタＲ１に達し、次いで本例では周辺機器Ｐ
１１１のレジスタＩＲに達する（その理由はこの装置を
ＰＮによって選択しているからである）。

次いで、゛°検索″演算命◆が開始する。すなわち、装
置ＭがディスクストアＰ１１１のアームを動かす。

この“検索パ演算の期間中、Ｈ８Ａ１およびＣＵｌｌは
空いている。

ディスクストアＰ１１１において、アーム変位はＭで測
定し、その結果をカウンタＣに記憶させる。

比較装置ｖ２においては、カウンタＣの内容をＩＲの内
容と比較する。

この内容が一致する場合には、゛検索″演算は終了し、
゛準備″信号をライン１２を経てＣＵｌ １に供給する
。

次に、制御装置ＣＵＩＩは、中央プロセッサＣＰＵの注
意を割込み要求を介して引出す。

すなわち、これをＣＵｌ １からＣＰＵへの要求信号と
することができる。

その構成はシステムのバスでのバス手続に依存する。

このＬＪが中央プロセッサによって保証される場合には
、この中央プロセッサＣＰＵはＩＯ命令の第３フエーズ
を開始する。

本発明によれば、演算ステップＯＣ２を形成する。

このステップは、本例においては、２つの部分すなわち
０Ｃ２１および０Ｃ２２から戒る。

さらにこの０Ｃ２１はコードＰＮを含む。

さらに、選択演算命令が存在し、この命令は前記シリン
ダＣｎ上に位置するディスクストア中のセクタＳｎを選
択するためのものである。

従って、０Ｃ２１はこのセクタ番号と、さらに演算を単
位ディスクサーフェス当り実施する場合には、ヘッド番
号Ｋｎとを含む。

この演算ステップ０Ｃ２１のこの部分の前記選択演算命
令を実行する際に、これらデータを、ＰＮによる選択を
基礎として、Ｈ８Ａ１を経てＣＵｌｌに一種の透明の如
く供給する。

本例においては、ヘッド番号Ｋｎおよびセクタ番号Ｓｎ
はレジスタＲ２に達する。

ヘッド番号ＫｎをディスクストアＰ１１１に供給するこ
とによってヘッド選択をセレクタＫＳを経て行なう。

本例においては、Ｓｎを制御装置ＣＵ１１において、レ
ジスタＤＲＩを経て、比較装置■１に供給する。

番号Ｋｎを有するヘッドが読取操作を行なうディスクか
ら、セレクタ番号を本例ではＰｌｌｌからラインＤを経
て、ＣＵＩ １の比較装置■１に供給する。

この操作は５ｎ−１に達成するまで継続する。

ｖｌはライン１１を経てセクタ番号Ｓ ｎ−１がＤＲ２
に供給された瞬時に応答する。

時間的にみて、第１部分ＯＣ２と結合している前記演算
ステップ０Ｃ２２の第２部分が発生する。

このステップ０Ｃ２２は、ＰＮ−コード、演算命令読取
りまたは書込み、番号Ｓｎ（チェックの目的を有する）
およびストアからまたはストアＭＳへの転送に関する別
のデータを含む。

これらデータをＩＯＡおよびＩＯＬとする。

演算ステップ部分ＯＣ２２を、バスＢを経て好ましくは
０Ｃ２１のデスパッチの直後または直前に、ＣＰＵによ
ってディスパッチする。

セレクタ５ｎ−１を見出した瞬時から、制御装置ＣＵＩ
１を、読取または書込み演算（操作）の制御に対して
、待機させる。

適応装置Ｈ８Ａ１から制御装置ＣＵ１１へおよびディス
クストアＰ１１１へ読取りまたは書込み命令を供給する
。

ＳｎはレジスタＲ２またはＤＲｌに存在し、これをｖｌ
において、ラインＤを経て供給されるＳｎと比較する。

′セクタＳ ｎ−１＋ １＝ＳｎをＰｌｌｌにおいて達
成する場合には、混乱状態は発生しない。

その理由は、処理に関する全てのデータが存在するから
である。

上述した如く、ヘッド番号Ｋｎはすでに選択されている
。

さらに、演算ステップ部分０Ｃ２２を基礎としてデータ
ＩＯＡおよびＩＯＬを適応又は付加装置Ｈ８Ａ１におい
て取上げる。

データＩＯＡはレジスタＲＭＳＡに存在する。

すなわち、これは読取りまたは書込み演算を行なうべき
であるストアＭＳのストアアドレスＡである。

ＩＯＬはレジスタＲＭＳＬに存在する。

すなわち、これはアドレスＡから開始し、読取りまたは
書込み演算を行なうべきであるストア領域を指示する。

この読取りまたは書込み演算を制御装置ＣＵ１１で制御
する。

読取り演算の期間中、次の手続が行なわれる。

すなわち、制御装置ＣＵ１１はディスクストアから所望
の情報を読取る。

ディスクストアＰ１１１のラインＤから制御装置ＣＵ１
１１および適応装置Ｈ８Ａ１、ストアバスＧＢ２および
スイッチング装置ＳＷを経て、通過する。

従って、何らバッファリングは起らない。

適応装置Ｈ８Ａ１から、ストアバスＧＢ２に存在するラ
インＤ（実際には例えば９ビツトというデータパルスの
幅を有するラインのハンドル（ｈｕｎｄｌｅ））からの
情報にはアドレス情報が伴っている。

レジスタＲ８ＭＡはストアバスＧＢ２にアドレスＡを供
給し、ストアバスＧＢ２に存在するデータをストアに書
込みする。

さらに、適応装置Ｈ８Ａｌにおいては、次の手続が行な
われる。

ＲＭＳＡの内容をストアバスＧＢ２に供給するのみでな
くまたＡ＋１を計算するカウンタＣＮＴ１にも供給する
。

従って、アドレスＡは１アドレス単位だけ増大する。

従ってＰｌｌｌにおいて読取るべきデータの次の転送に
対する新しいアドレスを直接中に入れることができる。

さらに、レジスタＲＭＳＬの内容りをカウンタＣＮＴ２
に転送する。

このカウンタにおいて、Ｌｌを計算する。

すなわち、１単位だけ減少させる。

カウンタＣＮＴ１およびＣＮＴ２の内容をこのように１
単位だけ増大および減少させることは、各順次のストア
アドレスに対して行なわれる。

従って、ストアアドレスデータおよびストア領域の長さ
は常に完全に更新されるが、この更新を付加装置Ｈ８Ａ
ｌにおいて行なうことができる。

ディスクストアＰ１１１およびストア間の転送を、カウ
ンタＣＮＴ２において、Ｌ−ｉ＝Ｌ Ｌ＝Ｏなる値が
発生するまで何ら妨害を受けることなく続行させること
ができる。

次いで、この転送手続は停止される。

この妨害を受けない転送は本システムにおいては、バッ
ファリングなしに確実に行なうことができる。

ただし、ストアの速度が十分であって中央プロセッサＣ
ＰＵ、付加装置Ｈ８Ａ１゜Ｈ８Ａ２ 、・・・・・・に
よって必要に応じてストアとアクセスを要求することが
できる場合に限られる。

関連するアクセスの要求はスイッチング装置ＳＷによっ
て正しい方法でストアＭＳに許される。

ストア、例えばＩＣストアは容易に高速作動できるので
、所定のＨ８Ａによるアクセスに対する順次の要求間に
おいて、十分な時間があり、１個以上の他のＨ８Ａおよ
びＣＰＵによる要求をも処理することができる。

ディスクストアＰ１１１において、書込み演算（操作）
を実施する場合には、その手段は読取演算（操作）の場
合につき説明した手続と同一であるが、相違点は、付加
装置Ｈ８Ａ１がストアＭＳに読取り要求を与えることで
ある。

これら読取り要求には順次読取要求に対するアドレスデ
ータＡおよびＡｌｌが付されている。

ＭＳから読み取られた情報を、ＳＷおよびＧＢ２を経て
、付加装置Ｈ８Ａ１により制御装置ＣＵ１１へ供給し、
さらにデータラインＤを経てＰｌｌｌに書込む。

これを、見出されたシリンダＣｎ、選択されたヘッドＫ
ｎおよび検索されたセクタＳｎから成るアドレスＡＰで
行なう。

上述した如く、入力／出力命令を２つの別個の演算ステ
ップＯＣ１およびＯＣ２へ分割することによって、本発
明の目的を達成することができる。

これら演算ステップＯＣ１およびＯＣ２は互いに時間的
に関係を有しない。

すなわち、シリンダ番号を見出したとき、次の演算ステ
ップ０Ｃ２（これ自体０Ｃ２１および０Ｃ２２とから成
る）を実施するまで、限界のない待ち時間が生ずる。

さらに、各演算ステップＯＣ１およびＯＣ２を別個に実
行できること明らかである。

周辺機器制御装置は周辺機器を始動させ、その演算命令
を中央プロセッサＣＰＵによる割込みが行なわれること
なく、独立して実行することができる。

このように、入力／出力命令を調べて独立して実行でき
るおよび時間依存演算ステップへの分割をどの程度およ
びどこで行なうことができるかを確立させる。

以下、上述した実施例と関連したいわゆるキー検索命令
につきディスクストアに関する入力／出力命令とじて説
明する。

すでに説明したように、付加装置Ｈ８Ａｌはこのキー検
索命令に関するレジスタＲＭＳＫＡおよびＲＭＳＫＬを
含む。

ディスクストアＰ１１１のセクタＳｉを多数のレコード
に分割する。

各レコードはいわゆるキー、おそらくは名前の付されて
いない部分およびデータ部分を含むことができる。

これらを第３図に示す。

ＳｉはレコードＲＤ１ 。ＲＤ ２ 、・・・・・・を
含む。

各レコードＲＤｉはキーＫｉを含み、それ自体は長さＫ
Ｌおよび長さＤＬを有するデータ部分（おそらくは名前
の付されていない部分を含むこともある）を有する。

キー検索命令を本発明計算機システムにおいては、次の
ようにして行なう。

すなわち、命令すなわち演算ステップＯＣ１および演算
ステップ０Ｃ２１の開始はディスクストアにおける上述
した如き読取り／書込み演算の場合と同じである。

このことは、セクタＳｎを見出すまで良好な状態にある
。

これはフェーズ３である。キー検索手段の特定な部分は
演算ステップ部分０Ｃ２２（上述した説明を参照）に含
まれる。

この演算ステップ部分は、キー検索命令、Ｓｎ、ＩＯＡ
、ＩＯＬ、ＫＡ。

ＫＬ、ＤＬ、ＲＬを含む。

これら後者の組合わせデータの意味については、すでに
説明をした（特に第３図参照）。

データＩＯＡ、ＩＯＬ、ＫＡおよびＫＬを手続によりバ
スＢを経てレジスタＲＭＳＡ、ＲＭＳＬ。

ＲＭＳＫＡおよびＲＭＳＫＬに置く。

データＳｎ、ＤＬおよびＲＬは制御装置ＣＵ１１に達す
る。

キー検索命令は、付加装置Ｈ８ＡｌによってストアＭＳ
に対するストアの要求となる。

付加装置Ｈ８Ａ１のレジスタＲＭＳＫＡから始めてアド
レスＫＡにおいてキーにのデータパルスの幅と等しい幅
を有する第１部分（例えば、１文字または記号）を取り
出してこれを付加装置Ｈ８Ａ１により制御装置ＣＵ１１
へ供給する。

この付加装置はこの情報に関しては透明である。

この情報はレジスタＤＲ１に達する。

同時に、このキー検索命令によって割当てられたセクタ
ＳｎのディスクストアＰ１１１から、キーにの第１位置
（例えば、１文字または記号）を確実に読取り終わらせ
ることができる。

これをＣＵｌｌのレジスタＤＲ２におく。

上述した例では、他の装置として称せられた比較装置■
１において、比較を行なう。

両者が一致する場合には、ライン１１に存在する信号は
（図示せず一定のままである。

続いて、キーにの第２位置を比較のために生じさせる。

ストアＭＳにおけるアドレッシングを付加装置Ｈ８Ａ１
によって再び行なう。

この目的のため（こカウンタＣＮＴｌおよびＣＮＴ２を
設ける。

カウンタＣＮＴｌにおいては、レジスタＲＭＳＫＡの内
容を１だけ増大させ、カウンタＣＮＴ２においてはレジ
スタＲＭＳＫＬの内容を１だけ減少させる。

新しいストアアドレスをカウンタＣＮＴ１によってスト
アＭＳに供給する。

このカウンタＣＮＴ２において、キーの残りの長さを記
憶する。

これらデータを使用することにより、キーの第２部分を
ストアＭＳから取り出してレジスタＤＲＩに置く。

この第２キ一部分を制御装置ＣＵ１１によってディスク
ストアＰ１１１から読取ってレジスタＤＲ２に書込んだ
ときに、再度比較が行なわれる等々である。

ストアＭＳおよびディスクストアＰ１１１からの両者の
キ一部分が不一致であると検出した場合には、次の手続
が行なわれる。

すなわち、ストアＭＳのアドレスＫＡにおけるキーＫを
再びキーすなわち、ディスクストアＰ１１１のセクタＳ
ｎから次の記録のキーと比較する必要がある。

この目的のため、ストアＭＳのアドレスＫＡから開始し
て、キーを適応装置Ｈ８Ａｌから再び最初から取り出す
必要がある。

この目的のため、このアドレスＡＫを尚も記憶している
適応装置Ｈ８Ａ１におけるレジスタＲＭＳＫＡの内容を
使用する。

同様に、キー長ＫＬをＨ８Ａ１のレジスタＲＭＳＫＬに
なお記録する。

これらデータを利用してカウンタＣＮＴ１およびＣＮＴ
２に再び使用することができる。

これらカウンタにおいてキーの次の部分のために１だけ
増大および減少させることができる。

この再負荷手続を、ストアＭＳのキーにおよびディスク
ストアＰ１１１から読取ったセクタＳｎからのキーが完
全に一致していることが見出されている限り、繰返して
行なうことができる。

ディスクストアＰ１１１において、次のキーを有するレ
コードを開始させるかどうか決めるために、レコードＲ
Ｄｉの残りの長さをディスクストアＣＵ１１中で更新さ
せる。

従って、検索を行なうセクタＳｎの次のキーを開始させ
るかどうかを確立させるこトカできる。

ＲＬ、 レコードＲＤｉの長さに関する前記更新を、
データＲＬを置いたディスクストアＣＵ１１中の図示し
ていないカウンタを用いて簡単に行なうことができる。

その後に続く文字または記号に関してＲＬの内容を■だ
け減少させる。

不一致であることが見出された後には、零を通過するま
で減少が続く。

このことは、そのキーの調査に関する次のレコードを利
用できることを示す。

このとき再び、ディスクストアの（図示していない）ス
トアによって、前記カウンタにデータＲＬを置く。

ストアＭＳから生じたキーとディスクストアＰ１１１か
ら読取ったキーとが一致する場合には、前記キーと関連
する情報をディスクキーからストアＭＳへ書込むことが
できる。

この書込みをすでに説明したように、ディスクストアＰ
１１１からストアＭＳへのデータの読取りと同じように
して行なう。

レコードＲＤｉにおけるデータ長ＤＬに関する情報によ
って、レコードＲＤｉのこれらデータのみを確実に転送
させる。

情報ＲＬの場合と同様に図示していないカウンタを情報
ＤＬのためにディスクストアＣＵ１１に設ける。

この値ＤＬをこのカウンタにおいて順次減少させてやる
。

本発明は上述した実施例のみに限定されるものではない
。

上述した実施例の範囲内においても、ディスクストアＰ
１１１に接続した適応装置Ｈ８Ａおよびこれと関連する
制御装置ＣＵＩＩを使用することにより、種々の変更が
可能である。

すでに説明した通り、制御装置ＣＵ１１１で複数個のデ
ィスクストアＰ１１２等々を制御することができる。

その場合には、制御装置ＣＵ１１には、対応する個数の
追加のレジスタを設けて、これらに所要のデータを記憶
させる必要がある。

その理由は、演算ステップを種々の周辺機器において同
時に行なうことができるからであり、そのために、ＣＵ
によって任意の瞬時にその制御を行なうことができるよ
うにすることが必要である。

しかし、このとき、１個の周辺機器に対する場合よりも
多くはない。

以下、これにつき詳細に説明する。１個の適応装置Ｈ８
Ａを１個以上の制御装置ＣＵに対して設けることができ
る。

実際に、適応装置Ｈ８Ａを制御しつつ、ストアＭＳから
またはストアＭＳへのデータ転送が行なわれる瞬時に、
この適応装置は、対応する周辺機器に対してのみ作動す
る。

この転送が終了したとき適応装置Ｈ８ＡはストアＭＳお
よびこれと接続させた他の制御装置ＣＵ間の転送に役立
つ。

同一の適応Ｈ８Ａと結合させた種々の制御装置ＣＵは、
第２図に示すものと同一のＨ８Ａ１に対するストアＧＢ
２およびＨ８Ａ２に対するＧＢ３を利用している。

本発明の範囲をさらに明確にするために、次に本発明に
よる入力／出力演算を多数の演算ステップに分割するた
めの実施例につき説明する。

多シリンダ命／＋：単−命令はディスクストアの多数の
シリンダに対する情・報の読取り／書込みに役立つ。

その場合には、上述した演算ステップＯＣ１および０Ｃ
２（ＯＣ２１および０Ｃ２２に分割される）が要求され
るシリンダの個数と同じ回数だけ発生する。

多シリンダ読取り／書込み命令をｎＸ２演算ステツプに
分割し、これら各ステップを時間に無関係に独立して実
行できるようにする。

誤り検索命◆：例えば、誤りはシリンダの位置決めに生
ずる。

この誤りはドリフトすなわちシリンダＣｎからＣｎ−１
への位置ドリフトによって生ずる。

例えば、セクタ番号の検索の期間中、何かが誤りである
と検出する。

すなわちＣｎが最早正しくないとする。

このとき、中央プロセッサＣＰＵから発生した誤り命令
を割込ませる。

その場合、この命令は２つの演算ステップから成る。

すなわち、一方のステップは演算命◆゛位置決めアーム
の開始位置に戻れ″を含む。

他方のステップは命◆゛再びシリンダを検索せよ″を含
む。

このように入力／出力命令を入力／出力誤り補正命令に
よって拡張される。

従って、演算ステップへの分割は実際の演算ステップの
個数まで行なわれる。

プログラムローディング命◆：例えば、本発明による計
算機システムのディスクストアからストアへプログラム
をローディングする際、命令を多数の演算ステップに分
割させることができる。

これら各ステップは十分大であって、ディスクストアの
各位置に記憶されている全プログラムセクションを取り
出すことができる。

各プログラムセクションに関して、演算ステップが存在
する（これらステップに同一種類のものである。

すなわち、各ステップはディスクストアまたはこれに類
似するものにつき上述したような演算ステップＯＣ１お
よびＯＣ２から成る）。

各ステップは相互に時間的関係はなく、かつこれらを別
個に独立して実行することができる。

次に、本発明による計算機システムのさらに詳細な実施
例につき説明する。

第５図は第６，７゜８および９図との関係を示す図で、
この関係は第１図および第２図においても見出され得る
ものである。

第６図はストアＭＳとスイッチング装置ＳＷとの関係を
詳細に示すブロック線図であり、本発明の理解に供する
ものである。

ストアＭＳはアドレスレジストレーション デコーディ
ング装置ＡＤＲＲを含み、そのＡＮＤ機能ゲートＥ１．
Ｈ２゜Ｈ３によって、ストアアドレスＡＤＨを記憶語を
選択する信号に変換させる。

データの読取りまたは書込みには、データ人力／出力レ
ジスフＤＡＴＲを利用する。

ストアＭＳを任意の種類のストアとすることができる。

すなわち、計算機システム用のプロセシングストア例え
ば磁気コアストア、ＩＣストアまたはこれらの結合した
もの等々を使用することができる。

スイッチング装置ＳＷを用いて、３個のストア接続装置
すなわちストアバスＧＢ１゜ＧＢ２．ＧＢ３のうちの１
個を、その都度ストアバスＧＢＯを経てストアバスＧＢ
Ｉ 、ＧＢ２ 。

ＧＢ３のうちの１個を、その都度ストアバスＧＢＯを経
て、ストアＭＳに接続させることができる。

ストアバスＧＢＩの他端を第７図に示す中央プロセッサ
ＣＰＵに接続し、このバスには一群のデータラインＤＡ
Ｔ １、一群のアドレスラインＡＤＲＩおよび要求（リ
クエスト）ラインＲＥＱＩを設ける。

ストアバスＧＢ２をスイッチング装置ＳＷに接続するの
みではなくまた第８図に示す適応装置Ｈ８Ａ１にも接続
させる。

また、このバスには一群のデータラインＤＡＴ２、一群
のアドレスラインＡＤＲ２および要求ラインＲＥＱ２を
設ける。

同様に、ストアバスＧＢ３を、スイッチングＳＷおよび
第２図に示す第２適応装置Ｈ８Ａ２間に接続させる。

このバスは一群のデータラインＤＡＴ３、アドレスライ
ンＡＤＲ３および要求ラインＲＥＱ３を含む。

スイッチング装置にはＡＮＤ機能ゲートＥｌ 、Ｈ２・
・・・・・Ｈ９を設ける。

複数個のライン（例えば、ＤＡＴライン群）を含むどの
接続装置が存在しようとも、これに接続させたゲートは
実際には多重構造を有する。

このことは一群のラインの各ラインに対して対応するＡ
ＮＤ機能を実施することができることを意味する。

要求ＲＥＱＩ 、ＲＥＱ２およびＲＥＱ３を要求セクタ
ＲＥＱに供給する。

これは走査装置であり、これによってＲＥＱラインを順
次走査する。

要求を優先装置における優先順位を基礎として選択する
ことができる。

本発明によるシステムにおいては、アクセス要求を処理
する際のストアＭＳの演算速度は十分速くて、新しい要
求ＲＥＱ２および／またはＲＥＱ３が到来する前に３個
全ての要求ＲＥＱＬＲＥＱ／’２およびＲＥＱ３を処理
できる。

従って、これら要求に対しては待ち時間がない。

走査サイクルの期間中、中央プロセゝ２すから複数個の
要求ＲＥＱＩが生ずる場合には、例えば要求ＲＥＱ２お
よび／またはＲＥＱ３同時に゛存在する場合には、これ
ら要求に対して待ち時間が生ずる。

しかしながら、ＲＥＱＩに対する待ち時間は煩わしいも
のではない。

その理由は、中央プロセッサにおいて、これら要求をバ
ッファさせることができるからである。

要求ＲＥＱＩが許されると、ＡＮＤ機能ゲートＥｌ、Ｈ
４およびＨ５がセレクタＲＥＱＳによって待ち状態とさ
れる。

要求ＲＥＱ２が認められると、ＡＮＤ機能ゲートＥ２．
Ｈ６およびＨ７がＲＥＱＳによって待ち状態とされる。

同様に、ＲＥＱ３を認めた場合にはＡＮＤ機能ゲートＥ
３ 、Ｈ８およびＣ９を待機状態とする。

このようにしてアドレスＡＤＲ１を、ＡＮＤ機能機能ゲ
ート型１て、またはアドレスＡＤＲ２をゲートＥ２を経
て或いはアドレスＡＤＲ３をゲートＥ３を経て、アドレ
スレジスタＡＤＲＲに供給することができる。

同様に、ＲＥＱｌを認めた場合には、データＤＡＴ１を
、ＡＮＤ機能ゲートＥ４（読取）またはＡＮＤ機能ゲー
トＥ５（書込）を経て、ストアレジスタＤＡＴＨに、供
給することができる。

従って、ストアバスＧＢ１をスイッチング装置ＳＷを経
てストアバスＧＢＯに接続する。

ＲＥＱ２が認められると、データＤＡＴ２がＡＮＤ機能
ゲートＥ６（書込）を経て、またＡＮＤ機能ゲートＥ７
（読取）を経てレジスタＤＡＴＨに供給される。

最後に、ＲＥＱ３が認められると、データＤＡＴ３が、
ＡＮＤ機能ゲートＥ８（書込）またはＡＮＤ機能ゲート
Ｅ９ （読取）を経て、レジスタＤＡＴＲに供給される
。

認められた要求を、ＯＲ接続装置を経て、ストアＭＳに
供給されるので、このストアが作動を開始する。

ストアＭＳにおける読取りまたは書込み命令を本例では
一群のアドレスラインＡＤＲ１，ＡＤＲ２またはＡＤＲ
３に含むとする。

ＡＤＲＲにおけるデコーディングによって対応するＲ／
Ｗ命令が発生される（第６図におけるＡＤＲＲを参照）
。

第７図は中央プロセッサＣＰＵのセクションを示し、こ
れは本発明の一部分を構成するものである。

ＰＣはプログラムカウンタであって、アドレスＡＤＲ１
を発生する。

このアドレスは、プログラムの実行に必要とされるスト
アＭＳ中の語を割当てる。

本例では中央プロセッサＣＰＵの制御ストアＣ８中に記
憶されているマイクロプログラムによって供給される要
求ＲＥＱ１の場合には、アドレスＡＤＲ１はストアＭＳ
から命令を要求する。

この命令は、一群のラインＤＡＴ１を経て、中央プロセ
ッサＣＰＵに到達し、これをレジスタ５ＩＯＲに置く。

本発明の場合には、入力／出力命令が関係するとする。

開始人力／出力レジスタと称せられるレジスタ５ＩＯＲ
は、この場合演算コードＯＰＣを形成する入力／出力素
＋５ＩＯ（第３図参照）を実行することを要求するデー
タを含む。

この装置の他のセットアツプにつき考えよう。

このレジスタ５ＩＯＨにおいては、ＰＮコードを２の部
分に分離させる：Ｈ８Ａ、このビットはＨ８Ａｌまたは
Ｈ８Ａ２を命令に含ませるかどうかを指示する。

このビットをＤＥＴＩにおいて認識する。従って、ライ
ンＨ８ＡｌまたはラインＨ８Ａ２のいずれかが１−信号
をキャリーする。

ＰＮの部分ＣＵＰは■０プロセスに含まれる周辺機器制
御装置ＣＵｉｊおよび周辺機器Ｐｉｊｍを示す。

符号ＡＰは周辺機器Ｐｉｊｍ中のアドレスであって、本
例ではこれを３つの部分に分離させる。

すなわちＣｎ（シリンダ番号）、Ｋｎ（ヘッド番号）お
よびＳｎ（セクタ番号）に分離させる。

この切離は、この場合には、例えばディスクストアを周
辺機器として使用することに主として依存する。

これは本発明による入力／出力命令の演算ステップ分割
を行なう際における、適切な基礎を構成する。

最後に、また部分ＩＯＡおよびＩＯＬが存在する。

（キー検索手続は本例では取扱わない）。

命◆ＳＩＯを実行している期間は、中央プロセッサＣＰ
Ｕにおいて３つのフェーズを完了する。

本発明によれば、２および３フエーズを処理している期
間中、マイクロプログラムすなわちこの場合にはマイク
ロプログラムステップｍｐｒｌおよびｍｐｒ２によって
示めされるマイクロプログラムの制御によって演算ステ
ップＯＣＩ 、ＯＣ２を形成する。

これら演算ステップは個別的なかつ独立して実行できる
演算ステップとして順次現われるが、これらステップは
レジスタＲＯＣに存在し、それからバス接続装置ＢＣＯ
Ｎを経てバスＢに供給されてデスパッチされる。

バスＢを経るデスパッチを、バス制御装置ＥＣＵによっ
て制御されるデスパッチ手続に従って行なう。

この制御はマイクロペログラムステップｍｐｒｏによっ
て指令される。

計算機システムにおいてバスを経るデスパッチおよび受
信手続はこれまでも既知であって、ここではその詳細な
説明を省略する。

さらに中央プロセッサＣＰＵの図示の部分にＡＮＤ機能
ゲートＥ１０．Ｅｌｌ・・・・・・・・・Ｅｌ９を含み
、これらを相互接続して前記制御手段ＢＩＯを構成する
。

Ｈ２０・・・・・・Ｈ２４はＡＮＤ機能ゲートである。

レジスタＣＲを再び図示しておく（第１図参照）。

レジスタ５ＩＯＨには、データ転送をストアＭＳおよび
高速作動型の周辺機器間において行なうべきことを指示
する命◆ＯＲＣが存在するとする。

このＤＰＣコードはＡＮＤゲートＥ２０を経て制御スト
アＣ８に供給されて一連のマイクロプログラムステップ
の第１番目のステップｍｐｒ１を指示する。

このアドレスコードをＣＲに記憶する。５ＩＯＲのＨ８
ＡコードはラインＨ８Ａ１またはＨ８Ａ２に１−信号を
生じ、このため、一方の適応装置を選択することができ
る。

選択されたＨ８Ａが空いている場合には、これは占有さ
れる（第８図参照）。

Ｈ８Ａ１を選択した場合には空信号がＡＮＤ機能ゲー１
−Ｈ２１を経て、中央プロセッサＣＰＵに供給され、Ｈ
８Ａ２を選択した場合にはＡＮＤ機能ゲー）Ｈ２２を経
てＣＰＵに供給される。

この手続はフユーズ１である。

従って、ＡＮＤゲートＥ１０ 、Ｅｌｌが待機状態とさ
れ、ＯＰＬコードはＡＮＤ機能ゲートＥ２０を経て、Ｃ
８に供給される。

よって、マイクロプログラムステップｍｐｒｌが作動さ
れ、ＡＮＤ機能ゲーｈＥ１０．Ｅｌｌが開き、コードＣ
ＵＰ並びに値ＣｎがレジスタＲＯＣ（第２フエーズ）に
供給される。

これらＣＵＰおよびＣｎは第１演算ステツプＯＣ１のエ
レメントを構成する。

マイクロプログラムステップ’ｍｐｒｌはこれらにゼネ
ラルコードＯＣを追加させてこれが演算ステップである
ことを指示し、かつ命令５ＥＥＫを追加させる。

続いて、マイクロプログラムステップｍｐｒｏが生じて
、これにより、バス制御装置ＢＣＵがパスコネククＢＣ
ＯＮを経てバスに演算ステップＯＣ１を確実に供給させ
ることができるようにし、しかも確実にデスパッチを行
なわせるようにすることができる。

次にＯＣｌを完了される場合につき、第８図および第９
図を参照して説明する。

選択要求Ｈ８ＡｌおよびＨ８Ａ２の期間に対応する適応
装置をすでに占有していることが判明した場合には、ゲ
ートＥ２１およびＴ２２に閉成状態にある、しかしなが
ら、ＰＨ８ＡＩまたはＦＨ８Ａ２が空いていないという
〇−信号のために、ＡＮＤ機能ゲートＥ２３またはＨ２
４は、インバータＩＮＶを経て開とされる。

このようなゲート出力端子には信号が生じ、このためＳ
ＩＯ命令がレジスタ５ＩＯＨの待ちライン上に置かれる
。

ＯＣＩを完了すると、割込み要求ＩＮＴが中央プロセッ
サＣＰＵに供給される。

この中央プロセッサにおいてはこれまでも既知である割
込み手段（図示せず）を用いて、この割込み要求ＩＮＴ
の処理を行なう。

この要求と同時に、ＣＲの内容を装置Ｚで変更させてＣ
８においてマイクロプログラム語ｍ ｐ ｒ ２を選択
できるようにする。

その結果、ステップｍｐｒ２をＣ８においてマイクロプ
ログラムによって生じさせる（第３フエーズ）。

ｍｐｒ２はＡＮＤ機能ゲートＥ１２〜Ｅ１４を開き、そ
の結果符号ＣＵＰおよび値ＫｎまたはＳｎがレジスタＲ
ＯＣに供給される。

このため、符号ＯＣまたは命令ＳＥＬをｍｐｒ２によっ
てこれに追加させること以外にも第２演算ステツプＯＣ
２の部分０Ｃ２１を生じさせる。

この後に他のマイクロプログラムｍ ｐ ｒ ｏが来る
。

このマイクロプログラムはバスＢを経るデスパッチを指
示する。

また、マイクロプログラムステップ’ｍ ｐ ｒ ２は
演算ステップＯＣ２の部分０Ｃ２２を形成させる。

０Ｃ２２をレジスタＲＯＣにおいて形成する：ＡＮＤ機
能ゲートを経て、ＯＰＣの対応する部分をレジスタ５Ｉ
ＯＲから転送する。

すなわち、命＋Ｒ／Ｗであり、これはＲＯＣに対する読
取または書込み（キー検索は説明しない）命令である。

さらにＡＮＤ機能ゲートＥｌ ５ 、Ｈ１６，Ｅｌ ７
およびＥｌ８を開いてデータＣＵＰ 、Ｓｎ 、ＩＯＡ
およびＩＯＬをレジスタＲＯＣに置く。

再びマイクロプログラムステップｍｐｒＱが現われよっ
て、バスＢのバス接続コネクタＢＣＯＮを経て０Ｃ２２
のデスパッチを開始させる。

また０Ｃ２２を０Ｃ２１の前に開始させる。

また、０Ｃ２２を０Ｃ２１の前にバスを経て転送させる
ことができる。

次いでＣＰＵのタスクを完了させ、およびデータ転送プ
ロセスの実行を完全に独立して行なわせる。

この目的のため第８図および第９図を参照して説明する
。

第８図は適応装置Ｈ８Ａ１を詳細に示すブロック図であ
り、これをシステムバスＢ１ストアバスＧＢ２および周
辺機器制御装置ＣＵ１１およびＣＵｌ２に接続した場合
を示す。

第６図を参照して既に説明したように、Ｈ８Ａ１ライン
Ｈ８Ａ１ によって選択する。

Ｈ８Ａｌが空いている場合には、先ず、ラインＦＨ８Ａ
Ｉには空信号（１−信号）が生じ、この信号によってマ
イクロプログラムステップの実行を可能とする（第７図
についての説明を参照）。

この空信号ＦＨ８ＡＩはＨ８Ａ１のフリップフロップＦ
Ｆから生ずる。

このフリップフロップは、ラインＨ８Ａ１に選択信号が
到達したとき、セットされ、その出力（図において右側
）にはＯ−信号を受信する。

その結果、ラインＦＨ８Ａ１はＯ信号をキャリーする。

これはおそらくはある遅延後にすなわち前記マイクロプ
ログラムステップをすでに開始させた後に、行なう。

このようにしてＨ８Ａ１は占有され、さらに、ラインＨ
８Ａ１における新して選択要求は再び認められることは
ない：ＡＮＤ機能ゲートＥ２１はＦＨ８Ａ１の〇−信号
によって閉成される。

さらに、Ｈ８Ａ１はＡＮＤ機能ゲートＥ２５ 、Ｂ２６
・・・・・・Ｂ３０、検出器ＤＥＴ２、レジスタＲＭＳ
Ａ、ＲＭＳＬ、ＲＭＳＫＡ、ＲＭＳＫＬ（セットにおい
て゛°スクラッチ′”と称せられる）およびカウンタＣ
ＮＴ１．ＣＮＴ２を含む。

ラインＨ８Ａｌを経て、Ｈ８Ａｌを選択した場合には、
ＡＮＤ機能ゲートＥ２５・・・・・・Ｂ３０は待機状態
となる。

このとき、第１演算ステツプＯＣ１が、ＣＰＵによって
、バスＢを経て供給されると、このステップはＨ８Ａｌ
においてさえぎられる。

ＡＮＤゲートＥ２５は、バスＢに存在するＯＰＣ符号を
通過させる。

すなわち、ＯＣＬに対して命令を求める。この命令を制
御装置ＣＵ１１およびＣＵｌ２（第９図参照）に転送さ
せる。

同様に、ＡＮＤ機能ゲートＥ２６は、周辺機器制御装置
のアドレスおよびこれと関連する周辺機器のアドレスＣ
ＵＰを通過させる。

これはＣＵｌ １およびＣＵｌ２に供給される。

さらに、ＡＮＤ機能ゲートＥ２７およびＢ２８はＣｎ（
シリンダ番号）を通過させる。

これは、このとき、Ｂ２７の入力端子には検出器ＤＥＴ
２から生じたト信号が現われるからである。

従って、Ｈ８Ａ１によってこれに結合させた制御装置に
演算ステップＯＣ１が透明な状態として供給される。

この制御装置およびこれと関連する周辺機器においてＯ
ＣＬを完了したとき、Ｈ８Ａ１は割込み要求ＩＮＴをＣ
ＰＵに供給する。

このとき、演算ステラフ部分０Ｃ２１をシステムバスＢ
を経て供給し、かつ、Ｈ８Ａｌを再度選択する場合には
、再びゲートＥ２５・・・・・・Ｂ３０を待機状態とす
る。

Ｂ２５を経て、ＯＰＣ符号ＳＥＬをＣＵｌｌ。

ＣＵｌ２に供給する。

また、ゲー）Ｂ２６を経てＣＵＰアドレスを通過させる
。

ゲートＥ２７およびゲートＥ２８はデータＫｎおよびＳ
ｎを通過させる。

これが可能である理由は、この状態ではドツトを付され
かつＤＥ１２から発生するＢ２７の入力が１−信号をキ
ャリーするからである。

従って、演算ステップ部分０Ｃ２１が、透明の如くＨ８
Ａ１に供給される。

次いで演算ステップ部分０Ｃ２２をバスを経てデスパッ
チさせ、Ｈ８Ａ１を再び選択し、ゲー１−Ｅ２５・・・
・・・Ｂ３０を再び待機状態とする。

Ｂ２５はＯＰＣ符号、今度はＲ／Ｗ符号を通過させる。

検出器ＤＥＴ ２において、この符号を認識しＤＥＴ２
の出力の〇−信号を１−信号に変換させる。

Ｂ２７のドツトが付された入力（このドツトは供給され
た信号の反転を示す）は、最早１−信号をキャリーシな
いが、〇−信号をキャリーする。

ざらにＤＥＴ２に接続させたＡＮＤ機能ゲー）Ｂ２９お
よびＢ３０の入力は１−信号をキャリーする。

再びＡＮＤ機能ゲートＥ２６はＣＵＰ符号を通過させる
。

ゲートＥ２７は閉成されたままであり、ゲートＥ２８は
もう一度セクタ番号Ｓｎを通過させる。

ゲートＥ２９を経て、情報ＩＯＬすなわちストア領域の
長さを表わす情報をレジスタＲＭＳＬを経て、供給する
。

ゲート３０を経てストア開始アドレス情報ＩＯＡをレジ
スタＲＭＳＡに供給する。

キー検索命令が含まれている場合には、レジスタＲＭＳ
ＫＡおよびＲＭＳＫＬはキーデータ（アドレスおよび長
さ）でみたされる。

しかしながら、本例においては、これにつき説明を与え
ない。

データを転送する場合には、周辺機器からの要求ＲＥＱ
２をＨＡＳ １に供給する。

この要求を、ストアバスＧＢ２を経て、スイッチング装
置ＳＷ（第６図参照）に通過させる。

このバスＧＢ２には、レジスタＲ８ＭＡからのデータＤ
ＡＴ ２およびアドレスＡＤＲ２が存在する。

要求ＲＥＱ２の影響を受けて、Ｈ８Ａ１においては、次
の現象が生ずる。

すなわち、カウンタＣＮＴ１を指定してその内容を増大
させる。

すなわち、ＲＭＳ Ａから生ずる値ＩＯＡを１単だけ増
大させる。

その結果、次の要求ＲＥＱ２に対するアドレスが準備さ
れる。

これはＩＯＡ＋１（＝ＡＤＲ２）である。

同様に、カウンタＣＮＴ２をＲＥＱ２によって要求して
その計数値を減少させる。

すなわち、ＲＭＳＬから生ずる値ＩＯＬを１だけ減少さ
せるｌ０Ｌ−１とする。

この計数増しおよび計数減しをカウンタＣＮＴｌにおい
てＡＤＲ２に関する値ＩＯＡ＋ＩＯＬに達しかっカウン
タＣＮＴ ２ ニおイテ値ｌ０Ｌ−■０Ｌ＝０とナルま
で、各折しい要求ＲＥＱ２に対して、実施する。

カウンタＣＮＴ２が位置０に達したとき、■−信号がラ
インＨＴに現われる。

従って、転送が停止する。ＨＴのこの１−信号を用いて
、フリップフロップＦＦをリセットさせる。

従ってＨ８Ａ１が再度空状態となる。

このＨＴ信号を割込情報としてＣＰＵに再び供給して入
力／出力命令を完了させるように指示する。

第９図は、本発明によるセットアツプの観点から構成し
た周辺機器制御装置ＣＵ１１および周辺機器Ｐ１１１を
詳細に示すブロック図である。

ＣＵｌｌはＡＮＤ機能ゲートＥ３１．Ｒ３２゜Ｒ３３、
Ｒ３４、検出器ＤＥＴ３、レジスタ検出器ＲＤＥＴ、
レジスタＲ１、Ｒ２、ＤＲｌおよびＤＲ２および比較
装置■１を含む。

本例においては、周辺機器Ｐ１１１をディスクストアと
し、これには、フリップフロップＦＦ１．アーム制御お
よび変位測定装置Ｍ、タイムユニット発生器Ｔ、ヘッド
セレクタＫＳ、レジスタＩＲ、カウンタＣ１比較装置ｖ
２およびＡＮＤ機能ゲートＥ３５ 、Ｒ３６。

Ｒ３７，Ｒ３８およびＲ３９を含む。

演算ステップＯＣ１が生ずると、ＯＰＣ符号５ＥＥＫが
Ｈ８Ａ１によってＣＵＩ １およびＣＵｌ ２へ供給さ
れる。

一群のラインＣＵＰを経て、周辺機器Ｐを有する所望の
ＣＵに関するアドレス符号を供給する。

検出器ＤＥＴ３においては、ＣＵ １１に関する符号が
認識される。

ラインＣＵＰにＣＵｌ２に関する符号が存在すると、こ
れ符号はＣＵｌ ２の検出器ＤＥＴ４において認識され
る。

今、ＣＵｉ ｌを選択するとする。

そうすると、ゲートＥ３１が待機状態とされかつＯＰＣ
符号５ＥＥＫがＲＤＥＴに通過させられる。

検出器ＤＥＴ３において、演算ステップＯＣ１にどの周
辺機器Ｐ１１１を含ませるかを検出する。

今、Ｐｌｌｌが含まれるとする。そうするとＣ’Ｕ１ｆ
−ゐ）−不シＰ１１１が１−信号をキャリーする。

よってＰｌｌｌのフリップフロップＦＦは、その占有位
置をとる。

よって、５ＥＥＩＫ命令はＡＮＤ機能ゲートＥ３２を経
て、ＰｌｌｌのユニットＭに供給される。

５ＥＥＫ命◆はＣＵＩＩのレジスタＲ１を開き、情報Ｃ
ｎが取り出される。

その理由は、ＣＵｌｌのラインＰ１１１はＲ１を指定す
るからである。

以下、演算ステップＯＣＩおよびＯＣ２の完了につき周
辺機器Ｐ１１１を参照して詳細に説明する。

情報ＣｎはＰｌｌｌのレジスタＩＲに現われる。

この情報を基礎として、ディスクストアのシリンダＣｎ
を検索する。

ユニットＭには５ＥＥＫ演算命令が与えられ、アームが
動きその後にカランが作動する。

カウンタＣの位置ＣがＩＲのＣｎと一致すると、比較装
置■２からライン１２を経て１−信号が供給される。

この信号を、ＣＵｌｌおよびＨ８Ａ１を経て、ＣＰＵに
割込み要求ＩＮＴとして供給する。

よって、要求されたシリンダＣｎに達して、Ｐｌｌｌは
次の演算ステップＯＣ２を待ち受ける。

バスＢおよびＨ８Ａｌを経て、この演算ステップの部分
０Ｃ２１を供給すると、アドレスをＣＵＩ １およびＰ
ｌｌｌとすると、命’ｅｓＥＬがＲＤＥＴにおいて認識
されかつ、ゲートＥ３３を経て、周辺機器Ｐ１１１に供
給される。

このようにして、選択演算がＰｌｌｌにおいて行なわれ
る。

さらに、ヘッド番号Ｋｎおよびセクタ番号Ｓｎに関する
ＣＵｌｌのデータをレジスタＲ２に供給する。

その理由は、Ｒ２がラインＰ１１１によって開かれかつ
Ｒ２がＲＤＥＴからの演算命’ｅｓＥＬによって指示さ
れるからである。

情報ＫｎをＰｌｌｌのへドセレクタＫＳに供給する。

ＫＳの入力信号としての命４＞ＳＥＬに応答して、ヘッ
ド選択を行なう。

セレクタ番号情報Ｓｎを１単位だけ減少させてレジスタ
ＤＲ１に供給する。

続いて、命令ＳＥＬによって、ヘッドＫｎと関連するデ
ィスク側での読取りを確実に行なわせる。

ラインＲｄには、読取られた情報すなわち主として前記
ディスク側上のセクタのセクタ番号符号が存在する。

ＳＥＬによって待機状態とされているＡＮＤ機能ゲート
Ｅ３５にこの読取られたセクタ番号をＣＵｌｌのレジス
タＤＲ２に供給する。

その比較装置■において、５ｎ−１および読取られたセ
クタ番号が比較される。

両者が一致する場合には、ライン１１に１−信号が生ず
る。

この信号は以下間らかになるようにゲートＥ３４を待機
状態にする。

従って、所望のセクタＳｎに達することができる。

このとき、演算ステップ０Ｃ２２が存在する。

すなわち、ＡＮＤ機能ゲートＥ３１を経て、ＲＤ ＥＴ
にＲ／Ｗ命令が入ってきている。

その理由は、本例においては、ＣＵＰ符号によってＣＵ
Ｉ １が割当てられているからである。

ＣＵＰ符号によってＰｌｌｌの割当てのために、命４＞
Ｒ／Ｗはライン１１によって待機状態とされているゲー
トＥ３４を経て、Ｐｌｌｌに供給される。

このＰｌｌｌにおいては、タイムユニット発生器Ｔを始
動させ、また、命◆Ｒ／Ｗを基礎としてセクタＳｎにお
いて読取または書込み演算を行なわせる。

正しいセクタＳｎにおける読取りまたは書込みかどうか
をＣＵＩＩでチェックする。

すなわち、命４＞Ｒ／ＷはＰｌｌｌによって割当てられ
たレジスタＲ２を開き再び情報Ｓｎを取り出す。

今、Ｓ ｎ−１の代りにＳｎをＤＲＩに供給する。

対応するディスクサ、イドからの読取り値Ｓｎはレジス
タＤＲ２に存在すると、ライン１３には１−信号は生じ
てにの機能ゲートＥ３８を待機状態とし、命４＞Ｒ／Ｗ
の通過を待ち受ける。

このｌ−信号によって、ゲートＥ３９を経て、読取りま
たは書込み命＋Ｒ／Ｗが発生器ＴおよびゲートＥ３６に
さらに、反転されてゲー１−Ｅ３７に供給される。

読取り演算の場合には、ゲーｈＥ３６が開き、また書込
み演算の場合には、ゲートＥ３７が開く。

データユニットに対する読取りまたは書込み演算が行な
われるときはいっでもＴは信号ＲＥＱ２を供給する。

この要求ＲＥＱ２をＨ８Ａｌ で処理する（ストアＩＶ
ＩＳに関するアドレス情報）読取られたデータユニット
をゲートＥ３６を経てラインＤＡＴ２．Ｈ８Ａ１および
スイッチング装置ＳＷに供給してストアＭＳに供給する
。

書込みすべきデータを、ゲートＥ３７を経て、供給し、
さらに、ラインＷを経て、ディスクストアの選択された
セクタＳｎに供給する。

データ転送の完了はラインＨＴの１−信号によって与え
られる。

そうすると発生器Ｔは停止し、フリップフロップＦＦ１
はリセットされ、周辺機器Ｐ１１１が再び空状態となっ
たことが示される。

本発明においては、制御装置ＣＵＩ ２を有する周辺機
器を磁気テープ装置とすることができる。

そのような場合には演算ステップＯＣｉは上述したよう
に適応した構造とする。

しかし、適応装置この場合Ｈ８Ａ１の機能は変更されな
いので、これはかかる周辺装置に対して直接適用して好
適である。

システムのバスセットアツプの観点から、パスラインは
他のデータを転送する。

また、ゲートＥ２５ 、Ｅ２６ 、Ｅ２７およびＥ２８
はこれら他のデータ（テープ装置に関連するもの）を通
過させる。

しかしながら、ゲートＥ２９およびＥ３０は、上述した
如き演算ステップＯＣ２と同様な演算ステップによって
供給されるストアＭＳのデータ用として作動する。

【図面の簡単な説明】

第１図は本発明による計算機システムの構成の一例を示
すブロック線図、第２図は適応装置およびディスクスト
アを具える本発明による計算機システムの構成の一例を
示すブロック線図、第３図は第２図および以下の図に示
す実施例に使用される入力／出力命令形態の一例を示す
線図、第４図は以下の図に示す実施例に使用されるディ
スクストアのセクタの一例を示す線図、第５図は第６゜
７．８および９図の関係を示す線図、第６図は本発明に
よる件算機システムに使用されるスイッチング装置の一
実施例を示すブロック線図、第７図は本発明による計算
機システムの中央プロセッサの詳細な実施例を示すブロ
ック線図、第８図は本発明による計算機システムに使用
される適応装置のさらに詳細な実施例を示すブロック図
、第９図は本発明による計算機システムに使用される周
辺機器制御装置および周辺機器の詳細な実施例を示すブ
ロック線図である。 ＣＰＵ・・・中央プロセッサ、Ｂ・・・システムバス、
ＣＵｌ 、Ｃｕ２ 、ＣＵｌ １ 、ＣＵＩ ２・・・
周辺装置制御装置、ＰＩ、Ｐ２・・・周辺装置、ＭＳ・
・・プロセスストア、ＧＢ・・・蓄積バス、ＢＵＣ・・
・バス制御装置、Ｂ ＣＯＮ・・・バス接続装置、ＰＣ
・・・プログラムカウンタ、５ＩＯＲ・・・レジスタ、
ＢＩＯ・・・制御手段、ＣＲ・・・蓄積手段、ＲＯＣ・
・・レジスタ手段、ＤＡＴｌ・・・ライン、ＧＳ・・・
制御ストア、Ａ１・・・ブランチ、ＰＯ１〜ＰＯｉ・・
・出力装置、Ｈ８Ａ１ 、Ｈ８Ａ２・・・適応装置、Ｐ
ｌｌｌ・・・ディスクストア。

Claims (1)

1. 【特許請求の範囲】 １ バス制御装置ＥＣＵでバスのトラヒックを制御し、
   さらに、バスＢに接続した中央プロセッサＣＰＵ、少な
   くとも間接的にバスに接続したストアＭＳおよび多数の
   周辺装置制御装置ＣＵ１ 。 Ｃｕ２ 、・・・・・・並びにバスに接続した対応周辺
   装置Ｐ１．Ｐ２．・・・・・・を含むバス組織Ｂを具え
   る計算機装置において、計算機システムのデータ転送に
   供する、完全な入力／出力音４＞ＳＩＯに関する単一プ
   ログラム命令を基礎として、中央プロセッサＣＰＵは制
   御手段ＢＩＯを含み、該制御手段によって前記入力／出
   力命令ＳＩＯを、専用時間内に特定のシーケンスで夫々
   個別的に周辺装置制御装置ＣＵ１．ＣＵ２．・・・・・
   ・によって実行できるがこのシーケンス中では互いに時
   間的に無関係である多数の個別演算ステップＯＣ１、Ｏ
   Ｃ２・・・・・・に分割することができ、さらに計算機
   システムの蓄積手段ＣＲは前記演算ステップの実行を更
   新するように作用し、制御手段ＢＩＯは、バス制御装置
   ＢＣＵと関連して、バスＢを経て周辺装置制御装置ＣＵ
   Ｉ 、Ｃｕ２ 、・・・・・・へ演算ステップＯＣｉを
   デスパッチングし、この周辺装置制御は割当てられた周
   辺装置ＰＩ、Ｐ２．・・・・・・をして演算ステップを
   実行せしめる手段（例えば第２図のＲ１゜Ｒ２，ＤＲｌ
   、ＤＲ２，ｖｌを含み、前記周辺装置制御装置はさらに
   既知の割込み要求手段ＩＭを含み、この割込み要求手段
   によって演算ステップの終了後に中央プロセッサＣＰＵ
   に割込み要求を供給でき、割込み要求の承認後に、中央
   プロセッサにおいて前記蓄積手段ＣＲおよび制御手段Ｂ
   ＩＯは関連する周辺装置に対する先行演算ステップに続
   き演算ステップ（ＯＣｉ＋１）のデスパッチを行なうこ
   とを特徴とするバス組織を具える計算機システム。 ２ 人力／出力素＋ＳＩＯを、１個の命令と、関連する
   周辺装置制御装置ＣＵＩ、ＣＵ２．・・・・・・を有す
   る周辺装置Ｐ１．Ｐ２．・・・・・・の１個のアドレス
   と、この周辺装置Ｐ１．Ｐ２．・・・・・・のアドレス
   スペース中の１個のアドレスと、データが転送または転
   入される計算機システム（例えばＭＳ）の装置の１個の
   アドレススペース中の１個のアドレスとを以って少なく
   とも構成した特許請求の範囲１記載のバス組織を具える
   計算機システムにおいて、中央プロセッサＣＰＵの制御
   手段ＢＩＯは、前記人力／出力素＋ＳＩＯを個別に実行
   できる多数の別個の演算ステップＯＣ１，ＯＣ２，・・
   ・・・・に分割する手段を含み、演算ステップは、関連
   する周辺装置制御装置ＣＵ１ 、・・・・・・を有する
   周辺装置Ｐ１．Ｐ２．・・・・・・のアドレスＰＮと、
   この周辺装置ＰＩ、Ｐ２．・・・・・・のアドレススペ
   ース中のアドレスＡＰのアドレス部分から成る少なくと
   も１個の第１演算ステツプ命令から戒ることを特徴とす
   るバス組織を具える計算機システム。 ３ 特許請求の範囲２記載のバス組織を具える計算機シ
   ステムにおいて、演算ステップの１つＯＣｉは、さらに
   関連する周辺装置制御ＣＵＩ、ＣＵ２゜・・・・・・を
   有する周辺装置Ｐ１．Ｐ２．・・・・・・のアドレスＰ
   Ｎを有する前記第１演算命令と関連する第２演算命令と
   、アドレススペース中の少なくとも１個の開始アドレス
   ＩＯＡと、データが転送または転入される計算機システ
   ムの装置（例えばＭＳ）のアドレススペースの区域長情
   報ＩＬＯを以って構成することを特徴とするバス組織を
   具える計算機システム。 ４ 前記バスＢに少なくとも間接的に接続されている前
   記ストアＭＳを少くとも１個の適応装置Ｈ８Ａｌ 、・
   ・・・・・にも接続出来、該適応装置自体を前記バスＢ
   に接続すると共にこのバスＢと、少なくとも１個の割当
   てられた周辺装置制御装置ＣＵ１１゜・・・・・・及び
   これに接続した周辺装置Ｐ１１１．Ｐ１１２゜・・・・
   ・・との間に配置し、前記適応装置Ｈ８Ａｌ 、・・・
   ・・・で前記ストアＭＳと、少なくとも１個の周辺装置
   Ｐ１１１．・・・・・・との間で個別のストア接続部Ｇ
   Ｂ２を経てデータを直接転送するようになした特許請求
   の範囲３記載のバス組織を具える計算機システムにおい
   て、前記適応装置Ｈ８Ａｌ 、・・・・・・はアドレス
   スペース中の前記開始アドレスＩＯＡのデータ及びスト
   アＭＳのアドレススペースの前記区域長情報ＩＯＬのデ
   ータを取り出すことが出来る第１手段（ＲＭＳＡ及びＲ
   ＭＳＬ）を具え、これらデータにより、適応装置Ｈ８Ａ
   １の第２手段ＣＮＴ１ 、ＣＮＴ２を経て、ストアＭＳ
   と、適応装置Ｈ８Ａｌ 、・・・・・・に関連した周辺
   装置制御装置ＣＵＩ １ 、・・・・・・を経て接続さ
   れている周辺装置Ｐ１１１．・・・・・・との間のデー
   タ転送を独立して実行せしめるようになしたことを特徴
   とするバス組織を具える計算機システム。 ５ ゛検索キー″としての入力／出力命令に対し、中央
   プロセッサＣＰＵの制御手段ＢＩＯにより”キー検索演
   算″を分割して得られかつ比較命令、ストア接続部のキ
   ーにのアドレス及びキー長情報ＫＬのデータから成る１
   個の演算ステップを適応装置Ｈ８Ａ１ 、・・・・・・
   中の第３手段（ＲＭＳＫＡ及びＲＭＳＫＬ）によって取
   り出すことが出来るようになし、これらデータを使用し
   て前記ストアＭＳに割当てられたある４−にと、前記適
   応装置Ｈ８Ａ１ 、・・・・・・に対しこれら適応装置
   と関連した周辺装置制御装置ＣＵ１１ 、・・・・・・
   を介して接続されている周辺装置Ｐ１１１．・・・・・
   ・からの複数個のキーとの間の比較命令を独立に実行す
   るための別の手段ＤＲ１、ＤＲ２、Ｖｌを具えることを
   特徴とするバス組織を具える計算機システム。 ６ 適応装置Ｈ８Ａｌ 、・・・・・・の前記第１手段
   は、中央プロセッサＣＰＵによってバスＢを介して供給
   出来ると共にデータ転送に含まれるストアの開始アドレ
   スを表わしているストアアドレスＩＯＡを記憶出来る第
   ２レジスクＲＭＳＡを具え、該第１手段はさらにデータ
   転送に含まれるストア位置の数を表わしているストアの
   区域長データＩＯＬを記憶出来る第２レジスクＲＭＳＬ
   を具え、適応装置Ｈ８Ａ１ 、・・・・・・の前記第２
   手段は第１カウンクＣＮＴｌ及び第２カウンタＣＮＴ２
   を具え、該第１カウンタＣＮＴｌには１単位のデータか
   転送された時に常に手段ＲＥＱ２を経て１単位だけ増大
   するように前記ストアアドレスを書込み可能となし、前
   記第２カウンタＣＮＴ２には前記１単位のデータが転送
   された時に常に手段ＲＥＱ２を経て１単位だけ減少する
   ように前記ストアの区域長データを書込み可能となし、
   前記第２カウンタが空位置に達した時に作動する転送終
   了信号化手段ＨＴを備えていることを特徴とする特許請
   求の範囲４記載のバス組織を具える計算機システム。 ７ キー検索演算を実行するため適応装置の前記第３手
   段は第３及び第４レジスタＲＭＳＫＡ。 ＲＭＳＫＬを具え、前記第１及び第２カウンタＣＮＴ１
   、ＣＮＴ２を使用して該第３レジスタ及び第４レジス
   タにはストア中のキーアドレス及びキー長をそれぞれ記
   憶できるようになし、該キーのアドレスを１単位だけ増
   大させることが出来及び該キー長を１単位だけ減少させ
   ることが出来るようになし、前記キーを前記別の手段Ｄ
   ＲＩ 。 ＤＲ２，Ｖｌにおいて周辺装置Ｐ１１１．・・・・・・
   から順次に供給される複数個のキーと比較する限り前記
   第１及び第２カウンクをその都度前記第３及び第４レジ
   スタからの前記キーのアドレスＫＡ又はキー長ＫＬを書
   込み出来るようにして成ることを特徴とする特許請求の
   範囲５又は６記載のバス組織を具える計算機システム。