JPS5832538B2 - 分離型の半導体ゲ−ト制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は一般に半導体装置用のゲート制御回路に関する
もので、更に詳しく言えば、分離型のゲート制御回路に
関する。

電気分野においては、半導体装置自体およびそれの関連
回路とゲート信号を供給する回路との間の分離を可能に
する簡単な回路によって半導体装置のゲート制御を行う
ことが所望される場合が多い。

かかる分離を達成するためには、実際の装置回路をゲー
ト信号発生回路から電気的に分離した状態に保つ各種の
手段（たとえば光学手段や変成器）を使用すればよいこ
とは公知である。

ところで、公知の半導体装置の１種として電界効果トラ
ンジスタ（ＦＥＴ）がある。

これをスイッチング方式で動作させる場合、導通状態を
維持するためにはゲート電極にある極性（たとえば正）
の信号を印加する必要がある一方、非導通状態を確保す
るためにはゲート電極に逆の極性の信号を印加する必要
がある。

ＦＥＴの慣用的な動作方法は、ゲート電極に直流バイア
スを印加し、次いでそれに重ね合わせた制御信号をゲー
ト電極に印加してＦＥＴの導通状態を変化させろという
ものである。

このような方式の制御は分離が所望される場合には困難
となる。

分離制御を達成しようとする従来の試みの結果として得
られた回路は、比較的高価であったり、あるいは広範間
の動作条件や部品の値にわたって適切な機能を果すため
に必要な安定性および実用性に欠けていたりｌ〜た。

そこで、半導体装置用の改良された分離型ゲート制御回
路を提供しようとすることが本発明の目的である。

さて本発明に従えば、基本的に３つの主要部分すなわち
パルス発生部分、変成器部分および出力回路部分から構
成された回路が提供される。

パルス発生部分は変成器部分に含まれる変成器の一次巻
線に一連のパルスを供給するが、かかるパルスの周波数
は回路の所望動作周波数に相当するものである。

このようにして−次巻線に印加された各パルスは変成器
の二次巻線中に信号を誘導するが、その信号は出力回路
部分の動作を介して半導体装置（好適な実施例によれば
ＦＥＴ）のゲート電極に適切な正または負のｆ８号を維
持するのに役立つ。

その結果、装置自体とゲート信号発生回路との間に分離
状態を維持しながら装置の動作を制御することが可能と
なる。

添付の図面中に例示された本発明の好適な実施例に関す
る以下の説明を読めば、本発明は一層容易に理解されよ
う。

先ず第１図を参照すれば、電界効果ｌ・ランジスタ（Ｆ
ＥＴ）にゲート信号を供給することを目的とした本発明
の好適な実施例が示されている。

この回路は、点線のブロック１０，１２および１４によ
って示されるごとく、３つの主要部分に分割されるもの
と見なすことができる。

ブロック１０はパルス発生部分として定義される一方、
ブロック１２は変成器部分と呼ばれる。

フロック１４の内部には、制御信号を供給するのに役立
つ本発明回路の出力回路部分が示されている。

第１図に見られるごとく、出力回路部分１４からの制御
信号はゲート電極Ｇ、ソース電極Ｓおよびドレイン電極
りを有するＦＥＴとして図示された半導体装置１６に印
加される。

なお、ＦＥＴ１６は端子１５および１７を介して動作回
路（図示せず）に接続されるものとする。

パルス発生部分の厳密な性質は本発明にとって重要でな
い。

ただ、この部分が装置１６について所望される動作周波
数に相当した周波数を有する輪郭のはっきり１〜た一連
のパルスを変成器部分１２に供給すると共に、パルスの
オン時間およびオフ時間が装置１６を含む回路全体の動
作と合致しさえすればよいのである。

かかる所望の結果を達成するための手段の１つが第１図
に示された回路である。

ブロック１０内に示されるごとく、端子１８には＋Ｖと
して表わされた正の電圧が印加される。

端子１８には抵抗器２０が接続され、そして変成器部分
１２内の変成器２４の一次巻線２２の一端に電圧＋Ｖを
印加するのに役立っている。

また、抵抗器２０および一次巻線２２の接合部と大地と
の間にはコンデンサ２８が接続されている。

抵抗器２０およびコンデンサ２８は当業界において公知
の形式のフィルタ回路を形成する。

更にまた、ダイオード３０および抵抗器３２を含んだ直
列回路が変成器の一次巻線２２と並列に接続され、そし
て変成器に対するリセット回路を形成している。

トランジスタ３４のコレクタは一次巻線２２の自由端に
接爆され、またトランジスタ３４のエミッタは接地され
ている。

トランジスタ３４のベースは人力抵抗器３６を介して適
当な発振器すなわちマルチバイブレータ３８に接続され
ていて、後者は抵抗器３６を介してトランジスタ３４の
ベースに一連のパルスを供給するのに役立つ。

図示された実施例の場合、これらのパルスは正方向への
パルスであって、その振幅はトランジスタ３４を導通状
態とするのに十分なものである。

かかるパルスの持続時間および隣接するパルス間の時間
は、勿論、下記のごとき基本的な基準に基づくシステム
全体の要求条件に依存する。

すなわち、個々のパルスの持続時間は輪郭のはつきりし
た電流を変成器の一次巻線中に流すのに十分なものでな
げればならず、またパルス間の間隔は変成器をリセット
するのに十分なものでなげればならないのである。

本発明のある特定の応用例においては、パルス持続時間
が約１５マイクロ秒である一方、パルス間間隔は約１５
０マイクロ秒であった。

マルチバイブレータ３８からパルスが出ると、トランジ
スタ３４は導通状態となり、従って端子１８から抵抗器
２０、−次巻線２２およびトランジスタ３４のコレクタ
ーエミッタ回路を通って大地へ電流が流れる。

この電流が流れるのは、トランジスタ３４が導通状態に
ある間すなわちパルスの持続時間中だけである。

このようなパルスは第２ａ図に示されている。

一次巻線２２中に電流が流れると、変成器の二次巻線２
６中に信号が誘導される。

二次巻線２６の出力は第２ｂ図に示されている。

図かられかる通り、−次電流（第２ａ図）の前端と同時
に正方向への信号が誘導されるが、この信号は一次電流
が消失するまで徐々に減少する。

−次電流の消失時には変成器がほぼ同じ大きさの負の値
Ｋ ＩＪ上セツトるが、次の一次電流パルスの発生まで
にはその負の値も徐々に消失してほぼゼロに等しくなる
二次巻線２６中への電圧信号の誘導に伴い、抵抗器４６
、巻線２６、ダイオード４０、およびコンデンサ４２と
抵抗器４４との並列結合を含んだ回路中に電流が生じる
。

かかる二次電流が流れると、出力回路部分１４の出力端
子４８および５０にはダイオード４０の順方向電圧降下
に等しい電圧（典型的には約＋〇、 ６ Ｖ ）が現わ
れる。

この電圧が入力回路を介してＦＥＴ１６のゲートおよび
ソース電極間に印加されれば、ＦＥＴ１６は導通状態と
なる。

なお、図示されたＦＥＴ１６への入力回路は数多い標準
形式のものから選ばれた１員に過ぎず、従って本発明の
一部を成すものではない点に注意すべきである。

図示のごとく、この入力回路は端子４８とＦＥＴ１６の
ゲート電極との間に直列接続されたダイオード５２とコ
ンデンサ５４との並列結合を含んでいる。

また、ゲート電極とソース電極との間には抵抗器５６が
接続されている。

かかる特定の回路は広く認められている設計技術に基づ
くもので、当業界においては公知である。

その他の入力回路たとえば単純な入力抵抗を用いた入力
回路やゲート電極とソース電極との間に抵抗器を用いた
抵抗入力回路もまた、場合に応じて適宜に使用すること
ができる。

ダイオード４０を通る二次電流は、ＦＥＴ１６をバイア
スして導通状態にすると共に、右側の極板が正となるよ
うな方向にコンデンサ４２を帯電させる。

マルチバイブレータ３８の出力がゼロになると、トラン
ジスタ３４は非導通状態となり、従って変成器２４の二
次巻線からの出力電流パルスはゼロになる。

この時点では、コンデンサ電圧がダイオード４０を負に
バイアスしてその両端に負の電圧を与える。

適切な部品を選択すれば、その電圧はＦＥＴを非導通状
態に保つのに十分なものとなる。

かかる電圧はたとえば一７■であり得る。

ＦＥＴ１６に対するゲート電圧として役立つダイオード
４０両端の電圧は第２ｃ図に示されている。

なお、第２ａ〜２０図は一定の尺度で描かれているわけ
ではなく、説明を明確にするため誇張されている点に注
意すべきである。

これらの図かられかる通り、変成器パルス（第２ａ図）
が発生すれば、ダイオード４０両端の電圧（第２ｃ図）
はダイオード４０の順方向電圧降下に等しい電圧（すな
わち前述のごとくに約＋０．６Ｖ）Ｋまで上昇スる。

マルチバイブレータ３８のパルスが消失し、そして第２
ｂ図に見られるごとくに変成器出力が逆転すれば、ダイ
オード４０両端の電圧も直ちに逆転して負の値になる。

変成器がリセットした場合、ダイオード４０両端の電圧
は第２ｃ図に示されるごとくに負であり、従ってＦＥＴ
１６は非導通状態となる。

上述の回路においては、抵抗器４４および４６はコンデ
ンサ４２の値に基づいて選択される。

すなわち、変成器パルスが消失した場合、ダイオード４
０両端に維持される電圧がＦＥＴを非導通状態に保つの
に十分な負の値を示し続けるような状態にコンデンサ４
２を帯電させるだけの時定数をこの抵抗−容量回路網が
有するよ５に選択されるわけである。

ところで、本発明は、本出願人による同日出願の特許願
（２）の基礎を威す回路において特に有用である。

この出願の回路においては、２個のＦＥＴスイッチを同
時に動作させることが所望された。

第３図には、本発明の使用によってそれを遠戚する方法
が簡略に示されている。

ここに図示された変成器が１組の一次巻線２２′と２組
の二次巻線２６′および２６“とを有する点を別にすれ
ば、第３図は第１図とほとんど同じである。

各各の二次巻線に接続された出力回路は２個のＦＥＴ１
６’および１６“の各々にゲート信号を供給するのに役
立つが、これは第１図の点線ブロック１４の内部に示さ
れたものと同じであってよい。

第１図に関連した説明を考慮に入れれば、第３図の動作
を詳しく説明することは不要であると思われる。

ここでは、−次巻線中に電流が生じると２組の二次巻線
２６′および２６“中に電圧が同時に誘導される結果、
各各の二次巻線に接続されたそれぞれの出力回路の作用
によってＦＥＴ１６’および１６“が同時に作動される
ことを述べておけば十分である。

以上の説明かられかる通り、当業界において慣用される
直流バイアスを使用することなく半導体装置に対する正
および負のゲート信号を正確に維持するのに役立つよう
な経済性および信頼性に富む半導体装置用ゲート制御回
路が本発明によって提供されるわけである。

【図面の簡単な説明】

第１図は電界効果トランジスタにゲート信号を供給する
ことを目的とした本発明の好適な実施例を示す略図、第
２ａ〜２０図は第１図の回路の動作を理解するのに役立
つ波形を示す略図、そして第３図は別の回路の制御のた
めの本発明の応用例を示す（一部にブロック図を含んだ
）略図である。 図中、１６は半導体装置、２２は一次巻線、２４は変成
器、２６は二次巻線、３８はマルチバイブレータ、４０
はダイオード、そして４２゜４４および４６は抵抗−容
量回路網を成す抵抗器およびコンデンサを表わす。

Claims (1)

1. 【特許請求の範囲】 １ 電圧制御型半導体装置の所望動作速度に相当する周
   波数をもつ一連のパルスを供給するパルス発生手段と、
   −次および二次巻線を有する分離用変成器と、前記パル
   ス発生手段を前記−次巻線に接続して前記二次巻線中に
   パルスを誘導するための手段と、並びに前記二次巻線に
   接続され、前記二次巻線と直列回路関係にある抵抗−容
   量回路網およびダイオードを含み、該ダイオードの両端
   の電圧を電圧制御型半導体装置に対するゲート信号とし
   て供給する出力回路と、から戒ることを特徴とする、ゲ
   ート信号に応答して交互に導通状態および非導通状態と
   なる電圧制御型半導体装置用の分離型ゲート制御回路。 ２ 前記半導体装置が電界効果トランジスタである場合
   において、前記の相対的に正方向への出力信号が前記ト
   ランジスタを導通状態にする一方、前記の相対的に負方
   向への出力信号が前記トランジスタを非導通状態にする
   、特許請求の範囲第１項記載の分離型ゲート制御回路。 ３ 前記出力回路がダイオードおよび抵抗−容量回路網
   を含み、前記パルス発生手段から供給されるパルス間の
   期間中において前記電圧制御型半導体装置を非導通状態
   に保つのに十分な振幅レベルに前記ゲート信号を維持す
   るだけの時定数を前記抵抗−容量回路網が有する、特許
   請求の範囲第１項記載の分離型ゲート制御回路。