JPS5831215Y2 - Power supply control circuit - Google Patents

Power supply control circuit

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JPS5831215Y2
JPS5831215Y2 JP11891678U JP11891678U JPS5831215Y2 JP S5831215 Y2 JPS5831215 Y2 JP S5831215Y2 JP 11891678 U JP11891678 U JP 11891678U JP 11891678 U JP11891678 U JP 11891678U JP S5831215 Y2 JPS5831215 Y2 JP S5831215Y2
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三朗 小林
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カシオ計算機株式会社
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Description

【考案の詳細な説明】 本考案は、電源ラインにのったノイズによる他回路への
影響を除去した電源供給制御回路に関する。
[Detailed Description of the Invention] The present invention relates to a power supply control circuit that eliminates the influence of noise on other circuits on a power supply line.

小型電子式計算機等の論理回路は、その機能別に複数の
回路ブロックに大別することが出来る。
Logic circuits in small electronic calculators and the like can be roughly divided into a plurality of circuit blocks according to their functions.

この各回路ブロックはその機能上ノイズの発生し易い回
路ブロックとほとんど発生しない回路ブロック及びノイ
ズが生じてもあ1り問題のない回路ブロックと問題のあ
る回路ブロックとが混在されている。
These circuit blocks are a mixture of circuit blocks that tend to generate noise due to their functions, circuit blocks that hardly generate noise, circuit blocks that may cause noise but have no problem, and circuit blocks that have problems.

ところで、第1図はこのような各回路ブロックが混在さ
れている従来の構成を示し、更にその構成は、近年開発
され実用化されつつある電源スィッチの切り忘れ等によ
る電源電池の消耗を防ぐ為に、電源スィッチのオン状態
で所定時間キー操作が行なわれないと自動的に電源が切
れる様にした自動電源停止機能(以下オートパワーオフ
機能と称呼する)を有する場合について示しである。
By the way, Figure 1 shows a conventional configuration in which such various circuit blocks are mixed, and the configuration is based on a system that has been developed in recent years and is being put into practical use in order to prevent power battery consumption due to forgetting to turn off the power switch, etc. This is a case where the device has an automatic power-off function (hereinafter referred to as an auto-power-off function) that automatically turns off the power if no key operation is performed for a predetermined period of time while the power switch is on.

即ち、図中1は大規模集積回路(LSI)で、その外部
には、図示しないパワースイッチのオン、オフ時等に生
じるノイズを防ぐコンデンサ2が並列接続されて後述す
る各回路へ電力の供給を行なう電源電池3、各種データ
を入力するキー人力部4、及び置数、演算結果等を表示
する表示部5が設けられている。
That is, 1 in the figure is a large-scale integrated circuit (LSI), and externally connected in parallel is a capacitor 2 that prevents noise generated when a power switch (not shown) is turned on or off, etc., and supplies power to each circuit described later. A power supply battery 3 for performing the operations, a key input section 4 for inputting various data, and a display section 5 for displaying entered numbers, calculation results, etc. are provided.

また、このLSIIの内部には、上記キー人力部4から
供給されるキーデータに従って置数演算処理してその処
理結果を上記表示部5へ供給し、或いは種々のデータを
記憶保持する中央処理装置(以’FCPUと略称)6、
上記表示部5及びCPU6を駆動すべくクロック信号を
出力する発振回路T、また電源制御回路8、Pチャンネ
ル及びNチャンネルの各トランジスタ9a。
Further, inside this LSII, there is a central processing unit that performs numerical arithmetic processing according to the key data supplied from the key human power section 4 and supplies the processing results to the display section 5, or stores and holds various data. (hereinafter abbreviated as FCPU) 6.
An oscillation circuit T that outputs a clock signal to drive the display section 5 and the CPU 6, a power supply control circuit 8, and P-channel and N-channel transistors 9a.

9bで0MO8構成とされたスイッチング回路9が設け
られており、電源電池3からキー人力部4には直接、ま
た表示部5.CPU6.発振回路7には上記スイッチン
グ回路9を介して電力の供給が行われる。
9b is provided with a switching circuit 9 having an 0MO8 configuration, and is connected directly from the power supply battery 3 to the key power section 4 and from the display section 5. CPU6. Power is supplied to the oscillation circuit 7 via the switching circuit 9 described above.

な釦、上記電源制御回路8は上記キー人力部4に於て所
定時間キー操作が行われなかったことを検出するもので
、この電源制御回路8の出力信号は上記スイッチング回
路9へ供給され、電源電池3かも各回路への電力供給の
制御が威される。
The power supply control circuit 8 detects that no key operation has been performed for a predetermined period of time in the key manual section 4, and the output signal of this power supply control circuit 8 is supplied to the switching circuit 9. The power supply battery 3 also controls the power supply to each circuit.

ところで、上記CPU6.発振回路7はこれ等の回路で
の消費電力を減少させる為に上記スイッチング回路9と
同様構成のCMO8が用いられているが、このCMO8
では、2つのトランジスタのスイッチングの過渡的状態
として双方とも同時にオンし導通状態となりその出力が
中間レベルになるか、あるいは双方のオン、オフが不安
定でその出力レベルが極めて早いサイクルで接地電位及
び駆動電位を繰り返し出力することが知られている。
By the way, the CPU6. The oscillation circuit 7 uses a CMO 8 having the same configuration as the switching circuit 9 described above in order to reduce power consumption in these circuits.
In this case, in a transient state of switching of two transistors, either they are both turned on at the same time and conductive, and their output becomes an intermediate level, or both of them are turned on and off unstable, and their output level reaches the ground potential in an extremely fast cycle. It is known to repeatedly output a driving potential.

しかして、上記CPU6、発振回路7及び電源制御回路
8の夫々の回路ブロックを比較してみると、発振回路7
は常に動作している為上述の如くの中間レベルの出力あ
るいは接地電位と駆動電位を繰り返す所謂ノイズが出力
し易く、このノイズが電源供給ラインを介してCPU6
等へ影響を及ぼすことになる。
When comparing the respective circuit blocks of the CPU 6, oscillation circuit 7, and power supply control circuit 8, it is found that the oscillation circuit 7
Since it is always operating, it is easy to output the above-mentioned intermediate level output or so-called noise that repeats the ground potential and drive potential, and this noise is transmitted to the CPU 6 via the power supply line.
etc., etc.

即ち、上述の如(のノイズが第2図aに示す如く電源供
給ラインにのったとすると、CPU6では第2図すに示
す如く本来″L I+であるべき所がノイズのためH″
になって誤動作を引き起こす虞れがあり、この様な誤動
作を防ぐために第1図に示す様にスイッチング回路9の
出力側にコンデンサ10を設けていた。
That is, if the above-mentioned noise enters the power supply line as shown in FIG. 2a, in the CPU 6, as shown in FIG.
In order to prevent such malfunction, a capacitor 10 is provided on the output side of the switching circuit 9 as shown in FIG.

即ち、スイッチング回路9は第3図の等両回路に示す如
く、素子の抵抗9′(所謂オン抵抗)があるため、発振
回路γで生じたノイズはコンデンサ2では防止できず、
LSIIの外部にコンデンサ10を設けてノイズを防止
しなければならなかった。
That is, as shown in the two circuits in FIG. 3, the switching circuit 9 has an element resistance 9' (so-called on-resistance), so the noise generated in the oscillation circuit γ cannot be prevented by the capacitor 2.
A capacitor 10 had to be provided outside the LSII to prevent noise.

従って、LSIIのピンを増設してコンデンサを取り付
けなければならず、部品点数が増大すると共にその取り
付は作業が必要となり、製造画格が非常に高くなる等の
欠点があった。
Therefore, it is necessary to add LSII pins and attach capacitors, which increases the number of parts and requires work to attach them, resulting in disadvantages such as a very high manufacturing standard.

本考案は上記事情に鑑みて成されたもので、LSI外部
にコンデンサを設けることなく、所定の回路ブロックか
ら出力されたノイズによる他回路ブロックへの影響を除
去した電源供給制御回路を提供するものである。
The present invention was developed in view of the above circumstances, and provides a power supply control circuit that eliminates the influence of noise output from a given circuit block on other circuit blocks without providing a capacitor outside the LSI. It is.

以下、第4図を参照して本考案の一実施例を説明する。An embodiment of the present invention will be described below with reference to FIG.

なお、第4図に於て第1図と同一箇所には同一符号を付
しである。
In addition, in FIG. 4, the same parts as in FIG. 1 are given the same reference numerals.

即ち、本実施例ではCPU6、発振回路γ、表示部5に
は各々上記スイッチング回路9と同様構成のスイッチン
グ回路11乃至13を介して夫々の回路ブロック毎に分
離して電源電池3から電力の供給が行われる様に成され
ている。
That is, in this embodiment, power is supplied to the CPU 6, the oscillation circuit γ, and the display unit 5 from the power source battery 3 separately for each circuit block via switching circuits 11 to 13 having the same configuration as the switching circuit 9. It is designed so that it can be carried out.

これらスイッチング回路11乃至13は各々Pチャンネ
ルMO8型電界効果トランジスタlla乃至13a、及
びNチャンネルMO3型電界効果トランジスタ11b乃
至13bで構成されている。
These switching circuits 11 to 13 are each composed of P-channel MO8 type field effect transistors lla to 13a and N-channel MO3 type field effect transistors 11b to 13b.

しかして、スイッチング回路11のトランジスタIla
のドレイン側電極は接地され、トランジスタ11bのソ
ース側電極は電源電池3に接続され、更にトランジスタ
11aのソース側電極及びトランジスタ11bのドレイ
ン側電極はCPU6に接続されて電力の供給を行なう。
Therefore, the transistor Ila of the switching circuit 11
The drain side electrode of the transistor 11b is grounded, the source side electrode of the transistor 11b is connected to the power supply battery 3, and the source side electrode of the transistor 11a and the drain side electrode of the transistor 11b are connected to the CPU 6 to supply power.

また、トランジスタlla、llbのゲート側電極は電
源制御回路8に接続されこの電源制御回路8の出力によ
って開閉制御される。
Furthermore, the gate side electrodes of the transistors lla and llb are connected to a power supply control circuit 8 and are controlled to open and close by the output of this power supply control circuit 8.

またスイッチング回u12,13に於ても同様に、トラ
ンジスタ12a。
Similarly, in the switching circuits u12 and u13, the transistor 12a.

13aのドレイン側電極は接地され、トランジスタ12
b 、 13bのソース側電極は電源電池3に接続され
ており、トランジスタ12aのソース側電極及びトラン
ジスタ12bのドレイン側電極は発振回路7に、トラン
ジスタ13aのソース側電極及びトランジスタ13bの
ドレイン側電極は表示部5に各々接続されると共に、ト
ランジスタ12a、12bあるいはトランジスタ13a
The drain side electrode of the transistor 13a is grounded, and the transistor 12
The source electrodes of transistors b and 13b are connected to the power supply battery 3, the source electrodes of the transistor 12a and the drain electrode of the transistor 12b are connected to the oscillation circuit 7, and the source electrodes of the transistor 13a and the drain electrode of the transistor 13b are connected to the oscillation circuit 7. The transistors 12a and 12b or the transistor 13a are connected to the display section 5, respectively.
.

13bは電源制御回路8に接続されて供給電源の制御が
行われる。
13b is connected to the power supply control circuit 8 to control the power supply.

このように本実施例ではCPU6、発振回路7及び表示
部5に対し夫々独立したスイッチング回路11乃至13
を設け、これ等スイッチング回路11乃至13のオン抵
抗を利用しである回路ブロックから出力されたノイズが
他の回路ブロックの電源供給ラインにのるのを防いでい
る。
In this way, in this embodiment, switching circuits 11 to 13 are provided independently for the CPU 6, the oscillation circuit 7, and the display section 5, respectively.
is provided, and the on-resistance of these switching circuits 11 to 13 is used to prevent noise output from one circuit block from entering the power supply line of another circuit block.

次に、本実施例に於る作用を説明する。Next, the operation of this embodiment will be explained.

即ち、計算機が動作中は電源制御回路8からは1”(H
)が出力され各スイッチング回路11乃至13のトラン
ジスタ11a乃至13aは非導通状態、またトランジス
タ11b乃至13bは導通状態となる。
That is, while the computer is operating, the power supply control circuit 8 outputs 1" (H
) is output, and the transistors 11a to 13a of each switching circuit 11 to 13 become non-conductive, and the transistors 11b to 13b become conductive.

従って、これ等各スイッチング回路11乃至13は全て
電源電池3の(+V)の電圧を出力し、CPU6、発振
回路7及び表示回路5に対する電力供給を行う。
Therefore, these switching circuits 11 to 13 all output the voltage (+V) of the power supply battery 3, and supply power to the CPU 6, the oscillation circuit 7, and the display circuit 5.

ところで、このように電力供給を受けて各回路が動作し
た場合特に発振回路1は上述した如くノイズを出力し、
このノイズがスイッチング回路12の出力ライン、即ち
発振回路Tへの電源供給ライン12cにのる。
By the way, when each circuit operates in response to power supply, especially the oscillation circuit 1 outputs noise as described above,
This noise is transferred to the output line of the switching circuit 12, that is, the power supply line 12c to the oscillation circuit T.

しかしながら、このスイッチング回路12には第3図で
説明したと同様のオン抵抗がある為、第5図に示す如く
の等両回路となり、スイッチング回路12のオン抵抗1
2r及びコンデンサ2は結果的に(図中点線で結線した
如くの閉回路が形成されることにより)積分回路を形成
し、上記出力ライン12cにのったノイズ分はこの積分
回路でカットされ、他の回路ブロック、つまりCPU6
及び表示部5への影響はなくなる。
However, since this switching circuit 12 has an on-resistance similar to that explained in FIG. 3, it becomes an equal circuit as shown in FIG.
2r and the capacitor 2 form an integrating circuit (by forming a closed circuit as shown by the dotted line in the figure), and the noise on the output line 12c is cut by this integrating circuit. Other circuit blocks, i.e. CPU6
And the influence on the display section 5 disappears.

一方、上記発振回路7で生じスイッチング回路12の出
力ライン12cにのったノイズは上記のタロくカットさ
れるが、そのノイズは発振回路70発振出力として出力
されCPU6に印加される。
On the other hand, the noise generated in the oscillation circuit 7 and transferred to the output line 12c of the switching circuit 12 is cut off as described above, but the noise is outputted as an oscillation output of the oscillation circuit 70 and applied to the CPU 6.

しかしながら、この発振出力のノイズは以下の理由によ
って同等問題とはならない。
However, this oscillation output noise does not pose an equivalent problem for the following reasons.

叩ち、CPU&はその基本タイミング信号を発振回路7
の出力に基づいて作成するものでありたとえ発振回路γ
から通常の出力期間よりも短かい期間でパルスが出力さ
れたとしても、CPU6では、その時だけ若干動作サイ
クルが早くなる程度で、各部はあくまでもその同期をく
ずすことはなく、誤動作を起すことはない。
The CPU & sends its basic timing signal to the oscillator circuit 7.
It is created based on the output of the oscillation circuit γ
Even if a pulse is output in a shorter period than the normal output period, the CPU 6 will only speed up the operation cycle slightly at that time, and each part will not lose its synchronization and will not malfunction. .

また、発振回路7以外の各回路ブロック、CPU6及び
表示部5についても同様に各スイッチング回路11及び
130オン抵抗11r及び13rがあり、これ等の各部
で生じたノイズ(極めて希ではあるが)も上記同様に他
の回路ブロックに影響を与えることはない。
In addition, each circuit block other than the oscillation circuit 7, the CPU 6, and the display unit 5 also have switching circuits 11 and 130 and on-resistances 11r and 13r, and noise generated in each of these parts (although extremely rare) As above, other circuit blocks are not affected.

次にオフ状態についで説明すると、キー人力部4の各キ
ーが所定時間以上操作されない場合は電源制御回路8が
この状態を検出し、その出力を” 0 ” (L)とす
る。
Next, the off state will be explained. When each key of the key manual section 4 is not operated for a predetermined period of time or more, the power supply control circuit 8 detects this state and sets its output to "0" (L).

、従って、各スイッチング回路11乃至13ではトラン
ジスタ11a乃至T3aが導通状態、11b乃至13b
が非導通状態となってCPU6、発振回路T及び表示部
5には接地電位が印加されその動作は停止する。
, Therefore, in each switching circuit 11 to 13, transistors 11a to T3a are in a conductive state, and transistors 11b to 13b are in a conductive state.
becomes non-conductive, the ground potential is applied to the CPU 6, the oscillation circuit T, and the display section 5, and their operations are stopped.

このように、本実施例では各スイッチング回路11乃至
130オン抵抗11r乃至13rを利用し各回路ブロッ
ク(CPU6、発振回路I及び表示部5)への電源供給
ライン11c乃至13cは各スイッチング回路11乃至
13のオン抵抗11r乃至13rの後段で共通接続する
ことにより、夫夫のオン抵抗11r乃至13rは各々コ
ンデンサ2と共に積分回路を形成することによって自己
の回路ブロックで生に自己の電源ラインにのせたノイズ
を他の回路ブロックの電源ラインにのぜその動作に影響
を与えることはない。
As described above, in this embodiment, each switching circuit 11 to 130 and the on-resistance 11r to 13r are used, and the power supply lines 11c to 13c to each circuit block (CPU 6, oscillation circuit I, and display section 5) are connected to each switching circuit 11 to 130. By connecting the on-resistances 11r to 13r in common at the latter stages of the on-resistances 11r to 13r, the on-resistances 11r to 13r of the husband and husband each form an integrating circuit with the capacitor 2, and are directly placed on the own power supply line with their own circuit blocks. Noise will not be introduced into the power supply lines of other circuit blocks and will not affect their operation.

な訃、上記実施例では、各回路を機能的にブロック化し
て、各ブロック毎にスイッチング回路を設は電力を供給
したが、本考案は必ずしもこれには限られずノイズを発
生し易い回路ブロックにのみスイッチング回路を設ける
ようにしても良い。
Unfortunately, in the above embodiment, each circuit is functionally divided into blocks, and a switching circuit is provided for each block to supply power. However, the present invention is not necessarily limited to this, and can be applied to circuit blocks that are likely to generate noise. Alternatively, a switching circuit may be provided only.

また、上記実施例ではオートパワーオフ機能を有する場
合について説明し、各スイツチン、ffl路11乃至1
3のオンオフは電源側(財)回路8の出力によって制御
するようにしたが、本考案はオートパワーオフ機能をも
ったものに限られることなく各スイッチング回路JT乃
至13は電源スィッチにより直接制剤するようにしても
良い。
In addition, in the above embodiment, a case is explained in which an auto power off function is provided, and each of the switch pins and ffl paths 11 to 1
3 is controlled by the output of the power supply circuit 8, but the present invention is not limited to those having an auto power-off function, and each switching circuit JT to 13 can be controlled directly by the power switch. You may also do this.

以上詳細に説明した如く、本考案に衣れば、ノイズを発
生し易い回路ブロックと他の回路ブロックに夫々独立し
てオン抵抗を有するスイッチング回路を設けるのみで他
回路ブロックへのノイズの影響を防ぐことが可能となり
、従来の様にノイズ防止のためのコンデンサを設ける必
要がないため、LSIのピン数も少なくて済み、電子機
器本体の製造単画が非常に安画となる等の多大の利点を
有している。
As explained in detail above, according to the present invention, the influence of noise on other circuit blocks can be reduced by simply providing switching circuits each having an on-resistance independently in a circuit block that tends to generate noise and in other circuit blocks. Since there is no need to provide a capacitor for noise prevention as in the past, the number of pins on the LSI can be reduced, and a large number of manufacturing costs are required, such as making the single screen of the electronic device itself very cheap. It has advantages.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の計算機の回路ブロック図、第2図は第1
図に於て、ノイズによる誤動作を想定した場合のレベル
変化を示す図、第3図は第1図に於けるスイッチング回
路9等の等画回路を示す図、第4図は本考案の一実施例
を説明する為の回路ブロック図、第5図は第4図に於る
スイッチング回路11乃至13等の等価回路を示す図で
ある。 1・・・LSI、3・・・電源電池、5・・・表示部、
6・・・CPU、γ・・・発振回路、8・・・電源制御
回路、11゜12.13・・・スイッチング回路。
Figure 1 is a circuit block diagram of a conventional computer, and Figure 2 is a circuit block diagram of a conventional computer.
In the figure, a diagram showing a level change assuming a malfunction due to noise, Figure 3 is a diagram showing an isometric circuit such as the switching circuit 9 in Figure 1, and Figure 4 is an example of an implementation of the present invention. FIG. 5, a circuit block diagram for explaining an example, is a diagram showing equivalent circuits of the switching circuits 11 to 13, etc. in FIG. 4. 1...LSI, 3...Power battery, 5...Display section,
6...CPU, γ...Oscillation circuit, 8...Power supply control circuit, 11°12.13...Switching circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] スイッチング回路のオン、オフにより、電子機器本体の
各回路への電力供給の制御が行われる様に成された電子
機器に於て、上記電子機器本体を機能別に複数の回路ブ
ロックに分割し、この分割された回路ブロックのうちの
少なくとも一つの回路ブロックと他の回路ブロックに夫
々独立してオン抵抗を有するスイッチング回路を設けた
ことを特徴とする電源供給制御回路。
In an electronic device in which the power supply to each circuit of the electronic device is controlled by turning on and off a switching circuit, the electronic device is divided into a plurality of circuit blocks according to function. A power supply control circuit characterized in that switching circuits each having an on-resistance are independently provided in at least one circuit block and another circuit block among the divided circuit blocks.
JP11891678U 1978-08-30 1978-08-30 Power supply control circuit Expired JPS5831215Y2 (en)

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