JPS5829657B2 - flip-flop circuit - Google Patents
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- JPS5829657B2 JPS5829657B2 JP51085222A JP8522276A JPS5829657B2 JP S5829657 B2 JPS5829657 B2 JP S5829657B2 JP 51085222 A JP51085222 A JP 51085222A JP 8522276 A JP8522276 A JP 8522276A JP S5829657 B2 JPS5829657 B2 JP S5829657B2
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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Description
【発明の詳細な説明】
この発明は、ゲート回路を用いて構成されるフリップフ
ロップ回路に係り、特に集積回路技法に適し、かつ電源
の投入時に出力の状態を決め得るフリップフロップ回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a flip-flop circuit constructed using a gate circuit, and particularly to a flip-flop circuit that is suitable for integrated circuit technology and that can determine the state of its output when power is turned on. .
ゲート回路を用いて構成されるフリップフロップ回路は
半導体集積回路等に広く使用されている。Flip-flop circuits configured using gate circuits are widely used in semiconductor integrated circuits and the like.
第１図はその代表例を示すブロック図であり、２人力の
ナントゲートを２個使用して構成されるＲ−Ｓフリップ
・フロップ回路であり、この第１図において、１，２は
それぞれナンドゲ゛−トを示し、３はナントゲート１の
入力端子、４はその出力端子、５はナントゲート２の入
力端子、６はナンドゲ゛−ト２の出力端子である。Figure 1 is a block diagram showing a typical example of this, and is an R-S flip-flop circuit constructed using two Nand gates powered by two people. 3 is the input terminal of the Nandt gate 1, 4 is the output terminal thereof, 5 is the input terminal of the Nandt gate 2, and 6 is the output terminal of the Nandt gate 2.
このように構成された回路において、ナントゲート１の
入力端子３がゝＬ“レベルで、ナントゲート２の入力端
子５が９Ｈ“レベルのとき、ナントゲート１の出力端子
４がゝＨ“レベルで、ナントゲ−ト２の出力端子６がＸ
Ｌ“レベルとなる。In the circuit configured in this way, when the input terminal 3 of the Nantes gate 1 is at the "L" level and the input terminal 5 of the Nantes gate 2 is at the 9H" level, the output terminal 4 of the Nantes gate 1 is at the "H" level. , the output terminal 6 of the Nant gate 2 is
It becomes “L” level.
逆に、入力端子３がゝＨ“レベルで、入力端子５がゝＨ
〃レベルのときには、出力端子４がゝＬ“レベルで出力
端子６がゝＨ〃レベルとなり、これはＲ−Ｓフリップフ
ロップ回路の機能である。Conversely, input terminal 3 is at "H" level and input terminal 5 is at "H" level.
〃level, the output terminal 4 is at the ``L'' level and the output terminal 6 is at the ``H'' level, which is the function of the R-S flip-flop circuit.
第２図は第１図のブロックで示すＲ−Ｓフリップフロッ
プ回路の一般的な回路構成を示す結線図である。FIG. 2 is a wiring diagram showing a general circuit configuration of the R-S flip-flop circuit shown in the blocks of FIG. 1.
この第２図に示すＲ−Ｓフリップフロップ回路において
第１図と同一符号のものは相当部分を示し、ナントゲー
ト１はマルチ・エミッタトランジスタ７、エミツクフオ
ロワ回路を形成するトランジスタ８，９、出力トランジ
スタ１０、抵抗１２〜１５およびダイオード１１で構成
されている。In the R-S flip-flop circuit shown in FIG. 2, the same reference numerals as in FIG. , resistors 12 to 15 and a diode 11.
すなわち、マルチ・エミッタトランジスタ７でアンド回
路の機能を有するゲート部を構成し、出力トランジスタ
１０でインバータ回路を形成したトランジスタ・］・ラ
ンジスタ・ロジック（ＴＴＬ）による２人力ナンドゲー
トである。That is, it is a two-man NAND gate using transistor logic (TTL) in which the multi-emitter transistor 7 constitutes a gate portion having an AND circuit function, and the output transistor 10 forms an inverter circuit.
同様にして、ナンドゲ゛−ト２もマルチ・エミッタ１ヘ
ランジスク１６、トランジスタ１７〜１９、抵抗２１〜
２４およびダイオード２０により構成され、マルチ・エ
ミッタトランジスタ１６でアンドゲート回路の機能を有
するゲート部を構成し、出力トランジスタ１９でインバ
ータ回路を形成し、トランジスタ１７．１８はエミッタ
フォロワ回路を形成して２入力ナンドゲートとしている
。Similarly, NAND gate 2 also has multi-emitter 1 transistor 16, transistors 17 to 19, resistors 21 to
24 and a diode 20, the multi-emitter transistor 16 forms a gate portion having the function of an AND gate circuit, the output transistor 19 forms an inverter circuit, and the transistors 17 and 18 form an emitter follower circuit. The input is a NAND gate.
そしてナンドゲ゛−ト１の出力、すなわち出力トランジ
スタ１０の出力はナンドゲ゛−ト２のマルチ・エミッタ
トランジスタ１６のエミッタの一つに帰還するように構
戒されている。The output of NAND gate 1, that is, the output of output transistor 10, is arranged to be fed back to one of the emitters of multi-emitter transistor 16 of NAND gate 2.
なお、２５はＶｃｃの電圧を供給する電源である。Note that 25 is a power source that supplies a voltage of Vcc.
このように構成されたＲ−Ｓフリップフロップ回路にお
いて、ナントゲート１の出力トランジスタ１０がオン状
態になるには、約３ ＶＢＢ：２． Ｉ Ｖ（出力トラ
ンジスタ１０のベース・エミッタ間オン電圧（＋）トラ
ンジスタ８のベース・エミッタ間オン電圧（＋） ）ラ
ンジスタフのベース・コレクタ間オン電圧）の電源電圧
が必要である。In the R-S flip-flop circuit configured in this manner, approximately 3 VBB:2. A power supply voltage of IV (base-emitter ON voltage (+) of output transistor 10, base-emitter ON voltage (+) of transistor 8, base-collector ON voltage of Ranjistaf) is required.
同様に、ナンドゲ゛−ト２の出力トランジスタ１９がオ
ン状態になるにも、約３ ＶＢＥ二２．Ｉ Ｖの電源電
圧が必要である。Similarly, the output transistor 19 of the NAND gate 2 turns on at about 3 VBE22. IV power supply voltage is required.
すなわち、ナンドゲ゛−ト１の出力トランジスタ１０と
、ナントゲート２の出力トランジスタ１９がオン状態と
なる電源電圧はほぼ等しい。That is, the power supply voltages at which the output transistor 10 of NAND gate 1 and the output transistor 19 of NAND gate 2 are turned on are approximately equal.
したがって、ナントゲート１の入力端子３とナントゲー
ト２の入力端子５がともにゝＨ“レベルの状態で電源を
投入すると、ナントゲート１，２のどちらの出力トラン
ジスタが先にオン状態になるのかわからず電源投入時の
出力の状態が決まらない。Therefore, when the power is turned on with input terminal 3 of Nant gate 1 and input terminal 5 of Nant gate 2 both at "H" level, it is difficult to determine which output transistor of Nant gate 1 or 2 turns on first. The output state cannot be determined when the power is turned on.
これは、論理設計上、数多く発生するものであり、これ
を解決するためには、従来は第３図に示すようにナント
ゲート１，２のうちのいずれか、たとえばナントゲート
１の入力端子３と電源間に抵抗Ｒを接続し、この入力端
子３と接地間にコンデンサＣを接続して、その立ち上が
りを遅くすることによりナントゲート１の入力端子３が
ゝＬ“レベルで、ナントゲート２の入力端子５がゝＨ“
レベルになる状態を作って電源投入時の出力の状態を決
めるように構戒しており、この場合は出力端子４がゝＨ
“レベルで、出力端子６がゝＬ“レベルとなる。This occurs many times in logic design, and in order to solve this problem, conventionally, as shown in FIG. By connecting a resistor R between the input terminal 3 and the power supply, and connecting a capacitor C between this input terminal 3 and the ground to slow down the rise, the input terminal 3 of the Nant gate 1 is at the "L" level and the Nant gate 2 is at the "L" level. Input terminal 5 is "H"
We are careful to create a state where the level becomes high and determine the state of the output when the power is turned on.In this case, output terminal 4 is
At "level", the output terminal 6 becomes "L" level.
しかし、半導体集積回路の内路では、コンデンサを用い
ることは容易ではなく、高々数１０ ＰＦ程度しか作ら
れないので、大きな時定数を得ることは困難であった。However, it is not easy to use capacitors in the internal circuits of semiconductor integrated circuits, and only a few tens of PF can be made at most, making it difficult to obtain a large time constant.
この発明は以上の点に鑑み、このような問題を解決する
と共に、かかる欠点を除去すべくなされたもので、その
目的はフリップフロップ回路の電源立上り時に各ゲート
回路の出力トランジスタがオン状態となるスレショルド
電圧に差をもたせることにより、従来のごとくコンデン
サを使用することなく、電源投入時に出力の状態を容易
に決めることができ、また、通常動作時の各入力端子の
スレッショルド電圧を同じにすることができ、集積回路
技法に適するフリップフロップ回路を提供することにあ
る。In view of the above points, the present invention has been made to solve such problems and eliminate such drawbacks, and its purpose is to turn on the output transistor of each gate circuit when the power of the flip-flop circuit is turned on. By providing a difference in threshold voltage, the output state can be easily determined when the power is turned on without using a capacitor like in the past, and the threshold voltage of each input terminal can be made the same during normal operation. It is an object of the present invention to provide a flip-flop circuit which is capable of high performance and is suitable for integrated circuit technology.
このような目的を達成するため、この発明は、第１およ
び第２のナントゲートを用い、一方の出力を他方の入力
に帰還させて構成されるフリップフロップ回路において
、上記第１および第２のナンドゲ゛−トは、出力段がエ
ミッタフォロワ回路で形成され上記フリップフロップ回
路の出力が反転するときの入力端子が同じである第１お
よび第２のアンドゲートと、この第１および第２のアン
ドゲートのそれぞれの出力を反転して出力する第１およ
び第２の出力トランジスタとこの第１および第２の出力
トランジスタのそれぞれのコレクタと電源間に接続され
た第１および第２の抵抗とで構成され、かつ上記第２の
ナントゲートは前記電源と上記第２の出力トランジスタ
のベースとの間に接続された第３の抵抗を備えるように
したものである。In order to achieve such an object, the present invention provides a flip-flop circuit configured by using first and second Nant's gates and feeding back the output of one to the input of the other. The NAND gate includes first and second AND gates whose output stage is formed by an emitter follower circuit and whose input terminals are the same when the output of the flip-flop circuit is inverted, and the first and second AND gates. Consisting of first and second output transistors that invert and output respective outputs of the gate, and first and second resistors connected between respective collectors of the first and second output transistors and a power supply. and the second Nant gate includes a third resistor connected between the power source and the base of the second output transistor.
以下、図面に基づきこの発明の実施例を詳細に説明する
。Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
まず、実施例を説明する前に、この発明の理解を容易に
するため、第４図に示すフリップフロップ回路について
説明する。First, before describing embodiments, the flip-flop circuit shown in FIG. 4 will be described in order to facilitate understanding of the present invention.
第４図はこの発明によるフリップフロップ回路の説明に
供する回路図である。FIG. 4 is a circuit diagram for explaining the flip-flop circuit according to the present invention.
この第４図において第２図と同一符号のものは相当部分
を示し、この第４図に示す回路の場合も２人力のナンド
ゲ゛−１１の出力を２人力のナントゲート２の入力側に
帰還し、２人力のナントゲート２の出力を２人力のナン
ドゲ゛−ト１の入力側に帰還するようにしてフリップフ
ロップ回路を構成している。In Fig. 4, the same numbers as in Fig. 2 indicate corresponding parts, and in the case of the circuit shown in Fig. 4, the output of the two-man powered Nand gate 11 is fed back to the input side of the two-man powered Nand gate 2. A flip-flop circuit is constructed in such a way that the output of the two-man powered Nand gate 2 is fed back to the input side of the two-man powered Nand gate 1.
そして、この２人力ナンドゲ゛−１１は第２図に示す従
来の場合と同様に構戒されている。This two-man powered NAND game 11 is maintained in the same manner as the conventional case shown in FIG.
すなわち、マルチ・エミッタトランジスタ７でゲート部
が構成されており、このマルチ・エミッタトランジスタ
７の第１のエミッタは入力端子３に接続され、第２のエ
ミッタはナントゲート２の出力端子６に接続され、ベー
スは抵抗１２を介して電源２５の正極側に接続されてい
る。That is, a gate section is constituted by a multi-emitter transistor 7, the first emitter of this multi-emitter transistor 7 is connected to the input terminal 3, and the second emitter is connected to the output terminal 6 of the Nandt gate 2. , the base is connected to the positive electrode side of a power supply 25 via a resistor 12.
そして、このマルチ・エミッタトランジスタ７のコレク
タはトランジスタ８のベースに接続され、そのトランジ
スタ８のコレクタは抵抗１３を介して電源２５の正極側
に接続されると共に、トランジスタ９のベースに接続さ
れ、また、このトランジスタ８のエミッタは抵抗１４を
介して電源２５の負極側に接続されると共に、出力トラ
ンジスタ１０のベースに接続されている。The collector of this multi-emitter transistor 7 is connected to the base of a transistor 8, and the collector of the transistor 8 is connected to the positive side of a power supply 25 via a resistor 13, and is also connected to the base of a transistor 9. The emitter of this transistor 8 is connected to the negative electrode side of a power supply 25 via a resistor 14, and is also connected to the base of an output transistor 10.
そして、この出力トランジスタ１０のエミッタは電源２
５の負極側に接続され、コレクタは出力端子４に接続さ
れると共に、ダイオード１１を介してトランジスタ９の
エミッタに接続されている。The emitter of this output transistor 10 is connected to the power supply 2.
The collector is connected to the output terminal 4 and the emitter of the transistor 9 via a diode 11.
また、このトランジスタ９のコレクタは抵抗１５を介し
て電源２５の正極側に接続されている。Further, the collector of this transistor 9 is connected to the positive electrode side of a power source 25 via a resistor 15.
そして、出力トランジスタ１０はゲ゛−ト部の出力を反
転するインバータ回路を形成しており、また、トランジ
スタ８，９はエミッタフォロワ回路として使用されてい
る。The output transistor 10 forms an inverter circuit that inverts the output of the gate section, and the transistors 8 and 9 are used as an emitter follower circuit.
一方、ナントゲート２の方はアンド回路の機能を有して
ゲート部を形成するマルチ・エミッタトランジスタ２６
と出力トランジスタ２γとを主体にして構成されており
、出力トランジスタ２７はマルチ・エミッタトランジス
タ２６の出力を反転して出力するものである。On the other hand, the Nant gate 2 has a multi-emitter transistor 26 that has the function of an AND circuit and forms the gate part.
The output transistor 27 inverts the output of the multi-emitter transistor 26 and outputs it.
そして、マルチ・エミッタトランジスタ２６の第１のエ
ミッタはナントゲート１の出力端子４に接続され、第２
のエミッタは入力端子５に接続されており、このマルチ
・エミッタトランジスタ２６のベースは抵抗２８を介し
て電源２５の正極側に接続され、コレクタは出力トラン
ジスタ２７のベースに接続されている。The first emitter of the multi-emitter transistor 26 is connected to the output terminal 4 of the Nant gate 1, and the second
The emitter of the multi-emitter transistor 26 is connected to the input terminal 5, the base of the multi-emitter transistor 26 is connected to the positive side of the power supply 25 via a resistor 28, and the collector is connected to the base of the output transistor 27.
また、この出力トランジスタ２７のエミッタは電源２５
の負極側に接続され、コレクタは抵抗２９を介してこの
電源２５の正極側に接続されると共に、出力端子６に接
続されている。Further, the emitter of this output transistor 27 is connected to the power supply 25.
The collector is connected to the positive side of this power supply 25 via a resistor 29, and is also connected to the output terminal 6.
つぎにこの第４図に示す回路の動作を説明する。Next, the operation of the circuit shown in FIG. 4 will be explained.
まず、ここで第２図で考察したように、ナンドゲ゛−ト
１の出力トランジスタ１０とナンドゲ゛−ト２の出力ト
ランジスタ２７がオンとなる電源電圧を考えると、ナン
ドゲ゛−ト１の出力トランジスタ１０がオン状態となる
電源電圧は第２図で説明した通り約３ ＶＢＥ二２．１
■である。First, as discussed in FIG. 2, considering the power supply voltage at which the output transistor 10 of NAND gate 1 and the output transistor 27 of NAND gate 2 are turned on, the output transistor of NAND gate 1 The power supply voltage at which 10 turns on is approximately 3 VBE22.1 as explained in Figure 2.
■It is.
一方、ナンドゲ゛−ト２の出力トランジスタ２７がオン
状態となる電源電圧は約２ ＶＢＢ＝１．４ Ｖ（出力
トランジスタ２７のベース・エミッタ間オン電圧（＋）
マルチ・エミッタトランジスタ２６のベースコレクタ間
オン電圧）である。On the other hand, the power supply voltage at which the output transistor 27 of the NAND gate 2 is turned on is approximately 2 VBB = 1.4 V (on voltage between the base and emitter of the output transistor 27 (+)
(base-collector on-voltage of the multi-emitter transistor 26).
すなわち、この第４図の場合は、第２図とは違って、ナ
ンドゲ゛−ト１の出力トランジスタ１０とナンドゲ゛−
ト２の出力トランジスタ２７がオン状態になる電源電圧
には差がある。That is, in the case of this FIG. 4, unlike in FIG. 2, the output transistor 10 of the NAND gate 1 and the NAND gate
There is a difference in the power supply voltage at which the output transistor 27 of the output transistor 2 is turned on.
（出力トランジスタ２７の方が低い。(The output transistor 27 is lower.
）したがって、ナントゲート１の入力端子３とナントゲ
ート２の入力端子５がともにゝＨ“レベルの状態で電源
を投入しても、必ず、ナントゲート２の出力端子６の方
が先にオン状態となり、その出力がナンドゲ゛−ト１の
マルチ・エミッタトランジスタ７の第２のエミッタに帰
還され、ナントゲート１の出力端子４がゝＨ“レベルと
なる。) Therefore, even if the power is turned on when both the input terminal 3 of the Nante Gate 1 and the input terminal 5 of the Nante Gate 2 are at the "H" level, the output terminal 6 of the Nante Gate 2 will always turn on first. The output is fed back to the second emitter of the multi-emitter transistor 7 of the NAND gate 1, and the output terminal 4 of the NAND gate 1 goes high.
このため、コンデンサを使用せずに電源投入時の出力を
決めることができ、電源投入時の自動リセット回路には
非常に有効である。Therefore, the output when the power is turned on can be determined without using a capacitor, and this is very effective for an automatic reset circuit when the power is turned on.
特に、前にも述べたように、コンデンサを使用しないの
で、半導体集積回路内部での電源投入時の自動リセット
回路などに非常な効果をもたらすものである。In particular, as mentioned above, since no capacitor is used, this is very effective for automatic reset circuits when power is turned on inside semiconductor integrated circuits.
しかしながら、このようなフリップフロップ回路におい
ては、通常動作の時の入力端子３と入力端子５のスレッ
ショルド電圧が異なってしまうと不都合を生ずる。However, in such a flip-flop circuit, a problem arises if the threshold voltages of input terminal 3 and input terminal 5 during normal operation are different.
すなわち、入力端子３はスレッショルド電圧ｖＴがＶＴ
＝ ３ ＶＢＥξ２．１■となり、入力端子５はＶＴ
＝ＩＶＢＥ＃０．７Ｖとなる。That is, the input terminal 3 has a threshold voltage vT equal to VT.
= 3 VBEξ2.1■, and input terminal 5 is VT
=IVBE#0.7V.
このように、スレッショルド電圧が入力端子により異な
ると、前段の回路構成が非常に複雑になり非常に厄介と
なる。If the threshold voltage differs depending on the input terminal in this way, the circuit configuration at the previous stage becomes very complicated and very troublesome.
第５図はこの発明によるフリップフロップ回路の一実施
例を示す回路図で、上記の点を補償し、ナントゲート１
，２の入力スレッショルド電圧を揃えるようにしたもの
である。FIG. 5 is a circuit diagram showing an embodiment of a flip-flop circuit according to the present invention, in which the above points are compensated for and a Nant gate 1
, 2 have the same input threshold voltage.
この第５図において第４図と同一部分には同一符号を付
して説明を省略する。In FIG. 5, the same parts as those in FIG. 4 are given the same reference numerals, and their explanation will be omitted.
そして、この第５図に示す実施例においては、ナントゲ
ート１はマルチ・エミッタトランジスタ３０、トランジ
スタ３１〜３５、ダイオード３６〜３７、抵抗３８〜４
３で２人力のアンドゲートを構成し、このアンドゲート
の出力側にその出力を反転して出力する出力トランジス
タ４５を設け、この出力トランジスタ４５のコレクタと
電源２５の正極側との間に抵抗４６を接続したものであ
る。In the embodiment shown in FIG. 5, the Nant gate 1 includes a multi-emitter transistor 30, transistors 31-35, diodes 36-37, resistors 38-4
3 constitutes a two-man powered AND gate, an output transistor 45 is provided on the output side of this AND gate to invert and output the output, and a resistor 46 is connected between the collector of this output transistor 45 and the positive side of the power supply 25. is connected.
また、ナントゲート２はナントゲート１における２人力
のアンドゲートの出力側に出力トランジスタ４７を設け
るとともに、この出力トランジスタ４７のベースとコレ
クタよりそれぞれ抵抗４８゜４９を介して電源２５の正
極側に接続したものである。In addition, the Nant gate 2 is provided with an output transistor 47 on the output side of the two-man power AND gate in the Nant gate 1, and the base and collector of this output transistor 47 are connected to the positive side of the power supply 25 via resistors 48° and 49, respectively. This is what I did.
すなわち、ナントゲート１の回路に抵抗４８が１個付加
した回路構成となっている。That is, the circuit configuration is such that one resistor 48 is added to the circuit of the Nant gate 1.
そして、これら各ナントゲート１，２は、出力段がエミ
ッタフォロワ回路で形成され、フリップフロップ回路の
出力が反転するときの入力電圧が同じである第１および
第２のアンドゲートを備えている。Each of these NAND gates 1 and 2 has an output stage formed by an emitter follower circuit, and includes first and second AND gates whose input voltages are the same when the output of the flip-flop circuit is inverted.
つぎにこの第５図に示す実施例の動作を説明する。Next, the operation of the embodiment shown in FIG. 5 will be explained.
まず、ナンドゲ゛−ト１の出力トランジスタ４５がオン
状態となる電源電圧は約３ＶＢＢ：２．ＩＶ（出力トラ
ンジスタ４５のベース・エミッタ間オン電圧（＋）ダイ
オード３７のオン電圧（＋）トランジスタ３４のベース
・エミッタ間オン電圧）であり、また、ナントゲート２
の出力トランジスタ４７がオン状態となる電源電圧はＩ
ＶＢＥ、：０．７Ｖ（出力トランジスタ４７のベース・
エミッタ間オン電圧）である。First, the power supply voltage at which the output transistor 45 of the NAND gate 1 is turned on is approximately 3VBB:2. IV (on voltage between the base and emitter of the output transistor 45 (+), on voltage of the diode 37 (+), on voltage between the base and emitter of the transistor 34), and the Nandt gate 2
The power supply voltage at which the output transistor 47 turns on is I
VBE: 0.7V (base of output transistor 47
(on-emitter voltage).
すなわち、ナンドゲ゛−１１の出力トランジスタ４５と
ナンドゲ゛−ト２の出力トランジスタ４７がオン状態と
なる電源電圧には差があり、出力トランジスタ４７のオ
ン状態となる電源電圧が低い。That is, there is a difference in the power supply voltages at which the output transistor 45 of NAND gate 11 and the output transistor 47 of NAND gate 2 are turned on, and the power supply voltage at which the output transistor 47 is turned on is lower.
したがって、第４図に示す回路の場合と同様に入力端子
３と入力端子５がともに１Ｈ“レベルの状態で電源を投
入しても必らずナントゲート２の出力端子６の方が先に
オン状態となり、その出力がナントゲート１の入力側に
帰還されてナントゲート１の出力端子４がゝＨ“レベル
となる。Therefore, as in the case of the circuit shown in Fig. 4, even if the power is turned on with both input terminals 3 and 5 at the 1H level, the output terminal 6 of the Nant gate 2 will always turn on first. The output is fed back to the input side of the Nandts gate 1, and the output terminal 4 of the Nandts gate 1 becomes "H" level.
そして、通常動作のときに入力端子３および入力端子５
のスレッショルド電圧ｖＴはｙＴ＝２ｖＢＥξ１．４■
となり、ドライブしたとき平等に扱える。Then, during normal operation, input terminal 3 and input terminal 5
The threshold voltage vT is yT=2vBEξ1.4■
Therefore, it can be treated equally when driving.
このように、この第５図に示す実施例においては、入力
端子３でも入力端子５でも同じスレッショルド電圧とな
るので、前段を設定する必要がない。In this way, in the embodiment shown in FIG. 5, the same threshold voltage is obtained at input terminal 3 and input terminal 5, so there is no need to set the previous stage.
以上説明したように、この発明によれば通常動作のとき
に各入力端子のスレッショルド電圧を同じ電圧にするこ
とができるので、前段を設定する必要がなくなり、また
、従来のごとくコンデンサを使用することがなく、電源
投入時に出力の状態を容易に決めることができ、集積回
路技法に適するフリップフロップ回路を実現することが
でき、さらに、ゲート回路を用いて構成されるフリップ
フロップ回路の電源立上り時に各ゲート回路の出力トラ
ンジスタがオン状態となるスレショルド電圧に差をもた
せるようにしたので、両ゲート回路の入力端子がともに
Ｈ“レベルの状態で電源を投入しても、いずれか一方の
ゲート回路の出力端子をゝＨ“レベルにすることができ
、したがって電源投入時における出力状態を決めること
ができ、電源投入時の自動リセット回路には非常に有効
であるばかりか従来のごとくコンデンサを用いることも
なくなり、半導体集積回路内部での電源投入時の自動リ
セット回路などに用いて顕著な効果を発揮するという点
において極めて有効である。As explained above, according to the present invention, the threshold voltage of each input terminal can be set to the same voltage during normal operation, so there is no need to set the previous stage, and there is no need to use a capacitor as in the conventional case. This makes it possible to easily determine the state of the output when the power is turned on, making it possible to realize a flip-flop circuit suitable for integrated circuit technology. Since the threshold voltages at which the output transistors of the gate circuits are turned on are different, even if the power is turned on with the input terminals of both gate circuits at H level, the output of either gate circuit will not be the same. The terminal can be brought to the "H" level, so the output state when the power is turned on can be determined, which is not only very effective for automatic reset circuits when the power is turned on, but also eliminates the need for a capacitor as in the past. , it is extremely effective in that it can be used in an automatic reset circuit when power is turned on inside a semiconductor integrated circuit, etc., and exhibits a remarkable effect.
第１図はナントゲートを２個使用して構成されるＲ−Ｓ
フリップフロップ回路の一例を示すブロック図、第２図
は第１図のＲ−Ｓフリップフロップ回路の一般的な回路
構成を示す結線図、第３図は電源投入時に従来の７９７
７７１７７回路の出力の状態を決めるための回路図、第
４図はこの発明のフリップフロップ回路の説明に供する
回路図、第５図はこの発明のフリップフロップ回路の一
実施例を示す回路図である。
１．２・・・・・・ナントゲート、３０・・・・・・マ
ルチ・エミッタトランジスタ、３１〜３５・・・・・・
・トランジスタ、４５．４７・・・・・・出力トランジ
スタ、４６゜４８．４９・・・・・・抵抗。Figure 1 shows an R-S constructed using two Nant gates.
A block diagram showing an example of a flip-flop circuit, Fig. 2 is a wiring diagram showing a general circuit configuration of the R-S flip-flop circuit shown in Fig. 1, and Fig. 3 shows a conventional 797
4 is a circuit diagram for explaining the flip-flop circuit of the present invention, and FIG. 5 is a circuit diagram showing an embodiment of the flip-flop circuit of the present invention. . 1.2...Nant gate, 30...Multi-emitter transistor, 31-35...
・Transistor, 45.47... Output transistor, 46°48.49... Resistor.
Claims (1)
を他方の人力に帰還させて構成されるフリップフロップ
回路において、前記第１および第２のナントゲートは出
力段がエミツクフオロワ回路で形成され前記フリップフ
ロップ回路の出力が反転するときの入力電圧が同じであ
る第１および第２のアンドゲートと、この第１および第
２のアンドゲートのそれぞれの出力を反転して出力する
第１および第２の出力トランジスタと、この第１および
第２の出力トランジスタのそれぞれのコレクタと電源間
に接続された第１および第２の抵抗とで構成され、かつ
前記第２のナントゲートは前記電源と前記第２の出力ト
ランジスタのベースとの間に接続された第３の抵抗を備
えたことを特徴とするフリップフロップ回路。1 In a flip-flop circuit configured by using first and second Nant gates and feeding back the output of one to the other input, the output stage of the first and second Nant gates is formed by an emitter follower circuit, and first and second AND gates that have the same input voltage when the output of the flip-flop circuit is inverted; and first and second AND gates that invert and output the respective outputs of the first and second AND gates. and first and second resistors connected between respective collectors of the first and second output transistors and a power supply, and the second Nant gate is connected between the power supply and the first A flip-flop circuit comprising a third resistor connected between the base of the second output transistor and the base of the second output transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51085222A JPS5829657B2 (en) | 1976-07-17 | 1976-07-17 | flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51085222A JPS5829657B2 (en) | 1976-07-17 | 1976-07-17 | flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5310953A JPS5310953A (en) | 1978-01-31 |
| JPS5829657B2 true JPS5829657B2 (en) | 1983-06-24 |
Family
ID=13852529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51085222A Expired JPS5829657B2 (en) | 1976-07-17 | 1976-07-17 | flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829657B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD204947A1 (en) * | 1982-04-20 | 1983-12-14 | Manfred Neumann | EQUIPMENT FOR ELECTRON RADIATION STEAMING BROADER |
| JPS6067666A (en) * | 1983-09-21 | 1985-04-18 | Matsushita Electric Ind Co Ltd | Thin film forming method |
| JPS60165372A (en) * | 1984-02-09 | 1985-08-28 | Matsushita Electronics Corp | Electron beam vapor deposition apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS431546Y1 (en) * | 1964-07-15 | 1968-01-24 |
-
1976
- 1976-07-17 JP JP51085222A patent/JPS5829657B2/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS431546Y1 (en) * | 1964-07-15 | 1968-01-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5310953A (en) | 1978-01-31 |
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