JPS5825275B2 - 電子楽器の音色制御装置 - Google Patents

Description

【発明の詳細な説明】 （１）発明の概要 この発明は電子楽器の音色制御装置に関し、特にＲＡＭ
（ランダムアクセスメモリ）に音色情報を記憶し、適宜
ＲＡＭより音色情報を取り出し音色制御を行なう装置に
係る。

□（２）従来技術 従来の電子楽器における音色制御装置としては、複数の
固定又は可変抵抗器からなる記憶装置とそれらを選択的
に音色制御回路に導き音色制御する選択スイッチとから
なっていた。

しかしこのような装置では装置全体が大きくなり、好ま
しいものではなかった。

（３）発明の目的 そこでこの発明では従来の記憶装置をＲＡＭに置き換え
、小型化した音色制御装置を提供しようとすると共に電
源投入と同時に又はスイッチの操作によりＲＯＭ（リー
ドオンリイメモリ）内にある音色情報をＲＡＭ内に写し
換え、演奏に支障をきたさないようにした音色制御装置
を目的とするものである。

（４）発明の説明に使用される略号 発明の詳細な説明に入るまえに、この発明の説明に使用
される略号の一欄表を次に示す。

ＣＨ・・・・・・チャンネル（Ｕｌ、Ｕ２、・・・・・
・、Ｓ２ または０〜７） ＡＬ・・・・・・オール（ａｌｌ ）モード指定信号Ｓ
Ｌ・・・・・・セレクト（５ｅｌｅｃｔ ）モード指定
信号ＰＲ・・・・・・プロデユース（Ｐｒｏｄｕｃｅ
）モード指定信号 ＲＥＴ・・・・・・リセット信号 Ｒ／Ｒ”・・・°・ロムからラム（ＲＯＭ ｔｏ
ＲＡＭ）指定信号 ＷＴ・・・・・・ライ） （Ｗｒｉｔｅ ）モード指定
信号ＲＤ・・・・・・リード（Ｒｅａｄ ）モード指定
信号ＥＸ・・・・・・イクスチェンジ（Ｅｘｃｈａｎｇ
ｅ ）モード指定信号 ＣＫｏ・・・・・・システムクロック（ＷＴ 、ＲＤ、
その他のモードで切換えられる） ＣＫ、 ・・・・・・発振出力クロックＣＫ１□・・
・・・・カードに記録されたクロックＣＣ１〜３・・・
・・・チャンネルコードＣＨｏ （Ｓ ＣＨｏ ） 〜
ＣＨ７（Ｓ ＣＨ７） ”−チャンネルタイミング Ｓ Ｈｏ （Ｐ Ｓ Ｈｏ ） 〜Ｓ Ｈ２０（Ｐ Ｓ
Ｈ２６） ””サンプリングタイミング ＥＸｌ、、・・・・・・イクスチェンジのモードタイミ
ング指定信号 り。

、７・・−・・・データコード信号 ＡＤｏ〜７・
・・用アドレスコード信号 Ｏｏ 、５ （Ｏｏ〜。

〜ｏ７．５）・・・・・・サンプリング出力信号 ＷＰＳ・・・・・・カードプロテクトシグナルＳＢＯ・
・・・・・カードローディングシグナルＲ８Ｓ・・・・
・・リバーススイッチシグナルＷＲＣ・・・・・・ライ
ドリードコントロールシグナルＲ８・・・・・・カード
制御装置のリセットシグナルＷＣ・・・・・・ライトコ
ントロールシフナルＲＣ，〜３・・・・・・チャンネル
コード信号ＦＣ・・・・・・フィニツシユコード検出信
号０Ａ−Ｂ・・・・・・一致信号 （５）発明の構成及び作用 以下、図面を参照してこの発明をミュージックシンセサ
イザに適用した一実施例を詳細に説明する。

〔５−１） ミュージックシンセサイザ主要部ブロッ
ク図〔第１図ａ〕の説明 第１図ａは上記ミュージックシンセサイザの主要部のブ
ロック図を示す。

図中鍵盤１は上鍵盤１い下鍵盤１２、ペダル鍵盤１３、
ソロ鍵盤１４ からなり、また各鍵盤１．〜１４はそれ
ぞれ複数の鍵（図示路）を有している。

各鍵盤１、〜１４ に対してこの実施例ではそれぞれ２
組、合計８個の楽音形成回路２゜〜２□が設げられてい
る。

すなわち、上鍵盤１１ に対しては楽音形成回路２゜
、２、が設けられ、これら各回路２゜。

２、は以後の説明ではそれぞれチャンネル０（ＣＨｏま
たはＵｌと略称）またはチャンネル１（ＣＨ，またはＨ
２と略称）と称される。

同様に下鍵盤１□、ペダル鍵盤１３、ソロ鍵盤１４ に
もそれぞれ２組ずつ各楽音形成回路２２（ＣＨ２または
Ｌｌ）、２３（ＣＨ３またはＬ２ ）、２４（ＣＨ４ま
たはｐｌ）、２５（ＣＨ５またはＰ２）、２６（ＣＨ６
またはｓｔ ）、２□（ＣＨ７またはＳ２）が設けられ
ている。

第１図ａにみられるように、各鍵盤１１〜１４からのキ
ー出力信号である高音電圧信号ＫＶまたは押鍵信号すな
わちトリガ信号ＫＯＮが対応するチャンネルの各楽音形
成回路２゜〜２□に送られる。

上記の電圧信号ＫＶは各鍵盤１１〜１４にて押された鍵
に対応した発振周波数（即ち、音階に相当する）の楽音
信号を後述する電圧制御型可変周波数発振器３（ＶＣＯ
）より発生させるための信号である。

また前記トリガ信号ＫＯＮは鍵を押しだときまたは離し
たときに発生する鍵のオン、オフ信号であり、このトリ
ガ信号は後述する各エンベロープジェネレータ（ＥＧ）
６３〜６５をトリガする。

これらＥＧは第１図すに示すようなエンベロープ波形を
出力する。

このエンベロープ波形は、押鍵時（１１＞ からアタ
ックタイム（ＡＴ）の間にイニシャルレベル（ＩＬ）か
らアタックレベル（ＡＬ）まで立上り、以後第１デイケ
イタイム（ＤＴＩ） の間にサスティンレベル（ＳＬ
）まで減衰して離鍵時（ｔ２）まで接続し、離鍵後は第
２ディケイ時間（ＤＴ２） の間にサスティンレベル
（ＳＬ）からイニシャルレベル（ＩＬ）まで立ち下るよ
うな時間経過に従って電圧値の変化する電圧波形信号で
ある。

このようなエンベロープ波形を演奏者の好みによってあ
らかじめ作つ不おく場合は上記の音色制御装置内にある
音色セツティングボードと呼ばれるものによって作られ
る。

楽音形成回路２ｏ〜２□はともに同一の構成を有してお
り、ここではチャンネルＯの楽音形成回路２゜の構成に
つき説明する。

楽音形成回路２゜は直列接続される電圧制御型可変周波
数発振器（ＶＣＯ）３、電圧制御型可変フイ゛ルタ（Ｖ
ＣＦ’）４、電圧制御増幅器（ＶＣＡ）５と、上記ＶＣ
Ｏ１ＶＣＦ、ＶＣＡに対応して設けられるエンベロープ
ジェネレータ（ＥＧ ） ６３，６４．６５ とによ
り構成される。

ｖＣＯは上述したように押された鍵の電圧信号ＫＶに対
応する周波数の楽音信号を発生してＶＣＦに送る、ＶＣ
Ｆはこの楽音信号から特定の高調波成分を有する信号を
取り出して（即ち、上記楽音信号を修飾して）ＶＣＡに
送る。

ＶＣＡは修飾された楽音信号に所定の大きさくエンベロ
ープ）を付与してその出力信号を各チャンネルに共通の
増幅器、スピーカ（ともに図示路）に与え、押鍵に対応
する音がスピーカより発生される。

上記ｖＣＯ１ＶＣＦ、ＶＣＡはそれぞれ対応するＥＧ６
３゜６４．６５から出力される制御電圧波形（エンベロ
ープ波形）により制御され、またＥＧ６３゜６４．６５
はともに鍵盤１から出力されるトリガ信号ＫＯＨにより
トリガされるとともに、音色制御装置７から各チャンネ
ルＣＨｏ−ＣＨ７に対して出力される制御信号０゜〜０
２５ により制御される。

この発明は特に上記音色制御装置７に関連するもので、
この音色制御装置７から出力される制御信号０゜〜０□
５が上述のように各ＥＧ６３，６４，６５ に与えられ
て各エンベロープ波形が決められ、この結果、これらエ
ンベロープ波形にシタがってＶＣＯｌＶＣＦ、ＶＣＡが
制御されるようになっている。

なお、制御信号０゜〜０２５は、各ＥＧ６３，６４，６
５から出力すれるエンベローフ”波形のイニシャルレベ
ル（ＩＬ）、アタックレベル（ＡＬ）、サスティンレベ
ル（ＳＬ）、アタックタイム（ＡＴ）、第１および第２
のディケイタイム（ＤＴｌ）、（ＤＴ２）等を決めるた
めの電圧信号である。

（５−２〕 音色制御装置（第２図）、の概要説明次に
第２図以下の図面を参照して上記音色制御装置γの詳細
を説明する。

先ず第２図につきその全体の構成を概略的に説明する。

この音色制御装置７は後述する８つの動作モードにした
がってミュージックシンセサイザの演奏動作を制御でき
る装置である。

図中の音色セツティングボード（音色セツティング装置
）１６は上記のＥＧ ６３．６４．６５ にエンベロー
プ波形を作るための制御信号を与えうるようにしたもの
で、上述したエンベロープ波形のイニシャルレベル等を
任意に設定できる複数の楽音決定要素制御ボリューム（
可変抵抗器）を基板上に設けられている。

また音色セツティングボード１６上には、上記楽音決定
要素制御ボリュームのほかに楽音信号にビブラート効果
特性等を付与するための複数の楽音決定要素制御スイッ
チも設けられている。

音色セツティングボード１６上の楽音決定要素制御ボリ
ューム、楽音決定要素制御スイッチにより演奏前に設定
された楽音作成のためのアナログ情報（ただし楽音決定
要素制御スイッチの出力はディジタル情報である）は、
Ａ／Ｄ変換装置１７によりディジタル情報に変換されて
データバス２６２ に送り出され、磁気カード（図示路
）や、更にこの磁気カードから内部記憶装置のＲＡＭ（
ランダムアクセスメモリ）１３に書込まれて記憶される
。

他の内部記憶装置であるＲＯＭ（リードオンリメモリ）
１４は標準音色情報の記憶用に設けられたものである。

ミュージックシンセサイザをＲＯＭ１４に記憶されてい
る標準音色情報にて演奏するときには、電源スィッチの
投入と同時にＲＯＭ１４内の標準音色情報がデータバス
２６２を介して上記ＲＡＭ１３にコピーされる。

そして演奏が開始されるとＲＡＭ１３に記憶されている
情報のうち、各チャンネルＣＨｏ〜ＣＨ７の楽音形成回
路２゜〜２□内でアナログ情報として使用されるものは
、データバス２６２を介してＤ／Ａ変換装置２０に送ら
れるアナログ情報に変換される。

そしてこのアナログ情報はサンプルホールド回路２１ａ
によりホールドされる。

またＲＡＭ１３に記憶されている情報のうち、各チャン
ネルＣＨｏ〜ＣＨ７の楽音形成回路２゜〜２□内でディ
ジタル情報として使用されるものは、データバス２６２
を介してラッチ回路２１ｂに送られラッチされる。

そして、上記サンプルホールド回路２１ａおよびラッチ
回路２１ｂに記憶された情報は制御信号０゜〜０２５と
して対応するチャンネルの楽音形成回路２ｏ〜２□に送
られる。

この発明の実施例では、上述したような演奏開始時にＲ
ＯＭ１４の内容をＲＡＭ１３にコピーする動作モードな
Ｒ／Ｒ（ＲＯＭ ｔｏ ＲＡＭ） モードと呼ぶ。

またＲＡＭ１３の内容をサンプルホールド回路２１ａま
たはラッチ回路２１ｂに送って演奏できるようにする動
作モードを演奏モードと呼ぶ。

上記Ｒ／Ｒモードはこの発明の特徴の１つを成すもので
、電源スィッチの投入あるいはリセットスイッチを操作
すれば、直ちにＲ／Ｒモードに入ることができる。

そして、その後、後述する所望のチャンネルスイッチと
トーンセレクトスイッチをオンすることにより演奏モー
ドに入り、このオンされたチャンネルスイッチトーンセ
レクトスイッチに対応する標準音色情報をＲＡＭ１３か
ら読出して演奏することができる。

この実施例ではまた、標準音色情報による演奏から、音
色セツティングボードまたは磁気カードを使用して標準
音色情報以外の音色情報による演奏への切換え、または
この逆の演奏状態への切換えも、後述するプロデユース
スイッチ等、の切換え操作によりワンタッチで行える特
徴もある。

上述した音色セツティングボードを使用して標準音色情
報以外の音色情報による演奏モードを、この発明ではＰ
Ｒ，Ｗ〒モードと呼ぶ。

このモードでは、演奏中に音色セツティングボ。

−ド上の楽音決定要素制御ボリュームまたは楽音決定要
素制御スイッチを操作して得られる情報をサンプルホー
ルド回路２１ａまたはラッチ回路２１ｂに直接送って演
奏する。

なお、上記サンプルホールド回路２１ａから出力されて
いシるアナログ情報、たとえば信号０゜−０”’０−１
９はＯチャンネルに対するものを示す。

また信号ＣＨｏ〜７はチャンネルを指定する信号で、こ
の信号ＣＨｏ、はチャンネルコードＣＣ１〜ＣＣ３（こ
れらは後述するパネルコントロールロジツシク２５にて
作成される信号である。

）をデコーダによりデコードして作成される。

更にラッチ回路２１ｂから出力されているディジタル信
号たとえば０□−２ｏ〜０□−２，は７チヤンネルに対
するものを示す。

ＲＡＭ１３またはＲＯＭ１４のアドレスを指定してこれ
らへ情報を書込んだり、或いはこれらから情報を読出し
たりするために、トーンセレクタ１０、アドレスジェネ
レータ１１が設けられている。

トーンセレクタ１０には各チャン。ネルＣＨｏ〜ＣＨ７
に対応する８個のチャンネル選択スイッチＳＵ、、ＳＵ
２．ＳＬｌ、ＳＬ２゜ＳＰｌ、ＳＦ３．ＳＳ１．ＳＳ２
と、各チャンネル選択スイッチの制御下にそれぞれ８個
のトーンセレクトスイッチ（Ｔ Ｓ□ ”Ｔ Ｓ７と略
称する）・が設けられている。

即ち、この実施例に於いては、各チャンネルに対して設
けられているＲＡＭ１３およびＲＯＭ１４の記憶領域は
それぞれ８個のブロックに分割されており、また各ブロ
ックには１音色分の情報が記憶されるようになっている
。

そして任意のチャンネルの任意のトーンセレクトスイッ
チをオンさせれば、このトーンセレクトスイッチに対応
するＲＡＭ１３またはＲＯＭ１４のアドレスがアドレス
ジェネレータ１１により指定され、上述のように音色情
報の書込み、読出しが行われる。

なお、アドレス信号ＡＤｏ〜ＡＤ７はアドレスバス２６
１ を介してＲＡＭＩ ３、ＲＯＭ１４更に後述するイ
クスチェンジ（ＥＸ）モード用に設けられているＲＡＭ
１５に送られる。

ここで、この実施例の特徴の１つを成す上記ＥＸモード
について説明する。

このＥＸモードはＲＡＭ１３内の同一チャンネルまたは
異なるチャンネルの２つのブロックに記憶されている情
報を互いに交換する際のモードである。

このモードでは、先ず、情報を交換すべき各ブロック内
の情報を一旦一時記憶用のＲＡＭ１５内の異なる領域に
それぞれ記憶させ、次にこれらの情報を相手側のブロッ
ク内に順次転送することにより、情報を互いに交換する
。

このＥＸモードは、後述する各モードの５ＥＬＥＣＴス
イツチ、ＥＸスイッチ、更に該当するチャンネル選択ス
イッチ、トーンセレクトスイッチをそれぞれ操作するこ
とにより実行される。

このようにして、トーンセレクトスイッチに対応する音
色情報の配列状態を演奏に際し最も好都合な状態に自由
に設定できる。

この実施例では更に音色セツティングボード１６により
設定される音色情報を、外部メモリ、たとえば磁気カー
ドに記憶させ、或いはこのようにして磁気カード上に記
憶された音色情報を読出してＲＡＭ１３に記憶させ演奏
に使用したり、また逆にＲＡＭ１３内の情報を磁気カー
ドに記録したりする目的のために、カードＩ１０ロジッ
ク２２、カードリーダ２３、カードリーグ制御ロジック
２４が設けられている。

この実施例では、前述したＰＲ，Ｗ〒モードにて設定さ
れた音色情報をデータバス２６□を介してカードＬ１０
ロジック２２に送り磁気カードに記録する動作をＰＲ，
ＶＶＴモードと呼ぶ。

この実施例の場合、１回のＰＲ，ＷＴモードの操作によ
り１音色分の情報が磁気カードに記録される。

したがって８音色分の情報（これはこの実施例の場合１
チャンネル分の情報に対応する）を磁気カードに記録す
る場合には、１回の記録の終了ごとに音色セツティング
ボード１６上の楽音決定要素制御ボリューム、楽音決定
要素制御スイッチの設定位置を変更して所望の音色情報
が得られるようにし、次いで書込みスイッチ（ＷＲＩＴ
Ｅと略称する）を操作して磁気カードに書込む操作を８
回繰返す。

すなわち、ＰＲ，Ｗ〒モードとＰＲ，ＷＴモードを８回
連続して行う。

なお、上記の操作の繰返しにより８枚の磁気カードに８
音色分の情報を記録した場合、この情報を更に１枚の磁
気カードに記録しなおしたいときには、８枚の磁気カー
ドの情報を一且ＲＡＭ１３に書込み、次いでＲＡＭ１３
からこの８音色分の情報を１枚の磁気カードに記録する
ことができる。

またこの実施例では、上述したようにＲＡＭ１３内の情
報を磁気カードに記録したり、逆に磁気カードの情報を
ＲＡＭ１３に書込む際に、あるチャンネルの８ブロック
全部について同時に行う場合と、あるチャンネルの１ブ
ロツクについてのみ行う場合とがあり、したがって更に
３つの動作モードがある。

すなわち、ＷＴ、ＡＬモードではＲＡＭＩａ内の１つの
チャンネルの８音色分の情報が１枚の磁気カードに記録
される。

またＲＤ、ＳＬモードでは、磁気カードに記録されてい
る１音色分の情報がＲＡＭ１３内の任意のチャンネルの
任意のブロック内に書込まれる。

更にＲＤ 、ＡＬモードでは、磁気カードに記録されて
いる８音色分の情報がＲＡＭ１３のあるチャンネルにす
べて書込まれる。

このように、演奏前に所望の音色情報をあらかじめ多数
の磁気カードに多数記録しておくと、演奏に際しては、
所望の磁気カードを選択してこの磁気カードをカードリ
ーダ２３にかければ所望の音色情報がＲＡＭＩ Ｂ内に
速やかに設定でき、直ちにその音色情報による演奏が開
始できるっまたアナログ量の音色情報をディジタル量の
音色情報に変ｉして磁気カード等のメモリに記憶させる
ため、アナログ量の音色情報を記憶することに比べて容
易、安価かつ正確に記録保存できる。

メモリコントロールロジック１２は、ＲＡＭ１３、ＲＯ
Ｍ１４、ＲＡＭ１５への音色情報の書込み、または音色
情報の読出しを制御する回路で、この書込み動作または
読出し動作の際にアドレスが指定される。

パネルコントロールロジック２５は、上述したＲ／Ｒモ
ード、演奏モード、ＰＲ，ＷＴモード、ＰＲ，ＷＴモー
ド、ＥＸモード、ＷＴ、ＡＬモード、ＲＤ、ＳＬモード
、ＲＤ、ＡＬモードの合計８つの動作モードを実行する
際に操作する各種の命令釦やスイッチから出力される信
号から各種の命令信号を作成する回路である。

作成される命令信号は音色制御装置７の各回路に送られ
てこれら回路の動作が制御される。

更に上記音色制御装置７の各回路の動作の制御は、クロ
ックジェネレータ１８から常時出力される基準周波数の
クロックパルスと、このクロックパルスからタイミング
パルスジェネレータ１９にて作成される各種のタイミン
グ信号とによって制御される。

（５−３，：］ 音色制御装置７における各回路の詳
細説明 次に、第３図以下の図面を参照して、上記実施例の音色
制御装置７の各回路につき更に詳細に説明する。

第３図は鍵盤１付近に設けられた操作パネル２６の平面
図である。

この操作パネル２６上には、上述した８つの動作モード
を実行する際にそれぞれ操作する各種の命令スイッチが
設けである。

読出しスイッチ（ＲＥＡＤ）２７は上記ＲＤ、ＳＬモー
ドまたはＲＤ 、 ＡＬモード時に操作し、このとき磁
気カード内の音色情報がＲＡＭ１３内に書込まれる。

書込みスイッチ（ＷＲＩＴＥ）２８は上記ＰＲ，ＷＴモ
ードまたはＷＴ、ＡＬモード時に操作し、このときＲＡ
Ｍ１３内の音色情報が磁気カードに書込まれる。

イクスチェンジスイッチ（ＥＸＣＨＡＮＧＥ）２９は上
記ＥＸモード時に操作するスイッチである。

リセットスイッチ（ＲＥＳＥＴ）３０は上記Ｒ／Ｒモー
ドの開始時に操作するスイッチで、このとき出力される
リセット信号ＲＥＴにより第２図中の各回路内に含まれ
るフリップフロップやカウンタ等がリセットされて初期
状態が設定される。

オール・セレクトスイッチ（ＡＬＬ −５ＥＬＥＣＴ）
３１は図にみられろようにスライドスイッチであってこ
のスイッチ３１を右側に設定すればセレクト命令（ＳＬ
）が発生し、他方左側に設定すればオール命令（ＡＬ）
が発生する。

したがってオール・セレクトスイッチ３１は上記ＰＲ，
ＷＴモード、ＲＤ、ＳＬモード、ＷＴ、ＡＬモードＲＤ
、ＡＬモード、ＥＸモード時に操作する。

プロデユーススイッチ（ＰＲＯＤＵＣＥ）３２は上記Ｐ
Ｒ，ＷＴモード時に操作するスイッチである。

チャンネル選択スイッチ３３は上述したように、各種類
の鍵盤１に対して２個ずつ、合計８個設けられている。

これらのチャンネル選択スイッチＳＵ１．ＳＵ２．＝−
・・・・ＳＳ２はＥＸモードの動作時には同時に２個オ
ン状態にして使用される。

なお、上記オールセレクトスイッチ３１以外のスイッチ
はブツシュオン、ブツシュオフ式のスイッチで実現でき
る。

この方式のスイッチは、押圧操作の１度目にオン状態、
２度目にオフ状態に設定され、その後はこれらの状態が
くりかえされるスイッチである。

特に読出しスイッチ２７、書き込みスイッチ２８、イク
スチェンジスイッチ２９、リセットスイッチ３０は自己
復帰型であってもよい。

〔５−４〕 パネルコントロールロジック２５の詳細説
明 次に第４図および第５図によりパネルコントロールロジ
ック２５０回路構成を説明する。

先ず、第４図にて各種の命令信号の作成回路を説明する
。

オール・セレクトスイッチ３１のオール側の出力端は、
一端を接地された抵抗Ｒ１の他端およびインバータ３４
０入力端に接続されている。

これによりオール・セレクトスイッチ３１をオール側に
設定すると抵抗Ｒ１の両端に２値論理の“°１ルベルの
出力電圧が発生し、この信号をＡＬと呼ぶ。

またオール・セレクトスイッチ３１をセレクト側に設定
すると抵抗Ｒ１の出力がなくなり、したがってインバー
タ３４の出力端に“′１“°レベルの信号が発生する。

この信号をＳＬと呼ぶ。

プロデユーススイッチ３２の出力端は一端を接地された
抵抗Ｒ２の他端に接続される。

したがってプロデユーススイッチ３２をオンさせると抵
抗Ｒ２の両端に電圧が発生し、この信号をＰＲと呼ぶ。

次に信号ＲＥＴとＲ／Ｒの作成回路を説明すると、電源
スィッチ３５の出力端はコンデンサＣ１を介してＤ型フ
リップ７０ツゾ３６の入力端に接続される。

なお、以下の説明ではフリップフロップはＦＦと略称す
る。

またリセットスイッチ３０の出力端はダイオードＤ１
のカソード、抵抗Ｒ３の一端およびＤ型ＦＦ３６の入力
端に接続される。

上記ダイオードＤ１ のアノードおよび抵抗Ｒ３の他端
はともに接地されている。

なお、電源電圧は直流正電圧＋Ｖである。Ｄ型ＦＦ３６
は後述するクロックジェネレータ１８にて作成されるク
ロックパルスＣＫｏにより駆動される。

ＦＦａ６のセット出力端Ｑはパルス作成回路３７に含ま
れるＤ型ＦＦ３８の入力端およびＮＯＲゲート３９の第
１入力端に接続されている。

Ｄ型ＦＦ３８のリセット出力端ｑはＮＯＲゲート３９の
第２入力端に接続され、更にＮＯＲゲート３９の出力端
はＲ３型Ｆ’Ｆ４０のセット入力端Ｓに接続されている
。

上記り型ＦＦ３ＢはクロックパルスＣＫｏにより駆動さ
れ、またＲ８型ＦＦ４０はクロックジェネレータ１８の
発振器の出カッ°ルスＣＫ１ により駆動される。

（このクロックパルスＣＫ、は装置内の各回路にて使用
される。

以下の説明でこツクロックパルスＣＫ１ についてはい
ちいち言及しない。

）また、タイミング信号ＣＨ７がＤ型ＦＦ４１に入力さ
れ、このＦＦ’４１０セント出力端はＡＮＤゲート４２
の第１入力端に接続される。

ＡＮＤゲート４２の第２入力端には信号ＦＣが入力され
ている。

そしてＡＮＤゲート４２の出力端はＤ型ＦＦ４３の入力
端に接続され、またこのＦＦ４３のセット出力端は上記
Ｒ８型ＦＦ４０のリセット入力端に接続されている。

タイミング信号ＣＨ７はチャンネルコード信号ＣＣ１〜
ＣＣ３から作成される信号でこの信号ＣＣ１〜ＣＣ３か
らすべて＋Ｉ Ｉ Ｉ＋が出力されたとき発生する。

そしてこの信号ＣＣ１〜ＣＣ３はチャンネル７に対して
タイミングを与える。

また信号ＦＣ（フィニツシユコード）はアドレスジェネ
レータ１１のプログラムカウンタが周期的Ｋ リセット
される直前に出力される信号である。

更に、両ＦＦ４１，４３はともにクロックパルスＣＫｏ
により、駆動される。

ここで第６図のタイムチャートを参照して信号ＲＥＴ、
Ｒ／Ｒの作成回路の動作を説明する。

電源スィッチ３５を投入し、次いでリセットスイツチ３
０を１回押すと、Ｄ型Ｆ’Ｆ３６のセット出力端Ｑから
信号ＲＥＴＩＪ″−Ｃ１Ｒ３時定数回路によりリセット
スイッチ３０の出力よりやや遅れて出力される。

またＮＯＲゲート３９の両入力端の信号がともに“０１
ルベルのときＲ８型ＦＦ４０がセット状態にされ、信号
Ｒ／Ｒが出力される。

他方、タイミング信号ＣＨ７と信号ＦＣの出力状態は第
６図に示す状態にある。

したがって両信号ＣＨ７とＦＣがともに′１１“°のと
きＡＮＤゲート４２から信号”１１１１が出力され、こ
の信号はＦＦ４３により遅延されてＦＦ４０のリセット
入力端Ｒに入力される。

このとき信号Ｒ／Ｒは反転してＩＩ ＯＩ＋レベルとな
る。

次に信号ＷＴ、ＲＤ、ＥＸ等の作成回路につき説明する
。

書込みスイッチ２８の出力端は一端を接地された抵抗Ｒ
４の他端、Ｒ８型ＦＦ４７のセット入力端および３人力
のＯＲゲート４８の第１入力端に接続される。

ＦＦ４７のセット出力信号が信号ＷＴである。

読出しスイッチ２７の出力端は一端を接地された抵抗Ｒ
５の他端、３人力のＯＲゲート４６の第１入力端および
Ｒ８型ＦＦ４９のセット入力端Ｓに接続される。

またＦＦ４９のセット出力端Ｑ＆！ＡＮＤゲート５９の
第１入力端に接続される。

このＡＮＤゲート５９の第２入力端には上記ＦＦ −４
０のセット出力端Ｑがインバータ５８を介して接続され
る。

ＡＮＤゲート５９の出力が信号ＲＤと称される。

イクスチェンジスイッチ２９の出力端は、一端を接地さ
れた抵抗Ｒ６の他端、ＯＲゲート４６，４８の第２入力
端、抵抗Ｒ７８を介して一端を接地されたコンデンサＣ
２の他端およびパルス作成回路５０に含まれるＤ型ＦＦ
５１の入力端にそれぞれ接地される。

またＦＦ５１のセット出力端Ｑは他のＤ型ＦＦ’５２０
入力端およびＡＮＤゲート５３の第１入力端、に接続さ
れる。

またＡＮＤゲート５３の第２入力端にはＦＦ５２のリセ
ット出力端点が接続されるとともにその出力端はＲ８型
ＦＦ５５のセット入力端に接続される。

上記両ＦＦ５１゜５２もクロックパルスＣＫｏにより駆
動される。

弓またＦＦ５５のセット出力端Ｑはインバータ５６を介
して５ビツトのシフトレジスタのリセット入力端Ｒに接
続される。

このＦＦ５５のセット出力信号は信号ＥＸと称される。

シフトレジスタ５７は後述するタイミングパルスジェネ
レータ１９にて作成されるパルス信号ＰＳＨ２゜により
駆動されるが、シフトレジスタ５７の初期状態は第１ビ
ツト目から第５ビツト目までのすべてがＩＩ □ ＩＩ
の状態である。

ここで、前述したパルス作成回路５０からパルスが出力
されるとこのパルスにてＦ’Ｆ’５５はＥＸ信号１１１
ｎを出力し、インバータ５６を介してシフトレジスタ５
７をリセット解除する。

そしてパルス信号ＰＳＨ２ｏが入力されるたびにシフト
レジスタ５７の内容ＩＩ Ｉ ＩＩは第１ビツト目、第
２ビツト目、第３ビツト目、・・・・・・と次のビット
位置にシフトされ、第５ビツト目の内容がＩＩ Ｉ Ｉ
ｆとなるとＯＲゲート５４を介してＦＦ５５がリセット
され、これによってインバータ５６の出力力１になるの
でこのシフトレジスタ５７がリセットされ初期状態に戻
る。

ここで、シフトレジスタ５７の第１．２．３．４．５ビ
ツト目の出力信号をそれぞれＥＸｔ ｔ ＥＸ２ 、
ＥＸ３．ＥＸ４ ＞ＥＸ５と呼ぶ。

第７図に上記各信号ＥＸ。ＥＸ１〜ＥＸ５．ＰＳＨ２ｏ
の出力状態を示す。

信号ＰＳＨ２ｏの出力間隔、すなわち第７図にみられる
各信号ＥＸ１〜ＥＸ４のパルス幅はこの実施例の場合、
−音色分の情報の長さく２０ビット分）に等しい。

信号ＥＸ５は上記したようにリセット信号ＲＥＴととも
にＦＦ５５をリセットさせる信号として使用される。

ＦＦ４７．ＦＦ４９には更に別のリセット信号によりリ
セットされる。

すなわち、リセットスイッチ３０の出力端はＯＲゲート
４５０入力端に接続される。

また信号ＦＣもＯＲゲート４５の第２入力端に接続され
る。

更に信号ＳＬと信号０Ａ＝ＢがＡＮＤゲート４４に入力
され、このＡＮＤゲート４４の出力ＳＬ、０ が
ＯＲゲート４５Ａ＝Ｂ に入力される。

このＯＲゲート４５の出力はＯＲゲート４６またはＯＲ
ゲート４８の第３入力端に入力され、このＯＲゲート４
８を介してＦＦ４７またはＦＦ４９の各リセット入力端
Ｒに入力され、各ＦＦ４７，４９をリセットさせる。

次に上記各スイッチ２７〜２９を操作したときの動作を
説明する。

先ず書込みスイッチ２８を１回押すと抵抗Ｒ４の他端側
に現れる電圧によりＦＦ４７がセット状態にされ、ＦＦ
４７のセット出力信号、すなわち信号ＷＴが１１１“ど
なる。

書込みスイッチ２８が押されなくなっても信号ＷＴは″
“１′°を保持される。

ＦＦ４７のリセット入力端Ｒにリセットスイッチ３０の
出力、信号ＦＣ１信号ＳＬ、０Ａ−Ｂ、読出しスイッチ
２７の出力、イクスチェンジスイッチ２９の出力のうち
いずれかが入力されるとＦＦ４７はリセット状態となり
、信号ＷＴが反転してＩＩ ＯＩＩとなる。

次に読出しスイッチ２７の場合は、このスイッチ２７を
１回押すと同様にＦＦ４９がセット状態にされ、そのセ
ット出力信号が“°１１１となる。

この実施例では上記信号Ｒ／Ｒの出力中には信号ＲＤの
発生が禁止されているので、信号Ｒ／Ｈの出力中に読出
しスイッチ２７を押して−もＡＮＤゲート５９が閉じた
ままで信号ＲＤは出力されない。

信号Ｒ／Ｒが出力していなければＡＮＤゲート５９が開
き、ＦＦ４９のセット出力信号により信号ＲＤが°゛１
“となり、この状態をＦＦ４９がリセットされるまで保
持され。

る。

ＦＦ４９はそのリセット入力端Ｒにリセットスイッチ３
０の出力、信号ＦＣ１信号 ＳＬ、０Ａ−Ｂ、書込みスイッチ２８の出力、イクスチ
ェンジスイッチ２９の出力のうちいずれかが入力される
とリセット状態となり、信号。

ＲＤがＩＩ ＯＩＩとなる。

またイクスチェンジスイッチ２９を１回押すと、第７図
に示すように、コンデンサＣ２が徐々に充電され、その
充電電圧が所定値に達すると“１“１信号としてＤ型Ｆ
Ｆ５１に入力される。

そして次のクロツクパ。ルスＣＫｏがＦＦ５１に入力さ
れると同時にＡＮＤゲート５３から１発パルスが出力さ
れ、このパルスがＲ８型ＦＦ５５のセット入力端Ｓに送
られる。

このためＦＦ５５のセット出力端Ｑから信号ＥＸが出力
される。

同時にこの信号。ＥＸがインバータ５６を介してシフト
レジスタ５７のリセット入力端Ｒに“０“信号として送
られ、リセット状態を解除してシフトレジスタ５７の動
作を開始させる。

前述したようにシフトレジスタ５７はパルス信号ＰＳＨ
２ｏにより駆・動されて各タイミング信号ＥＸ１〜ＥＸ
５を順次出力する。

これらタイミング信号ＥＸ１〜ＥＸ４はイクチェンジモ
ードの際に使用され、交換される２ブロツクの情報のメ
モリ（ＲＡＭ１３、ＲＡＭ１５）への書込み、読出しを
制御する。

信号ＥＸ５ または信号ＲＥＴが出力されるとＦＦ５５
がリセットされ、そのリセット出力がＩＩ ＯＩＩとな
ってこのＩＩ ＯＩ＋倍信号インバータ５６により反転
されてシフトレジスタ５７のリセット入力端Ｒに加えら
れ、この結果シフトレジスタ５７がリセットされ、初期
状態、すなわちすべての内容が°゛０°１となる。

なお、上記信号０Ａ−Ｂはアドレスジェネレータ１１に
て作成される信号で、後述するように、コンパレータ１
６１０２人力の内容が一致すると出力される。

次に第５図を参照してチャンネルコード ＣＣ１〜ＣＣ３、チャンネルタイミング信号５ＣＨｏ〜
５ＣＨ７，ＣＲ２の作成回路を説明する。

４つのゲート回路６０，６Ｌ６２，６３（以下、ゲート
回路Ｇ１．Ｇ２．Ｇ３．Ｇ４とも呼ぶ）はともに同一構
成を有し、それぞれ接合型、ＮチャンネルのＦＥＴ（電
界効果トランジスタ）３個からなり、３個のＦＥＴのゲ
ート端子は共通接続されている。

そしてこれらゲート端子に信号が加えられるとゲート回
路０１〜Ｇ４が開かれる。

カードＩ１０ロジック２２（第２図参照）から出力され
るチャンネルコードＲＣ１〜ＲＣ３（磁気カードから読
取られる信号）はゲート回路Ｇ１ 内の対応するＦＥＴ
のドレイン端子に入力され、ゲート回路Ｇ１ のゲート
Ｇに入力信号があるときには対応するノース端子から装
置内のチャンネルコードＣＣ〜ＣＣ３として出力される
。

またゲート回路Ｇ１ の各ＦＥＴのソース端子は３人力
のＡＮＤゲート７６の入力端に接続されており、したが
って３ビツトのチャンネルコードＲＣ１〜ＲＣ３がとも
に“１ ′＋ （チャンネル７）のときＡＮＤゲート７
６から信号が出力され、この信号はチャンネル信号ＣＨ
７となる。

ゲート回路Ｇ１ のゲー）ＧにはＡＮＤゲート７７の
出力が加えられるが、このＡＮＤゲートの入力信号は信
号ＲＤ 、 ＡＬ （すなわち上記信号ＲＤと信号ＡＬ
の論理積）および後述するＮＯＲゲート７０の出力であ
る。

ＮＯＲゲート７０には前述した８個のチャンネル選択ス
イッチＳＵ１．ＳＵ２．・・・・・・ＳＳ１．Ｓ８２の
出力信号が入力されており、このためいずれのチャンネ
ル選択スイッチも押されていないときＮＯＲゲ−ドア０
から°′１′“レベルの信号が出力される。

すなわち、ゲート回路Ｇ１ は、オールセレクトスイッ
チ３１がオール側に設定され、且つ読出しスイッチ２７
が押され、且ついずれのチャンネル選択スイッチも押さ
れていないとき、すなわちＲＤ、ＡＬモード時にＡＮＤ
ゲート７７の出力信号がゲートに加えられて開かれ、チ
ャンネルコードＣＣ１〜ＣＣ３がゲート回路Ｇ１から出
力される。

またチャンネルコードＲＣ１〜ＲＣ３がチャンネル７の
ときには上述したようにチャンネル信号ＣＨ７が出力さ
れる。

ゲート回路Ｇ２はゲート回路Ｇ１． Ｇ３． Ｇ４が非
動作時に、すなわちＲ／ＲモードおよびこのＲ／Ｒモー
ドののちの演奏状態のときに開かれてチャンネルコード
ＣＣ１〜ＣＣ３、チャンネル信号ＣＨ７を出力する。

すなわち、信号ＦＣと信号Ｒ／Ｒがパルス作成回路６４
のＡＮＤゲート６５に入力され、このＡＮＤゲート６５
の出力はＯＲゲート６８を介して８進カウンタ６９ニ導
かれ、このカウンタ６９のクロックパルス信号となる。

また上記信号Ｒ／Ｒがインバータ６６によって反転され
る信号と信号ＰＳＨ２ｏがＡＮＤゲート６７に入力され
、このＡＮＤゲート６７の出力は上記ＯＲゲート６８を
介してカウンタ６９に導かれ、このカウンタ６９のクロ
ックパルス信号となる。

またカウンタ６９はリセット信号ＲＥＴによりリセット
される。

カウンタ６９の各桁出力端子はゲート回路６１の対応す
るＦＥＴのドレイン端子に接続され、またソース端子は
上記ＡＮＤゲー）７６に接続される。

このゲート回路Ｇ２ のゲートはＮＯＲゲート７８の出
力端に接続されるが、このＮＯＲゲート７８の入力端に
は、上記ＡＮＤゲート７７の出力、ＯＲゲート８１を介
する信号ＥＸ２゜ＥＸ３およびＯＲゲート８０を介する
信号ＲＤ、ＳＬ、信号ＷＴ、信号ＥＸ１．ＥＸ４および
ＡＮＤゲート８３の出力が加えられる。

上記ＡＮＤゲート８３には礪’！ＲＤ−Ａ；とインバー
タ８２を介したＮＯＲゲートｒｏｉ出力が加えられる。

したがつプ第８Ａ図に示されるタイムチャートに従って
動作が行なわれる。

すなわちＲ／Ｒモードのとき、リセットスイッチ３０が
押されるとカウンタ６９がリセットされて初期状態を設
定され、その内容はＯとなる。

またリセットスイッチ３０が離されて信号ＲＥＴがＩＩ
ＯＩＩになると同時に信号Ｒ／Ｒが°１１１１となり
、この結果信号ＦＣが出力されるたびに信号ＦＣに同期
した信号がＡＮＤゲート６５から出力され、この信号が
ＯＲゲート６８を介してカウンタ６９にクロックパルス
として加えられる。

このためカウンタ６９が動作を開始し、その各桁出力が
ゲート回路Ｇ２ に送られる。

他方ゲート回路Ｇ２ のゲートＧにはこのとき、ＮＯＲ
ゲート７８の出力°′１′′（なぜならこのＲ／Ｒモー
ド時にはＮＯＲゲート７８の３人力はすべて“°０“１
である。

）が加えられて、ゲート回路Ｇ２は開かれる。

したがってカウンダ６９の出力はチャンネルコードＣＣ
〜ＣＣ３として出力される。

次いでＲ／Ｒモードが終了すると、ＡＮＤゲート６１が
開き、これ以後はカウンタ６９はパルス信号ＰＳＨ２ｏ
により駆動される。

〔第６図、第８Ｂ図参照〕勿論このときにもゲート回路
Ｇ２は開かれており、Ｒ／Ｒモード時同様にカウンタ６
９の出力がチャンネルコードＣＣ１〜ＣＣ３として出力
され、演奏が実行可能となる。

またカウンタ６９の内容が７（１１１）になるとチャン
ネル信号ＣＨ７がＡＮＤゲート７６から出力される。

ゲート回路Ｇ３は磁気カードからの楽音情報の読出し動
作時（すなわち、ＲＤ、ＳＬモードおよびＲＤ、ＡＬモ
ード時）または書込動作時（すなわち、ＷＴ、ＳＬモー
ドおよび ＷＴ、ＡＬモード時）に操作されたチャンネル選択スイ
ッチＳＵ１〜Ｓ８２に対応するチャンネルコードＣＣ，
〜ＣＣ３、チャンネル信号ＣＨ７を出力する。

またゲート回路Ｇ３はＥＸモード時にはゲート回路Ｇ４
とともに順次操作されたチャンネル選択スイッチに
対応するコード信号ＣＣ１〜ＣＣ３、チャンネル信号Ｃ
Ｈ７を出力する。

この実施例では前述したようにチャンネル選択スイッチ
ＳＵ１．ＳＵ２．・・・・・・ＳＳ２はＥＸモード時に
２個操作される。

また押されたチャンネル選択スイッチの優先順位を定め
る優先エンコーダγ１，７２が各に設げられている。

このためチャンネル選択スイッチが２個同時に押される
と、優先順位の早いスイッチに対応するチャンネルコー
ドＣＣ１〜ＣＣ３はゲート回路Ｇ３から出力され、また
優先順位の遅いスイツチに対応するチャンネルコードＣ
Ｃ１〜ＣＣ３はゲート回路Ｇ４ から出力される。

これらの構成を説明すると、各チャンネル選択スイッチ
ＳＵ１．ＳＵ２．・・・・・・ＳＳ２の出力信号は優先
エンコーダ７１の対応する入力端０．１、・・・・・・
７に入力されている。

同時に各チャンネル選択スイッチＳＵ１．ＳＵ２．・・
・・・・ＳＳ２の出力信号は他の優先エンコーダ７２の
順序を逆にした入力端７．６、・・・・・・、０に入力
されている。

優先エンコーダ７１はチャンネル番号の若い方のスイッ
チが、また優先エンコーダ７２はチャンネル番号の若（
ない方のスイッチがそれぞれ電気的に優先される。

優先エンコーダ７１の出力端Ｑ。

、Ｑｔ ｔ Ｇ２ からの各出力信号はゲート回路Ｇ３
に入力される。

また他の優先エンコーダ７２の出力端Ｑ。

、Ｑｔ 、Ｇ２ からの各出力信号はそれぞれインバー
タ７３，７４，７５を介してゲート回路Ｇ４ に入力さ
れている。

ゲート回路Ｇ３またはＧ４のゲートには前述したＯＲゲ
ート８０またはＯＲゲート８１の各出力信号が入力され
る。

更に、優先エンコーダ７１の出力端Ｑ。

、Ｑｔ ｔ Ｇ２からの出力信号はデコーダ７９に入力
されてこのデコーダ７９にてデコードされ、対応するチ
ャンネルタイミング信号５ＣＨｏ−８ＣＨ７が作成され
る。

なお、デコーダ７９の禁止入力端には上記ＮＯＲゲート
７０の出力が加えられる。

したがってこのデコーダ７９は何れのチャンネル選択ス
イッチも操作されていない時には動作を禁止される。

上記構成により、１個のチャンネル選択スイッチ、たと
えばスイッチＳＵ２ （チャンネル１）が押されたとき
、このスイッチＳＵ２の出力信号は優先エンコーダ７１
および７２の各入力端１および６に送られる。

このため優先エンコーダ７１からは出力信号［００１ｊ
（２進数：Ｑｏ−１、Ｑｌ−０、Ｑ２＝０） が得ら
れゲート回路Ｇ３に入力される。

また優先エンコーダ７２からは出力信号「１１０Ｊが得
られるが、この信号は対応するインバータ７３，７４゜
７５により反転されて信号１−ｏｉＩＪとなり、ゲート
回路Ｇ４ に入力される。

このように１個のチャンネル選択スイッチが操作された
ときには各ゲート回路のＧ３．Ｇ４には同一の信号が入
力される。

然し、ゲート回路Ｇ４はＥＸモード時にしか開かれない
ので（何故ならば、ゲートＧには信号ＥＸ２．ＥＸ３が
加えられるため）ＥＸモード時以外のときはゲート回路
Ｇ３ によってチャンネルコードＣＣ１〜ＣＣ３が出力
される。

前述の場合であるとＮＯＲゲート７０の出力はＩＩ Ｏ
ＩＩであり、このＩＩ ＯＩ＋倍信号よってデコーダ７
９の禁止を解除されるのでデコーダ７９が動作してチャ
ンネルタイミング信号５ＣＨ１が出力される。

ＥＸモード時にチャンネル選択スイッチが２個、たとえ
ばスイッチＳＵ２ （チャンネル１）とスイッチｓｐ、
（チャンネル４）が押された場合には、優先エンコーダ
７１にはスイッチＳＵ２の出力信号が入力され、優先エ
ンコーダ７２にはスイッチＰ１ の出力信号が入力され
る１したがって優先エンコーダ７１の出力は「００１と
なり、この信号「００１」はゲート回路Ｇ３に入力され
る。

他方スイッチＰ１ の出力は優先エンコーダ７２０入力
端３に加えられるため、その出力は「０１１」となる。

したがってこの出力ｒ０１１Ｊが対応するインバータ７
３゜７４．７５により反転されて「１１０」となり。

ゲート回路Ｇ４ に入力される。

すなわち、ゲート回路Ｇ３にはスイッチＳＵ２ （チ
ャンネル１が選択され、またゲート回路Ｇ４ にはスイ
ッチＳＰ１ （チャンネル４）が選択されるから、信号
ＥＸ、、ＥＸ４の出力時にはゲート回路Ｇ３が開かれて
、チャンネル１に対応するチャンネルコードＣＣ１〜Ｃ
Ｃ３が出力される。

また信号ＥＸ２．ＥＸ３の出力時にはゲート回路Ｇ４
が開かれてチャンネル４に対応するチャンネルコードＣ
Ｃ１〜ＣＣ３が出力される。

すなわちＥＸモードが実行される。

なお、ＥＸモード以外で２個同時にチャンネル選択スイ
ッチが押されたとき、優先順位の若くないものはゲート
回路Ｇ４にその出力信号が与えられるが、ゲート回路Ｇ
４はＥＸモード時以外は閉じているので実質的に無視さ
れ、操作されなかったことと同じである。

（５−５〕 クロックパルスジェネレータ１８、タイミ
ングパルスジェネレータ１９の詳細説明次に第９図を参
照してクロックジェネレータ１８、タイミングパルスジ
ェネレータ１９の構成を説明する。

発振器８５から出力される基準パルス（周波数１００Ｋ
Ｈ２）ＣＫ１はこの実施例の神様の回路（フリップフロ
ップ等）のクロックパルスとして使用されるほかに、分
周器８６、ＮＡＮＤゲート８７に入力される。

分周器８６からは周波数３９０Ｈｚのパルス信号が出力
されてＮＡＮＤゲート８８に入力される。

信号ＷＴ、ＲＤを入力信号とするＮＯＲゲート９２の出
力が上記ＮＡＮＤゲート８７の規制用信号として送られ
ている。

またＮＡＮＤゲート８８には信号ＷＴが規制用信号とし
て入力される。

更に磁気カードから読取られたクロックパルスＣＫ１２
を入力信号とするＡＮＤゲート９０は信号ＲＤを規制用
信号として入力される。

そして上記両ＮＡＮＤゲート８７，８８の出力はＮＡＮ
Ｄゲート８９、ＯＲゲート９１を介して、またＡＮＤゲ
ート９０の出力は上記ＯＲゲート９１を介してともにシ
ステムクロックＣＫｏとして出力される。

上記分周器８６はカウンタ回路から成り、リセット信号
ＲＥＴがリセット端子Ｒに入力されるとリセットされ、
動作を停止する。

上記構成により、信号ＲＤの出力中（ＲＤ、ＳＬモード
、ＲＤ、ＡＬモード）にはＡＮＤゲート９０が規制解除
されて磁気カードから読取られたクロックパルスＣＫ１
２がシステムクロックＣＫｏとして出力される。

信号ＷＴの出力中（ＷＴ、ＳＬモード、ＷＴ、ＡＬモー
ド）にはＮＡＮＤゲート８８が規制解除されて、分周器
８６から出力される。

周波数３９０Ｈｚのパルス信号がシステムクロックＣＫ
ｏとして出力される。

また両信号ＷＴ、ＲＤが出力され。ていないとき（Ｒ／
Ｒモード、演奏モード、ＰＲ，ＷＴモード、ＥＸモード
）にはＮＯＲゲート９２の出力が“１１１′となり、発
振器８５の出力パルス（周波数１００ＫＨｚ） がシス
テムクロックＣＫｏとして出力される。

上述のよう。にシステムクロックＣＫｏはモードに応じ
て切換えられる。

次にサンプリングタイミング信号 Ｓ ＨＯ（ｐ Ｓ ＨＯ）〜５Ｈ２ｏ（ＰＳＨ２ｏ）の
作成回路につき説明する。

ＯＲゲート９１から出力・されるシステムクロックＣＫ
ｏはＤ型ＦＦ９８および２０ビツトのシフトレジスタ９
９の駆動パルスとして使用されるほかに禁止信号作成回
路９４に入力される。

禁止信号作成回路９４は、ＯＲゲート９１の出力端に接
続される抵抗Ｒ８、この抵抗Ｒ８の他端にインバータ９
５を介して第１入力端が接続されるＮＡＮＤゲート９６
、抵抗Ｒ８の他端に一端が接続され且つその他端が接地
されるコンデンサＣ３から成っている。

ＮＡＮＤゲート９６の第２入力端はＯＲゲート９１の出
力端に直接接続される。

ＮＡＮＤゲート９６の出力（禁止信号、ＩＮＨ）はＡＮ
ＤＮ−ゲート群０内のＡＮＤゲート１００ｏ〜１０００
．に制御信号として入力される。

またこれらＡＮＤゲート１００ｏ〜１００１．にはそれ
ぞれ２０ビツトのシフトレジスタ９９の第１ビツト、第
２ビツト、・・・・・・、第２０ビツトの内容が入力さ
れる。

ＡＮＤゲート１００２ｏには上記ＦＦ９８のリセット出
力信号が入力される。

このリセット出力信号はＰＳＨ２ｏと称される。

またシフトレジスタ９９の第２０ビツト目の内容とＯＲ
ゲート９３の出力はともにＮＯＲゲート９７を介してＦ
Ｆ９８に入力され、このＦ’Ｆ９８のリセット出力信号
はシフトレジスタ９９の第１ビツトに入力される。

上記ＯＲゲート９３はリセット信号ＲＥＴおよびＲ８を
入力信号とし、これらリセット信号ＲＥＴ 、Ｒ８はシ
フトレジスタ９９のリセット信号としても使用される。

上記ＡＮＤゲート１００ｏ〜１００２゜の各出力信号は
それぞれサンプリングタイミング信号Ｓ Ｈ□ −Ｓ
Ｒ２ｏ と称される。

またシフトレジスタ９９の第１ビツト、第２ビツト、・
・・・・・、第２０ビツトの各出力とＤ型ＦＦ９８の出
力はそれぞれサンプリングタイミング信号ＰＳＨ６〜Ｐ
ＳＨ２ｏと称される。

なお、上記リセット信号Ｒ８はカード制御ロジック２４
にて作成される信号である（第２図参照） 次に上記回路の動作を第１０図および第１１図のタイム
チャートを参照して説明する。

ＯＲゲート９１からは上述したように何れかの動作モー
ドに応じたシステムクロックＣＫｏが出力されている。

このときリセット信号ＲＥＴまたはＲ８が出力されると
シフトレジスタ９９の内容がすべてクリアされる。

そしてリセット信号ＲＥＴまたはＲ８が消失すると、Ｎ
ＯＲゲート９７０２人力がともにＩＩ ＯＩＩとなるた
めこのＮＯＲゲート９７から出力される１１１“信号が
ＦＦ９８に加えられる。

ＦＦ９８に信号が入力され、次いで次のシステムクロッ
クＣＫｏが出力されるまでＦＦ９８のリセット出力は１
“１”状態にあり、信号ＰＳＨ２ｏが出力されている。

ところで第１０図にみられるように、禁止信号作成回路
９４では、システムクロックＣＫｏが入力されてコンデ
ンサＣ３の電位が所定値に達するまでの間、ＮＡＮＤゲ
ート９６の出力信号ＩＮＨが°“Ｏ１１レベルになり、
所定値に達すると信号ＩＮＨはＩＩ Ｉ Ｉ＋レベルに
反転して次のシステムクロックＣＫｏが出力されるまで
“１１１ルベルを保持される動作が繰返される。

したがってＦＦ９８のリセット出力がＩＩ Ｉ ＩＩの
間、ＡＮＤゲート１００２ｏから信号ＩＮＨに同期した
信号５Ｈ２ｏが出力される。

そして次のシステムクロックＣＫｏが出力されると上記
ＦＦ９８ノリセツト出力“１′がシフトレジスタ９９の
第１ビツト目に入力され、同時にＡＮＤゲート１００ｏ
から同様にして信号ＳＨｏが出力される。

このようにしてシステムクロックＣＫｏが出力され信号
ＩＮＨが作成されるたびに順次信号ＳＨ１，ＳＨ２，・
・・・・・、５Ｈ１９が出力される。

またシフトレジスタ９９の第２０ビツト目から出力され
る信号ＰＳＨ１９は信号５Ｈ１８の消失時から信号５Ｈ
１９の消失時まで出力される。

この信号ＰＳＨ１９が出力されるとＮＯＲゲート９７の
出力がＩＩ ＯＩＩとなり、ＦＦ９８の入力がＩＩ Ｏ
ＩＩとなる。

この時点から２発目に出力されるシステムクロックＣＫ
ｏによりＦＦ９８のリセット出力が“ｌｏ“となる。

以下、上記の動作が繰返される。

（５−６） 音色セツティングボード１６、Ａ／Ｄ変
換装置１７の詳細説明 次に、音色セツティングボード１６、Ａ／Ｄ変換装置１
７の詳細な構成を第１２図を参照して説明する。

可変抵抗器から成る２０個の楽音決定要素制御ボリュー
ムＴＶＲｏ〜ＴＶＲ１９の各出力端はそれぞれ、ゲート
群１０１内の対応するＦＥＴ １０１ｏ〜１０１１９の
ドレイン端子に接続されている。

上記ＦＥＴ １０１ｏ〜１０１□９のソース端子は互い
に接続され、且つバッファアンプ１０７を介してＡ／Ｄ
コンバータ１０９の入力端に接続される。

更にＦＥＴ１０１ｏ〜１０１．、のゲート端子はデコー
ダ１０２の対応する各出力端Ｏ１１、・・・・・・、１
９と接続される。

このデコーダ１０２０入力端には２１進カウンタ１０３
の内容を表わす信号が入力される。

２１進カウンタ１０３は２１ビツトのパラレル／シリア
ルシフトレジスタ１１６の出力信号ＳＫ１ をインバー
タ１０５を介してクロック入力端に入力されこの信号Ｓ
Ｋ１ により駆動される。

また２１進カウンタ１０３はリセット信号ＲＥＴまたは
２１進カウンタ１０３の内容が２１のときリセットされ
るようにするため、リセット信号ＲＥＴがＯＲゲート１
０６を介してリセット入力端Ｒに送られるとともに、２
１進カウンタ１０３の第１．３．５桁目の出力がＡＮＤ
ゲート１０４、ＯＲゲート１０６を介してリセット入力
端Ｒに送られる。

上記Ａ／Ｄコンバータ１０９はシステムクロックＣＫｏ
により駆動され、またマスターリセット入力端ＭＲに信
号ＲＥＴ、ＳＫ１がＯＲゲート１０８を介して入力され
、リセットされる。

またＡ／Ｄコンバータ１０９のエンド・オブ・コンバー
ト端子ＥＯＣから１つのデータの変換終了ごとに、すな
わち、システムクロックＣＫｏが９発出力されるごとに
出力される信号ＥＯ（Ｊ″−ＯＲゲート１１０を介して
スタート・コンバート端子ＳＣに入力される。

またリセット信号ＲＥＴがＤ型ＦＦ１１１の入力端りお
よびリセット入力端Ｒに入力され且つＦＦ１１１のセッ
ト出力がＯＲゲート１１０を介してＡ／Ｄコンバータ１
０９の上記端子ＳＣに入力される。

ＦＦ１１１はシステムクロックＣＫ。により駆動される
。

Ａ／Ｄコンバータ１０９から出力される並列８ビツトの
ディジタル信号（すなわち、楽音決定要素制御ボリュー
ムＴＶＲｏ−ＴＶＲｌ、から順次取込まれた情報）は、
２段のラッチ回路１１２，１１３を介してセレクトゲー
ト１１５の対応する入力端Ａ。

。Ａ１．・・・・・・、Ａ７に入力される。

ラッチ回路１１２は上記信号ＥＯＣにより駆動され、ま
たその出力をいまＡ／ＤＩと呼ぶ。

ラッチ回路１１３は上記信号ＳＫ、 により駆動され
、またその出力をＡ／Ｄ２と呼ぶ。

セレクトゲート１１５の各出力端Ｑ。

〜Ｑ７にはそれぞれ容量２１ビツトのシフトレジスタが
１本ずつ接続されている。

これら８本のシフトレジスタをシフトレジスタ群と呼ぶ
とすると、シフトレジスタ群１１８に入力されるセレク
トゲート１１５の出力信号はシステムクロックＣＫｏが
シフトレジスタ群１１８に入力されるたびに右にシフト
され、５２発口のシステムクロックＣＫｏが出力される
とシフトレジスタ群１１８から並列８ビツトのデータ（
Ａ／Ｄ４と呼ぶ）として出力されるこのデータはセレク
トゲート１１５の他の入力端Ｂ。

、Ｂ１．・・・・・・Ｉ Ｂ７に入力されるほかに他の
セレクトゲート１１９の入力端Ａ。

、Ａ１．・・・・・・、Ａ７にも入力される。

ここで信号ＳＫ１．ＳＫ２の作成回路を説明すると、２
１ビツト（０段〜２０段）のパラレノしシリアルシフト
レジスタ１１６はリセット信号ＲＥＴによりリセットさ
れ、リセット後その２１ビツト目（２００段目のみに信
号Ｉｔ Ｉ ＩＩが入力されるように構成されている。

またこのシフトレジスタ１１６はシステムクロックＣＫ
。

により駆動され、したがって２１ビツト目に入力された
ＩＩ Ｉ Ｉ＋倍信号次のシステムクロックＣＫｏが出
力されるとシフトレジスタ１１６から信号ＳＫ１ とし
て出力され、上述したようにＡ／Ｄコンバータ１０９、
ラッチ回路１１３に送られるとともに、シフトレジスタ
１１６の１ビツト目（０段目）にも人力される。

そして１ビツト目に入力された信号５ＫＩ（’１”）は
システムクロックＣＫｏが出力されるたびに１ビツトず
つ右にシフトされてゆく。

このため信号ＳＫ１はシステムクロックＣＫｏが２２発
出力されるたびに発生する信号である。

信号ＳＫ２ を出力すると２２ビツト（０段〜２１段の
パラレル／シリアルシフトレジスタ１１７は上記シフト
レジスタ１１６と同様な構成を有する。

すなわち、シフトレジスタ１１７はリセット信号ＲＥＴ
によりリセットされるとその２２ビツト目（２１段目）
にのみ信号１′１１１が入力される。

そして次のシステムクロックＣＫｏが出力されるとシフ
トレジスタ１１７から信号ＳＫ２として出力され、この
信号ＳＫ２はシフトレジスタ１１７０１ビツト目（０段
目）に入力されるとともに、手記セレクトゲート１１５
の制御入力端ＫＡに、またインバータ１１４を介してセ
レクトゲート１１５の制御入力端ＫＢに入力される。

すなわち信号ＳＫ２はシステムクロックＣＫｏが２３発
出力されるたびに発生する。

またセレクトゲート１１５は制御入力端ＫＡに信号ＳＫ
２が入力されると入力端Ａ。

〜Ａ７ に入力されたデータが出力端Ｑ。

−Ｑ７から出力され、また信号ＳＫ２が消失して制御入
力端ＫＢに信号Ｉ＋ １．１１が入力されると入力端Ｂ
。

〜Ｂ７に入力されたデータが出力端Ｑ。

−Ｑ７から出力される。

セレクトゲート１１９の入力端Ｂ。

〜Ｂ５には６個の切換えスイッチから成る上記楽音決定
要素制御スイッチＴＳＷ２ｏ〜ＴＳＷ２５の出力信号が
入力され、入力端Ｂ６． Ｂ７は使用されず常時＋＋
０ ＋＋レベルに保持されている。

すなわち、楽音決定要素制御スイッチＴ Ｓ Ｗ２ ｏ
−Ｔ ’ Ｓ Ｗ２＝、の各出力端は対応する抵抗Ｒ
２ｏ〜Ｒ２５を介して接地されるとともにセレクトゲー
ト１１９の対応する入力端Ｂ。

〜Ｂ５に接続される。これら楽音決定要素制御スイッチ
ＴＳＷ２ｏ−ＴＳＷ２５は、演奏中にたとえばビブラー
ト等種々の効果を付加するために特定の音源波形を選択
的に呼出しタリ、ローパス、バンドパス、２、イパスフ
ィルタのうちの何れかのフィルタに切換えたり、或いは
パルス幅を変化させたりするＰＷＭを行う場合などに使
用されるスイッチである。

セレクトゲート１１９の制御入力端ＫＡにはサンプリン
グタイミング信号ＰＳＨ１，がインバータ１２１を介し
て入力される。

したがって信号ＰＳＨ１９がＩＩ ＩＩ＋のときセレク
トゲート１１９の出力端Ｑ。

〜Ｑ７からは入力端Ｂ。−８７の入力データ（すなわち
楽音決定要素制御スイッチＴＳＷ２ｏ〜ＴＳＷ２５のオ
ンオフ信号）が選択されて出力される。

他方信号ＰＳＨ１９がＩＩ □ ＩＩ ノときには入力
端Ａ。

〜Ａ７の入力データ（すなわち楽音決定要素制御ボリュ
ームＴｖＲｏ〜ＴｖＲ１９の出力信号）が出力される。

セレクトゲート１１９の出力データはディレィ１２３０
入力端り。

−Ｂ７ （ＤＯはアンドゲート１２２を介して）入力さ
れ、システムクロックＣＫｏ１発分遅延されたのちディ
レィ１２３の各出力端Ｑｏ”Ｑ７から８ビツトの並列デ
ータとしてデータバス２６２へ出力される。

ここでテ゛イレイ１２３の動作を信号ＰＲが出力されて
いないときには禁止する禁止回路の構成を説明する。

ＡＮＤＮ−ゲート群４内のＡＮＤゲート１２４゜〜１２
４□の各第１入力端には、チャンネルコ−ドＣＣ１〜Ｃ
Ｃ３をデコードして得られるチャンネルタイミング信号
ＣＨｏ〜ＣＨ７がそれぞれ入力され、各第２入力端には
チャンネルタイミング信号５ＣＨｏ−８ＣＨ７が入力さ
れる。

各ＡＮＤゲート１２４ｏ〜１２４□の出力はともにＯＲ
ゲート１２５を介してＮＡＮＤゲート１２６に信号ＰＲ
とともに入力され、このＮＡＮＤゲート１２６の出力は
ディレィ１２３０制御入力端ＤＩＳに入力される。

したがって信号ＰＲがＩＩ ０１“のときにはＮＡＮＤ
ゲート１２６の出力がＩＩ Ｉ ＩＩとなり、ディレィ
１２３の動作が禁止されディレィ１２３からのデータの
出力が禁止される。

また信号ＰＲが“１１“の場合、ＡＮＤＮ−ゲート群４
内の何れがのＡＮＤゲートから常に信号″°１゛１が出
力されているから、ＮＡＮＤゲート１２６の出力はＩＩ
ＯＩＩとなり、ディレィ１２３が動作し、各チャンネ
ルに対応するＲＡＭ１３（第２図）による音色情報の作
成が行われる。

ところで上記ボリュームＴ ＶＲｏ−Ｔ ＶＲ１９また
は上記スイッチＴＳＷ２０〜ＴＳＷ２５により設定され
たデータがチャンネル情報と一致した場合には、音色制
御装置が誤動作する恐れがある。

この発明ではこのような誤動作を防止するためのチャン
ネルコード検出回路が設けられている。

次にこの回路を説明する。この実施例ではチャンネル信
号ＣＨｏ〜ＣＨ７は次表に示す８ビツトのデータとして
規定される。

第１表から分かるように、チャンネル信号を表わす各デ
ータの第１桁目（ＤＯ）と第５桁目（Ｄ４）はともにＩ
Ｉ Ｉ ＩＩであり、且つ第２桁目（店）と第６桁目（
Ｄ５）、第３桁目（Ｄ２）と第７桁目（Ｄ６）、第４桁
目（Ｄ３）、と第８桁目（Ｄ７）がともに等しい。

すなわち、Ｄ。−Ｄ４−１“１“°、Ｄｌ−Ｄ５、Ｄ２
−Ｄ６、Ｄ３−Ｄ７の関係にある。

したがってセレクトゲート１１９の出力データＡ／Ｄ
５からこのような関係にあるデータを検出し、そのデー
タを楽音情報として使用できないようにすればよい。

この発明の実施例ではこのようなデータが検出されると
そのデータの第１桁目（ＤＯ）を強制的に“１０′１に
する。

すなわち、コンパレータ１２０のＡ個入力端にはセレク
トゲート１１９の出力端Ｑ１．Ｑ２．Ｑ３が接続され、
またＢ個入力端には対応する出力端Ｑ５ 、Ｑａ 、Ｑ
７が接続され、出力端Ｑ１とＱ５ 、Ｑ２とＱａ 、Ｑ
ａとＱ７からの各出力が比較される。

そして各出力の内容がすべて一致した場合には、コンパ
レータ１２０の出力端からｌ １１”レベルの一致信号
Ａ＝ＢがＮＡＮＤゲート１２１の第１入力端に出力され
る。

またこのＮＡＮＤゲート１２１の第２、第３入力端はセ
レクトゲート１１９の出力端Ｑ。

。Ｑ４と接続され、またその出力端はＡＮＤゲート１２
２の第１入力端に接続される。

ＡＮＤゲート１２２の第２入力端はセレクトゲート１１
９の出力端Ｑ。

と接続され、またその出力端はディレィ１２３０入力端
り。

に接続される。チャンネルコード検出回路がこのような
構成であれば、第１表に示すチャンネル信号と同一のデ
ータがセレクトゲート１１９から出力された場合、コン
パレータ１２０から一致信号Ａ＝Ｂが出力され、またセ
レクトゲート１１９の出力端Ｑ。

＋ Ｑ４からの信号ＩＩ Ｉ ＩＩが出力される。この
結果、ＮＡＮＤゲート１２１の３人力はともにＩＩ Ｉ
ＩＩとなり、したがってその出力はＩＩ ＯＩＩとな
ってＡＮＤゲート１２２が閉じる。

このためティレイ１２３０入力端り。

には“０°°信号が入力され、したがって第１桁目だげ
がチャンネル信号と異なるデータがディレィ１２３に入
力され、次いでデータバス２６２へ出力される。

他方、チャンネル信号と異なるデータがセレクトゲート
１１９から出力された場合には、コンパレータ１２０か
ら熱論一致信号Ａ＝Ｂが出力されないからＮＡＮＤゲー
ト１２１の出力はＩＩ Ｉ Ｉｔレベルの信号となり、
’ＡＮＤゲート１２２を開かせる。

したがってセレクトゲート１１９の出力データはそのま
まディレィ１２３に加えられ、データバス２６□に出力
される。

次に第１２図の回路の動作を第１３図および第１４図の
タイムチャートを参照して説明する。

前述したようにこの回路は信号ＰＲが出力されていると
き、すなわちＰＲ，ＷＴモード、ＰＲ，ＷＴモードのと
きに上記禁止回路によりディレィ１２３の動作の禁止が
解除されてデータバス２７へのデータの出力が実行され
る。

上記例れかのモードに入る前に楽音決定要素制御ボリュ
ームＴｖＲｏ−ＴｖＲ１９、楽音決定要素制御スイッチ
ＴＳＷ２ｏ〜ＴＳＷ２５は所望の状態に設定される。

先ずリセットスイッチ３０を操作すると２１進カウンタ
ｔ０３、Ａ／Ｄコンバータ１０９、ＦＦ１１１、シフト
レジスタ１１６．１１７の内容がそれぞれ信号ＲＥＴに
よりクリアされる。

シフトレジスタ１１６゜１１１がクリアされると同時に
シフトレジスタ１１６ノ第２１ビツト目とシフトレジス
タ１１７の第２２ビツト目に信号“１′１が出力される
。

リセット信号ＲＥＴが消失すると同時にシステムクロッ
クＣＫｏが出力されはじめる。

１発目のシステムクロックＣＫｏが両シフトレジスタ１
１６，１１７に加えられると信号ＳＫ１．ＳＫ２がそれ
ぞれ出力される。

第１３図に示す信号ＳＫ、、ＳＫ、、の下の数字２０．
２１はそれぞれ各シフトレジスタ１１６，１１７の第２
０段目、第２１段目からの出力であることを示す。

信号ＳＫ、 の出力時にカウンタ１０３の内容が０か
ら１に変化し、したがってデコーダ１０２の出力端Ｉの
みから信号が出力され、ＦＥＴｌ０Ｉ□が導通し、楽音
決定要素制御ボリュームＴＶＲ１の出力がバッファアン
プ１０７を介してＡ／Ｄコンバータ１０９に送られる。

また信号ＳＫ１．ＳＫ２は両シフトレジスタ１１６，１
１７の第１ビツト目に入力され、以後システムクロック
ＣＫｏが出力されるたびに右シフトされ、それぞれ第２
１ビツト目または第２２ビツト目に達すると次のシステ
ムクロックＣＫｏの出力時に信号ＳＫ１．ＳＫ２として
出力される。

更にＦＦ１１１に加えられたリセット信号ＲＥＴにより
そのセット出力が反転し、その出力がＡ／Ｄコンバータ
１０９０入力入力端Ｓ部えられ、Ａ／Ｄコンバータ１０
９が楽音決定要素制御ボリュームＴＶＲ１の出力を取り
込んでディジタル信号に変換しはじめ、９発目のシステ
ムクロックＣＫｏが出力されるまでに変換を終了する。

タイムチャートにみられるように、２２発目のシステム
クロックＣＫｏが出力され、同時に２発目の信号ＳＫ１
が出力されるまでに信号ＥＯＣがＡ／Ｄコンバータ１
０９から２発出力されるようにＡ／Ｄコンバータ１０９
が構成されている。

１発目の信号ＥＯＣがラッチ回路１１２に加えられると
このラッチ回路１１２から既にディジタル信号に変換さ
れた楽音決定要素制御ボリュームＴ Ｖ Ｒ１の出力デ
ータがデータＡ／ＤＩとして出力される。

２発目の信号ＥＯＣの出力後もラッチ回路１１２の出力
データＡ／ＤＩはまだ楽音決定要素制御ボリュームＴＶ
Ｒ１の出力データのままである。

２発目の信号ＳＫ１が出力されるとカウンタ１０３の内
容が２となり、デコーダ１０２の出力端２のみから信号
が出力され楽音決定要素制御ボリュームＴＶＲ２の出力
がＡ／Ｄコンバータ１０９に供給される。

また２発目の信号ＳＫ１ によりラッチ回路１１３の出
力データＡ／Ｄ２は楽音決定要素制御ボリュームＴｖＲ
１の出力となる。

２３発目のシステムクロックＣＫｏが出力されると２発
目の信号ＳＫ２が出力され、この信号ＳＫ２の出力時に
セレクトゲート１１５から、データＡ／Ｄ２、すなわち
楽音決定要素制御ボリュームＴＶＲ１の出力がデータＡ
／Ｄ３として出力され、シフトレジスタ群１１８の各シ
フトレジスタの第１ビツト目に入力される。

シフトレジスタに入力されたこのデータはシステムクロ
ックＣＫｏが出力されるたびに右にシフトされ、データ
の入力後２２発目のシステムクロックの出力時にデータ
Ａ／Ｄ４としてシフトレジスタ群１１８から出力され、
この楽音決定要素制御ボリュームＴＶＲ，のデータＡ／
Ｄ４はセレクトゲート１１５の入力端Ｂ。

−８７およびセレクトゲート１１９の入力端Ａ。

−Ａ７に入力される。また３発目、４発目の信号ＥＯＣ
の出力時にラッチ回路１１２から楽音決定要素制御ボリ
ュームＴｖＲ２の出力がデータＡ／ＤＩとして出力され
ラッチ回路１１３に供給される。

このため３発目の信号ＳＫ１の出力時にラッチ回路１１
３から出力されるデータＡ／ＤＩは楽音決定要素制御ボ
リュームＴｖＲ２の出力である。

ところで３発目の信号ＳＫ１ の出力後システムクロッ
クＣＫｏ １発分遅れて楽音決定要素制御ボリュームＴ
ＶＲ，の出力がシフトレジスタ群１１８からデータＡ／
Ｄ４として出力されセレクトゲ−Ｎ１５の入力端Ｂ。

−Ｂ７に入力されるので、３発目の信号ＳＫ１ に次い
で３発目の信号ＳＫ２が出力される前に、インバータ１
１４の出力はｎ１°゛であるからセレクトゲート１１５
の入力端Ｂ。

〜Ｂ７の入力データ（楽音決定要素制御ボリュームＴＶ
Ｒ１の出力）が選択されてデータＡ／Ｄ３として出力さ
れる。

次いで３発目の信号ＳＫ２が出力されるとインバータ１
１４の出力が“０″となり、セレクトゲート１１５の入
力端Ａ。

−Ａ７の入力データ（楽音決定要素制御ボリュームＴｖ
Ｒ２の出力）がデータＡ／Ｄ３としてセレクトゲート１
１５から出力される。

このような動作が繰返されるのでセレクトゲート１１５
の出力データＡ／Ｄ３は第１３図にみられるように、各
楽音決定要素制御ホｌＪ −Ｌ−ムＴＶＲ１ｔ ＴＶＲ
２−・−・、 ＴＶＲ，，０）出力がこの順序でシステ
ムクロックＣＫｏ０１発分ずつ遅れて連続的に出力され
る。

次にセレクトゲート１１９の動作を説明すると、最初の
楽音決定要素制御ボリュームＴＶＲ。

のデータＡ／Ｄ３が入力されるまでは、セレクトゲート
１１９の入力端Ａ。

〜Ａ７には入力データはなく、入力端Ｂ。

〜Ｂ７にのみ楽音決定要素制御スイッチＴ Ｓ Ｗ２
ｏ ” Ｔ Ｓ Ｗ２５のオンオフ情報が入力されてい
る。

したがってリセット信号ＲＥＴが最初に入力されてから
最初のタイミング信号ＰＳＨ１，の出力された時には、
楽音決定要素制御スイッチＴ Ｓ Ｗ２ ｏ −Ｔ Ｓ
Ｗ２５のオンオフ情報がセレクトゲート１１９からデ
ータＡ／Ｄ５として出力される。

また２発目のタイミング信号ＰＳＨ，，の出力後にセレ
クトゲート１１９の入力端Ａ。

−Ａ７に楽音決定要素制御ボリュームＴ Ｖ Ｒ１の出
力がデータＡ／Ｄ４として人力されるから、タイミング
信号ＰＳＨ１９が消失し、インバータ１２７の出力が°
１１゛１となると上記データＡ／Ｄ４もデータＡ／Ｄ５
として出力されるようになる。

このようにしてカウンタ１０３の内容が順次進行し、そ
の内容が２１となってＡＮＤゲート１０４の出力により
リセットされ、再度Ｏから計数を開始すると、これまで
の説明から分かるように、セレクトゲート１１９の入力
端Ａ。

〜Ａ７には第１４図のタイムチャートにみられるように
、順次出力されるタイミング信号５Ｈ２ｏ。

ＳＨｏ、ＳＨ，、・・・・・・ｊｓＨ１７に同期して楽
音決定要素制御ボリュームＴＶＲｏ〜ＴｖＲ１，の出力
が入力されるので、これらが順次セレクトゲート１１９
からデータＡ／Ｄ５として出力される。

次いでタイミング信号ＰＳＨ１，が出力されるとセレク
トゲート１１９からは楽音決定要素制御スイッチＴＳＷ
？ｏ−ＴＳＷ２．の出力がデータＡ／Ｄ５として出力さ
れる。

以下はこの動作が繰返される。

このデータＡ／Ｄ５はディレィ１２３を介してデータバ
ス２６□へ出力される。

また前述したようにデータＡ／Ｄ５とチャンネル信号と
の比較がコンパレータ１２０により実行される。

（５−７） Ｄ／Ａ変換装置２０、サンプルホールド
・ラッチ回路２１の詳細説明 次に第１５図を参照して、Ｄ／Ａ変換装置２０、サンプ
ルホールド回路２１ａ、ラッチ回路２１ｂの構成を説明
する。

チャンネルコードＣＣ１〜ＣＣ３を入力とするデコーダ
１３８はこのコードをこれと対応するチャンネルタイミ
ング信号ＣＨｏ−ＣＲ７にデコードして出力端Ｑ。

〜Ｑ７から出力し、ディレィ１３９０入力端Ｄｏ−Ｄ７
に入力させる。

ディレィ１３９はシステムクロックＣＫｏにより駆動さ
れ、入力されたチャンネルタイミング信号を１ビット分
遅延させてその出力端Ｑ。

〜Ｑ７から順次出力し、これらチャンネルタイミング信
号ＣＨｏ−ＣＲ７をこれと対応するサンプルホールドお
よびラッチ回路１３０〜１３７に入力させる。

データバス２６□から供給されるデータＤ。

〜Ｄ７は既に述べたように、楽音決定要素制御ボリュー
ムＴＶＲｏ〜ＴｖＲ１０、楽音決定要素制御スイッチＴ
ＳＷ 〜ＴＳＷ２．からの出力データ、また０ は磁気カードから読取られたデータである。

デ−タＤ。

−Ｄ７のうち楽音決定要素制御ボリュームＴ Ｖ Ｒｏ
” Ｔ Ｖ Ｒ１９の出力に対応し、楽音形成回路２
゜〜２□にてアナログ情報として使用されるデータは、
Ｄ／Ａコンバータ１４０に入力されてアナログ情報に変
換され、更にバッファアンプ１４１を介して対応するチ
ャンネルのサンプルホールド、ラッチ回路１３０〜１３
７のサンプルホールド回路に入力される。

またデータＤ。

〜Ｄ７のうち楽音決定要素制御スイッチＴ Ｓ Ｗ２
ｏ ” Ｔ Ｓ Ｗ２５の出力に対応し、楽音形成回路
２゜〜２□にてディジタル情報として使用されるデータ
は、対応するサンプルホールド、ラッチ回路１３０〜１
３７のラッチ回路に入力される。

次に、サンプルホールド、ラッチ回路１３０〜１３７の
構成を説明する。

各チャンネル０〜７に対応するサンプルホールド、ラッ
チ回路１３０〜１３７はともに同一の構成を有し、ここ
ではチャンネル０に対応する回路１３０につき説明して
他を省略する。

回路１３０内には各楽音決定要素制御ボリュームＴＶＲ
ｏ−ＴＶＲ，。

に対応して２０個のサンプルホールド回路Ｓ／Ｈｏ〜Ｓ
／Ｈ１９が設けられ、これらの入力端はともにバッファ
アンプ１４１の出力端と接続されている。

また各サンプルホールド回路Ｓ／Ｈｏ〜Ｓ／Ｈ１９に対
応して制御用のＡＮＤゲートが１個ずつ設けられ、これ
らＡＮＤゲート１４２ｏ〜１４２□、の各第１入力端は
ともにディレィ１３９の出力端Ｑ。

と接続されている。

またＡＮＤゲート１４２ｏ〜１４２１９の第２入力端に
は各楽音決定要素制御ボリュームＴＶＲｏ−ＴＶＲｌ、
に対応させるべくサンプリングタイミング信号５Ｈｏ−
８Ｈ１９が入力されている。

したがって、たとえばサンプルホールド回路Ｓ／ＨＯの
場合、ディレィ１３９からチャンネルタイミング信号Ｃ
Ｈｏが出力中で、且つサンプリングタイミング信号ＳＨ
ｏが出力中の時、ＡＮＤゲート１４２ｏが開かれ、その
出力によりサンプルホールド回路Ｓ／Ｈｏが規制解除さ
れる。

この期間中にサンプルホールド回路Ｓ／ＨＯは記憶して
いる楽音決定要素制御ボリュームＴＶＲｏの出力電圧を
信号０゜とじて出力する。

全く同様にして各サンプルホールド回路Ｓ／Ｈ１〜Ｓ／
Ｈ１９から順次信号０ 〜０ が出力される。

０−１ ０−１９ 更に回路１３０内には楽音決定要素制御スイッチＴＳＷ
２ｏ−ＴＳＷ２５の出力をラッチするためのラッチ回路
１４３が設げられている。

このラッチ回路１４３はチャンネルタイミング信号ＣＨ
ｏ とサンプリングタイミング信号ＰＳＨ２゜を入力信
号とするＡＮＤゲート１４２□。

の出力に制御され、規制解除されるとラッチ回路１４３
からは楽音決定要素制御スイッチ ＴＳＷ２ｏ〜ＴＳＷ２５の出力が信号ｏ。

−２０〜ｏｏ−２５として出力される。

上記構成によりデコーダ１３８から順次チャンネルタイ
ミング信号ＣＨｏ〜ＣＨ７が′出力されてサンプルホー
ルド、ラッチ回路１３０〜１３７が順次指定され、指定
された回路１３０〜１３７からは更に各サンプリングタ
イミング信号ＳＨｏ〜５Ｈ１０，ＰＳＨ２ｏに応じて各
信号０ｏ−０〜ｏｏ−２５が出力され、これらは前述し
たように対応する楽音形成回路２゜〜２７に送られる。

（５−８））−ンセレクタ１０、アドレスジェネレータ
１１の詳細説明 次に第１６図を参叩して、トーンセレクタ１０、アドレ
スジェネレータ１１の詳細な構成を説明する。

チャンネルコードＣＣ１〜ＣＣ３を入力信号とするデコ
ーダ１４５はその出力端Ｑｏ〜Ｑ７から順次チャンネル
タイミング信号ＣＨｏ〜ＣＨ７を出力し、対応するチャ
ンネルスイッチＳＵ１．ＳＵ２．・・・・・・、Ｓ８２
の共通入力端に送り出す。

前述したように、各チャンネルスイッチＳＵ１〜ＳＳ２
にはそれぞれ８個のトーンセレクタスイッチＴ ５ｏ−
Ｔ Ｓ７が設けられており、また各トーンセレクタスイ
ッチＴＳｏ〜ＴＳ７の出力端はそれぞれＯＲゲート群１
４６内の対応するＯＲゲート１４６ｏ〜１４６□の入力
端と接続される。

すなわち、たとえばＯＲゲート１４６ｏの入力端は各チ
ャンネルスイッチＳＵ、〜Ｓ８２内の各トーンセレクト
スイッチＴＳｏと接続されている。

そして各ＯＲゲート１４６ｏ〜１４６□の出力端はそれ
ぞれ優先エンコーダ１４７の対応する入力端り。

、Ｄｌ、・・・・・・。Ｄ７および優先エンコーダ１４
８の対応する入力端Ｄ７．Ｄ６．・・・・・・、Ｄｏに
接続される。

優先エンコーダ１４７は２個同時に押されているト−ン
セレクタスイツチのうち番号の若い方が優先的に取込ま
れ、逆に優先エンコーダ１４８は番号の若くない方が優
先される。

これら優先エンコーダ１４７，１４８の機能は第５図の
パネルコントロールロジック２５内で説明した優先エン
コーダ７Ｌ７２０機能と同様であるから、これらについ
ての詳細な説明は省略する。

優先エンコーダ１４１はその制御入力端” ｅｌａｂ１
６ ”に制御信号Ｉｔ Ｉ ＋＋が入力されているとき
にのみ動作してその出力端Ｑ。

ｔ Ｑｌ 、Ｑ３から対応するＯＲゲート１５５，１５
６，１５７にエンコードした信号を出力する。

優先エンコーダ１４８はこれに対して常時動作可能状態
にあり、その出力端Ｑ。

ｔ Ｑｌ ｔ Ｑ２ からの出力は対応するインバータ
１４９，１５０，１５１を介してＡＮＤゲート１５２，
１５３，１５４の各第１入力端に入力される。

各ＡＮＤゲート１５２〜１５４の第２入力端にはともに
、後述するＤ型ＦＦ１５９のセット出力をインバータ１
５８により反転させた信号が制御信号として入力されゴ
る。

更にＡＮＤゲート１５２〜１５４の出力は対応するＯＲ
ゲート１５５，１５６，１５７に入力される。

上記り型ＦＦ１５９はその入力端りに信号ＥＸＴまたは
信号ＥＸ２をＯＲゲート１６０を介して入力されるとと
もに、信号 ンＰＳＨ２ｏにより駆動されて上記肉入
力信号を遅延させてセット出力端Ｑから出力する。

ＦＦ１５９のセット出力は、前述したように優先エンコ
ーダ１４７０制御入力端″ｅｎａｂｌｅ ”に、またイ
ンバータ１５８を介してＡＮＤゲーＪト１５２〜１５４
に入力される。

またＦＦ１５９はそのリセット入力端Ｒにリセット信号
ＲＥＴを入力されるとリセットされる。

上記ＯＲゲート１５５，１５６，１５１の出力端はそれ
ぞれコンバータ１６１０入力端 ５Ａ５ 、Ａ６２ Ａ
７ と、またプログラムカウンタ１６９の入力端Ｐ５
． Ｐ６． Ｐ７ に接続される。

またコンパレータ１６１０入力端Ａ。

、Ａ１゜Ａ２．Ａ３．Ａ４ニハソレソレ信号＋１ Ｑ
ＩＩ、ｌｌ０ｎ、“１“、“０°“、“１１１が常時入
力され、した４カツてこのコンパレータ１６１のＡ側入
力端は常に２０（１０進数）にセットされている。

これは後述するように、■音色分の情報を前記ＲＡＭ１
３またはＲＯＭＩ ４の０〜２０．３２〜５２．６４〜
８４．９６〜１１６．１２８〜１４８．１６０〜１８０
．１９２〜２１２．２２４〜２４４番地（これら領域は
それぞれＯブロック、・・・・・・、７ブロツクの各領
域に対応する）にそれぞれ記憶させるためのもので、コ
ンパレータ１６１のＡ側入力端Ａ。

−Ａ７はこのとき、各ブロックの最終番地が設定されて
いる。

コンパレータ１６１のＢ個人、ｔ［Ｂ。

、Ｂ１．・・・・・・、Ｂ７ にはプログラムカウンタ
１６９の内容を表わす信号、すなわち出力端Ｑ。

、Ｑｌ、・・・・・・。Ｑ７からの出力信号が入力され
る。

そして肉入力信号がコンパレータ１６１にて比較され、
肉入力信号の内容が一致すると出力端Ａ＝Ｂから一致信
号が出力され、信号０Ａ−Ｂ作成回路１６２内のＤ型Ｆ
Ｆ’１６３に入力される。

このＦＦ１６３はシステムクロックＣＫｏにより駆動さ
れる。

ＦＦ１６３の端子Ｑからのリセット出力はシステムクロ
ックＣＫｏがインバータ１６４により反転された信号と
ともにＮＯＲゲ−４１６５の入力端に導かれ、このＮＯ
Ｒケート１６５の出力信号を信号０Ａ−Ｂと呼ぶ。

また信号０Ａ＝ＢはＯＲゲート１６６を介してＡＮＤＮ
Ｏゲート６８の第１入力端に入力される。

更に信号ＥＸ、信号ＰＳＨ２ｏを入力とするＡＮＤゲー
ト１７９の出力信号、リセット信号Ｒ８がともにＯＲゲ
ート１６６を介してＡＮＤゲート１６８の第１入力端に
入力される。

更に、信号ＡＬと信号Ｒ／Ｒを入力とするＮＯＲゲート
の出力がＡＮＤゲート１６８の第２入力端に制御信号と
して入力される。

そしてＡＮＤゲート１６８の出力はプログラムカウンタ
１６９０制御入力端ＰＥにイネーブル信号として入力さ
れる。

プログラムカウンタ１６９にこのイネーブル信号が入力
されるとき、同時にこのプログラムカウンタ１６９０入
力端Ｐ。

、Ｐｌ、・・・・・・。Ｐ４ にともに信号＋＋ ０
＋＋が入力される。

既に述べたように、プログラムカウンタ１６９０入力Ｍ
Ｐ５ 、 Ｐ６ 、 Ｐ７ にはトーンセレクトスイッ
チのコード信号が入力されている。

したがって、たとえばトーンセレクタスイッチＴＳ、閉
成時には各入力端Ｐ５． Ｐ６． Ｐ７ にはそれぞれ
信号Ｉｔ Ｉ ＩＩ、ＩＴ ＯＩＩ、ＩＩ Ｏ＋＋が入
力されるから、プログラムカウンタ１６９は、制御入力
端ＰＥに信号が人力されて入力端Ｐ。

−Ｐ４が゛１０パに設定されると、システムクロックＣ
Ｋｏが入力されるたびにこのクロックＣＫｏに駆動され
て内容３２から１１＋１”されてゆく。

ここでプログラムカウンタ１６９のリセット回路の構成
を述べると、システムクロックＣＫｏ１信号ＷＣをイン
バータ１１１を介して反転した信号、信号ＰＳＨ２ｏ、
信号ＡＬを入力信号とするＡＮＤゲ−）１７２の出力が
ＯＲゲート１７４を介してプログラムカウンタ１６９の
リセット入力端Ｒに入力される。

また信号ＡＬ、信号Ｒ８を入力信号とするＡＮＤゲート
１７３の出力およびリセット信号ＲＥＴもＯＲゲート１
７４を介して上記リセット入力端Ｒに入力される。

プログラムカウンタ１６９の出力はディレィ１７００Å
力端り。

−Ｄ７に入力される。このディレィ１７０はシステムク
ロックＣＫｏにより駆動されるから、プログラムカウン
タ１６９の出力は１ビツト遅延されてディレィ１７０の
出力端Ｑｏ〜Ｑ７からＲＡＭ１３、ＲＯＭ１４の番地を
指定する８ビツトのアドレス信号ＡＤ０〜ＡＤ７として
出力される。

次に信号ＦＣ（フィニツシユコード）の作成回路１７６
を説明すると、プログラムカウンタ１６９の各出力端Ｑ
。

〜Ｑ７の出力信号がＡＮＤゲート１７５に入力され、こ
のＡＮＤゲート１７５の出力は信号ＦＣ作成回路１７６
内のＤ型ＦＦ１７７０入力端りに入力される。

このＦＦ１７７はシステムクロックＣＫｏにより駆動さ
れる。

ＦＦ１７７０セット出力信号はＡＮＤゲート１７８にシ
ステムクロックＣＫ。

とともに入力され、ＡＮＤゲート１７８の出力信号を得
る。

このＡＮＤゲート１１８の出力は信号ＦＣと称される。

次に上記回路の動作を説明すると、チャンネルコードＣ
Ｃ１〜ＣＣ３を入力されるデコーダ１４５の各出力端Ｑ
。

、Ｑｌ、・・・・・・、Ｑ７からは順次チャンネルタイ
ミング信号ＣＨｏ、ＣＨｌ。

・・・・・・、ＣＲ２が出力され、対応するチャンネル
選択スイッチｓＵ１．ｓＵ２．・・・・・・、ＳＳ２に
入力される。

これらのチャンネル選択スイッチＳＵ、、・・・・・・
、ＳＳ２ に含まれるトーンセレクトスイッチＴＳｏ−
ＴＳ７のうち各チャンネルごとに何れか１個、たとえば
チャンネル選択スイッチＳＵ、ではＴＳ７がＥＸモード
以外の演奏モード等に於いて投入された場合、このトー
ンセレクトスイッチＴＳ７の出力信号ＩＩ Ｉ ＩＩは
チャンネルタイミング信号ＣＨｏの出力中にＯＲゲート
１４６□を介して優先エンコーダ１４８に入力される。

このとき他のＯＲゲート１４６□〜１４６７の出力はと
もにＩＩ ＯＩＩである。

（なぜならＥＸモード以外のときには優先エンコーダ１
４７０制御入力端”ｅｎａｂｌｅ“にイネ−フル信号が
入力されないのでこのエンコーダ１４７は動作しないか
らである。

）したがってエンコーダ１４８の入力端り。

にのみ信号°゛１“′が入力されるから、優先エンコー
ダ１４８の各出力端Ｑ。

、Ｑｌ、Ｑ３からは信号「ｏｏｏ」が出力され、この信
号はインバータ１４９〜１５１により反転されて「１１
１」となり、トーンセレクタスイッチＴＳ７ を表わし
ている。

この信号「１１１」はＥＸモード以外のときはインバー
タ１５８の出力がＩＩ Ｉ ＩＩであるのでＡＮＤゲー
ト１５２〜１５４から出力され、ＯＲゲート１５５〜１
５７を介してコンパレータ１６１の入力端Ａ５１ Ａ６
２ Ａ７ とプログラムカウンタ１６９０入力端Ｐ５．
Ｐ６．Ｐ７ に入力され、各入力端に信号“１“°を供
給する。

また他のチャンネル選択スイッチＳＵ２〜Ｓ８２でも同
様にその中のトーンセレクトスイッチの投入状態に応じ
て各チャンネルタイミング信号ＣＨ，〜ＣＨ７の出力中
であれば優先エンコーダ１４８により順次エンコードさ
れる。

上記チャンネルスイッチＳＵ１ の場合、直前のチャン
ネルタイミング信号ＣＨ７からチャンネルタイミング信
号ＣＨｏにデコーダ１４５の出力が切りカワるとき、コ
ンパレータ１６１０両人力Ａ。

〜Ａ７Ｂｏ−Ｂ７ の内容が一致して出力端Ａ−Ｂから
一致信号Ａ＝Ｂが出力される。

このため信号０Ａ＝Ｂ作成回路１６２では、第１７図の
タイムチャートにみられるように、一致信号Ａ−Ｂの出
力後システムクロックＣＫｏ０１発分遅れて信号Ｏが出
力される。

この信号Ａ＝Ｂ ＯＡ＝ＢはＯＲゲート１６６を介してＡＮＤゲ−Ｎ６８
に入力されるが、このとき信号 Ｒ／Ｒ，ＡＬが出力されていない（すなわち、Ｒ／Ｒモ
ード、ＷＴ、ＡＬモード、ＲＤ、ＡＬモードでない）と
すると、ＡＮＤゲート１６８は規制解除されているから
、信号０Ａ−Ｂがプログラムカウンタ１６９０制御入力
端ＰＥに入力され、また同時にプログラムカウンタ１６
９０入力端Ｐ。

−Ｐ４にはともに信号“１０“１が入力される。

したがってプログラムカウンタ１６９は内容２２４「１
１１０００００」から計数をはじめる。

プログラムカウンタ１６９の出力はディレィ１７０によ
り１ビット分遅延されてからアドレス信号ＡＤｏ〜ＡＤ
７としてチャンネル０用のＲＡＭやＲＯＭに送られる。

またプログラムカウンタ１６９の出力コンパレータ１６
１の各入力端Ｂ。

−Ｂ７、ＡＮＤゲート１７５にも送られるが、コンパレ
ータ１６１では、Ａ個入力端が内容２４４ｒｌ １１１
０１００Ｊにセットされているため、プログラムカウン
タ１６９の内容が２４４となると一致信号Ａ＝Ｂがコン
パレータ１６１から出力され、信号０Ａ−Ｂ作成回路１
６２に送られる。

したがって前述のようにして信号０Ａ＝Ｂが出力される
とプログラムカウンタ１６９はチャンネルスイッチＵ２
に対する計数動作を開始する。

なおこの場合、チャンネル選択スイッチＳＵ１ 中の何
れのトーンセレクトスイッチＴＳｏ−ＴＳ７も使用され
ていないときは、チャンネルタイミング信号ＣＨ６の出
力時にＯＲゲート群１４６′から出力はないが、それら
の出力のＮＯＲ論理演算された出力、すなわちＮＯＲゲ
ート２８０の出力をＯＲゲート２８１によりＯＲゲート
１４６ｏの出力とＯＲ論理演算されて優先エンコーダ１
４８の入力端Ｄ７ にｎ １ ｎがとり込まれる。

これによってこの優先エンコーダ１４８の出力端Ｑ。

、Ｑｌ。Ｑ２からはそれぞれ信号“Ｉ Ｉ ｎが出力さ
れるようになっている。

そしてコンパレータ１６１０入力端Ａ５〜Ａ７とプログ
ラムカウンタ１６９の入力端Ｐ５〜Ｐ７にともに信号１
′０１を入力できるものである。

すなわちプログラムカウンタ１６９では、テ゛コーダ１
４５の出力がチャンネルタイミング信号ＣＨ７からＣＨ
ｏに切り変わると同時に入力端Ｐ。

−Ｐ７にはすべて信号１０１１が入力され、プログラム
カウンタ１６９は内容０から計数動作を開始し、その内
容が ２０「１０１００Ｊとなるとコンパレータ１６１から一
致信号Ａ＝Ｂが出力される。

また、ＥＸモードではないがＷＴ、ＡＬモード、ＲＤ、
ＡＬモードまたはＲ／Ｒモードのときには、ＮＯＲゲー
ト１６７の出力が１０１“となり、ＡＮＤゲート１６８
は閉じてプログラムカウンタ１６９にイネーブル信号が
出力されなくなる。

上記３モードのときのプログラムカウンタ１６９の動作
を説明すると先ずＲ／Ｒモードのときには、リセットス
イッチ３０（第２図参照）が最初に操作されるために、
その出力信号ＲＥＴがＯＲゲート１７４を介してプログ
ラムカウンタ１６９のリセット入力端Ｒに入力され、プ
ログラムカウンタ１６９の内容が０となる。

次いでプログラムカウンタ１６９はチャンネル０に対す
る動作を開始し、システムクロックＣＫｏが入力される
たびにその内容が°１゛ずつプラスされ、またその内容
はディレィ１７０からアドレス信号ＡＤｏ−ＡＤ７とし
て出力される。

プログラムカウンタ１６９の内容が２５ｓ［１１１１１
１１１、Ｊとなり、出力端Ｑｏ”Ｑ７の出力がすべてＩ
Ｉ Ｉ ＩＩとなるとＡＮＤゲート１７５から１“１信
号が出力される。

このとき信号ＦＣ作成回路１７６では、第１８図に示す
タイムチャートの動作が実行されて信号Ｆ’Ｃが作成さ
れる。

次にプログラムカウンタ１６９はチャンネル１に対する
計数動作を開始する。

このようにして全チャンネルの計数動作が終了する。

ＷＴ、ＡＬモードのときに＆ζプログラムカウンタ１６
９は最初にＡＮＤゲート１７２の出力信号によりリセッ
トされて内容を０とされ、計数動作を開始する。

そして前述同様にしてその内容が２２５となると信号Ｆ
Ｃが出力され、このモードを完了する。

ＲＤ、ＡＬモードのときには、動作の開始時にプログラ
ムカウンタ１６９はＡＮＤゲート１７３の出力信号によ
りリセットされてその内容がＯとなり、計数を開始する
。

そしてその内容が２５５となると信号ＦＣが出力され、
このモードを完了する。

次にＥＸモードの場合の動作を説明する。

この場合同一チャンネル内のまたは異なるチャンネル内
の所望のトーンセレクトスイッチが合計２個投入されて
いる。

たとえば、チャンネル０のトーンセレクトスイッチＴＳ
１とＴＳ７とが投入されているとき、スイッチＴＳ１
の出力は優先エンコーダ１４７から優先的に出力され、
またスイッチＴＳ７の出力は優先エンコーダ１４８から
優先的に出力される。

優先エンコーダ１４７はイネーブル信号が入力中に動作
するが、第１９図に示すタイムチャートにみられるよう
に、ＦＦ１５９のセット出力（即ちイネーブル信号）は
信号ＥＸ２、ＥＸ３の出力中出力される。

（第７図のタイムチャート参照）したがってＥＸモード
に入った信号ＥＸが出力された後１見目の信号ＰＳＨ２
ｏが出力され、信号ＥＸＩが発生すると、優先エンコー
ダ１４８からトーンセレクトスイッチＴＳ７に対応する
信号が出力されてコンパレータ１６１０入力端Ａ５〜Ａ
７およびプログラムカウンタ１６９０入力端Ｐ５〜Ｐ７
に送られる。

同時にＡＮＤゲート１１９の出力信号ＥＸ −Ｐ Ｓ
Ｈ２Ｏによりプログラムイネーブル信号がプログラムカ
ウンタ１６９０入力端ＰＥに加えられ、プログラムカウ
ンタ１６９の入力端Ｐ。

−Ｐ４に１“０°゛信号が入力される。したがってプロ
グラムカウンタ１６９は内容２２４から計数をはじめる
。

そしてその内容が２４４となるとコンパレータ１６１か
ら一致信号Ａ＝Ｂが出力され、信号０Ａ−Ｂが信号ＥＸ
、ＰＳＨ２ｏと同時に出力される。

次に信号ＥＸ２の出力期間に入ると、優先エンコーダ１
４７が動作を開始してスイッチＴＳ１ に対応する信号
をコンパレータ１６１、プログラムカウンタ１６９に出
力する。

そしてプログラムカウンタ１６９は内容０から計数を開
始し、その内容が２０となるとコンパレータ１６１から
一致信号Ａ＝Ｂが出力される。

次に信号ＥＸ３の出力期間に入り、プログラムカウンタ
１６９は信号ＥＸ２の出力期間と同様な動作を実行する
。

次いで信号ＥＸ４の出力期間に入ると、プログラムカウ
ンタ１６９は信号ＥＸＩの出力期間と同様な動作を行い
、この動作が終るとＥＸモードが完了する。

このようにして各信号ＥＸ１〜ＥＸ４が順次出力される
ときにプログラムカウンタ１６９はそれぞれトーンセレ
クトスイッチＴＳ７．ＴＳ、、ＴＳｌ。

Ｔｓ７に対する動作を実行し、両スイッチＴＳ１．ＴＳ
７に指定されたＲＡＭ内のブロックの内容が互いに交換
される。

（５−９） メモリ装置Ｍの詳細説明 次に、第２０図を参照して、メモリ装置Ｍの構成を説明
する。

このメモリ装置Ｍはメモリコントロールロジック１２お
よび各メモリ１３゜１４．１５からなる。

この実施例に使用されるＲＡＭ１３、ＲＯＭ１４は各チ
ャンネルごとに１対ずつ設けられており、またＲＡＭ１
３、ＲＯＭＩ ４は２５６ワード×８ビツトの容量を有
している。

（第２１図参照）更に、各チャンネルごとのメモリブロ
ック２００〜２０７は同一構成から成り、ここではチャ
ンネル０に対スるメモリブロック２００の構成につき説
明し、他のチャンネル１〜７に対するメモリブロックの
説明は省略する。

またこの実施例では、各チャンネルのメモリブロック内
のＲＡＭまたはＲＯＭはそれぞれ１チツプの素子で構成
されており、したがってチャンネルの選択はチップの選
択と同じことになる。

データバス２６２から送られる８ビツトのデータＤ。

−Ｄ７は、メモリブロック２００内のＲＡＭ１８７のデ
ータ入出力端り。

〜Ｄ７に入力されて書込まれ、またＲＡＭ１８７内のデ
ータＤ。

−Ｄ７はデータ入出力端り。

−Ｄ７から読出されてデータバス２６□へ出力される。

また、ＲＯＭ１８８に書込まれているデータＤ。

〜Ｄ７（標準音色情報）はデータ出力端り。

−Ｄ７から読出されてＲＡＭ１８７へ書込まれる。

ＲＡＭ１８７へのデータＤ。〜Ｄ７の書込みまたは読出
しおよびＲＯＭ１８８からのデータＤ。

〜Ｄ７の読出し時には、アドレス信号ＡＤｏ−ＡＤ７が
アドレスバス２６、からＲＡＭ１８７、ＲＯＭ１８８の
アドレス入力端ＡＤｏ−ＡＤ７に送られてきてデータＤ
。

−Ｄ７が格納されているアドレスが指定される。

ＲＡＭ１８７の読出し／書込み制御入力端Ｒ／Ｗには書
込み指令信号としてＡＮＤゲート１８６の出力信号“１
１“１が入力される。

ＡＮＤゲート１８６の第１入力端にはシステムクロック
・ＣＫｏが入力され、また第２入力端には信号ＲＤ、信
号Ｒ／ＲがＯＲゲート１８５を介して入力される。

更に、信号ＥＸ３ 、ＥＸ４をＯＲゲート１８３を介し
てＤ型ＦＦ１８４に送りこれら信号ＥＸ３．ＥＸ４を１
ビツト遅延させた信号がＯＲゲート１８５を介してＡＮ
Ｄゲート１８６の第２入力端に入力される。

即ち、ＲＡＭ１８７は、Ｒ／Ｒモード、ＲＤ、ＡＬモー
ド、ＲＤ、ＳＬモードおよびＥＸモード時にＡＮＤゲー
ト１８６の出力信号がＩＩ Ｉ ＩＩとなり、ＲＯＭ１
８８や磁気カード（図示路）から読出されたデータをシ
ステムクロックＣＫｏに駆動されて書込まれる。

また、ＡＮＤゲート１８６の出力信号が°′０°′のと
きはＲＡＭ１８７は読出し指令を受ける。

なお、上記ＦＦ１８４はシステムクロックＣＫｏにより
駆動される。

更に、チャンネルを指定してＲＡＭ１８７またはＲＯＭ
１８８のチップを選択するために、ＲＡＭ１８７および
ＲＯＭ１８８のチップセレクト端子Ｃ８にはそれぞれ、
ＡＮＤゲート１９０またはＡＮＤゲート１８９から出力
される選択信号が入力される。

ＡＮＤゲート１９０およびＡＮＤゲート１８９の第１入
力端にはともにチャンネルタイミング信号ＣＨｏが入力
される。

なお、チャンネルタイミング信号ＣＨ。ハ、チャンネル
コードＣＣ１〜ＣＣ３をシステムクロックＣＫｏにより
駆動されるディレィＣＫｏにより１ビツト遅延させてか
らデコーダ１８２に入力させ、このデコーダ１８２によ
り他のチャンネルタイミング信号ＣＨ１〜ＣＨ７ととも
に作成される。

チャンネルタイミング信号ＣＨ１〜ＣＨ７は勿論、対応
するチャンネルのメモリブロック２０１〜２０７内のＡ
ＮＤゲート（図示路）に入力される。

ＡＮＤゲート１９０の第２入力端には、信号ＰＲおよび
チャンネルタイミング信号５ＣＨｏを入力信号とするＮ
ＡＮＤゲート１９１の出力が入力されている。

他方、ＡＮＤゲート１８９の第２入力端には信号Ｒ／Ｒ
が入力される。

即ち、ＲＡＭＩ ８７では、音色情報を音色セツティン
グボード１６により作成中（即ちＰＲ，ＷＴモードおよ
びＰＲ，ＷＴモード時）にはＮＡＮＤゲート１９１の出
力が°“０′１となるから選択信号がＡＮＤゲート１９
０から出力されず、したがってこのときＲＡＭ１８７の
内容を書き替えることが禁止されている。

またＲＯＭ１８８に於ては、Ｒ／Ｒモード時に選択信号
がＡＮＤゲート１８９から出力されてＲＯＭ１８８のチ
ップセレクト端子Ｃ８に入力されるから、ＲＯＭ１８８
の内容がＲＡＭ１８７に書込まれる。

上述したように、上記構成は他のチャンネルＣＨｏ〜Ｃ
Ｈ７のメモリブロック２０１〜２０７も全く同一である
。

したがって上記ＮＡＮＤゲート１９１に対応するメモリ
ブロック２０１〜２０７内のＮＡＮＤゲート（図示路）
にはそれぞれチャンネルタイミング信号ＳＣＨ，〜５Ｃ
Ｈ７が入力される。

次に、ＥＸモード時に使用される一時記憶用のＲＡＭ１
９８につき説明する。

このＲＡＭ１９８は上記ＲＡＭ１８７と同一構成を有す
るメモリである。

後述するように、ＥＸモードでは、タイミング信号ＥＸ
１．ＥＸ２の出力時にメモリブロック内のＲＡＭからデ
ータを交換したい２ブロツクのデータを読出してそれぞ
れＲＡＭ１９８の異なる領域に記憶させ、またタイミン
グ信号ＥＸ３．ＥＸ、の出力時にはＲＡＭ１９８内に一
時記憶させた上記データを読出して、メモリブロック内
のＲＡＭへブロックを交換して記憶させるようになって
いる。

このため、ＲＡＭ１９８のアドレス入力端ＡＤ。

〜ＡＤ４ にはそれぞれアドレス信号ＡＤｏ〜ＡＤ４が
入力される。

またアドレス入力端ＡＤ５には、タイミング信号ＥＸ２
．ＥＸ４をＯＲゲート１９２を介してＤ型ＦＦ１９３に
入力し遅延させた信号が入力される。

上記ＦＦ１９３はシステムクロックＣＫｏにより駆動さ
れる。

またアドレス入力端ＡＤ６．ＡＤ７は常に信号”０“に
保持されている。

この結果、■ブロックがそれぞれ２０ワードからなるデ
ータがＲＡＭ１９８の異なる領域にデータ入出力端り。

〜Ｄ７を介して書込まれ、また読出される。また信号Ｅ
Ｘ１．ＥＸ２の出力時にＲＡＭ１９８の読出し／書込み
端子π／Ｗに書込み指令信号ＩＩ Ｉ ＩＩを入力させ
るために、ＡＮＤゲート１９６の第１入力端にシステム
クロックＣＫ。

が入力され、また第２入力端には、信号ＥＸ、。

ＥＸ２をＯＲゲート１９４を介してＤ型 ＦＦ１９５に入力して遅延させた信号、即ち、ＦＦ１９
５のセット出力信号が入力される。

上記ＦＦ１９５はシステムクロックＣＫｏにより駆動さ
れて信号ＥＸ１．ＥＸ、、を１ビツト遅延させる。

このようにしてＡＮＤゲート１９６からシステムクロッ
クＣＫｏに同期した信号が書込み指令信号として出力さ
れる。

更にＲＡＭ１９８のチップセレクト信号としては、信号
ＥＸをＤ型ＦＦ１９７により１ビツト遅延させた信号が
用いられ、チップセレクト端子Ｃ８に入力される。

なお、上記信号ＥＸ、ＥＸ１〜ＥＸ４がＤ型ＦＦ１８４
，１９３，１９５，１９７により１ビツト遅延されるの
は、アドレス信号ＡＤｏ−ＡＤ７が第１６図で説明した
ディレィ１７０により１ビツト遅延されて各ＲＡＭに送
られるためにタイミングを合わせるためである。

ここで第２１図を参照して各メモリブロック２００〜２
０７内のＲＡＭ、ＲＯＭ、および一時記憶用のＲＡＭ１
９８の構成を説明する。

既に述べたように各メモリは２５６ワード×８ビツトで
構成される。

また各メモリは８ブロツクに区分され、アドレス０〜３
１が第０ブロツク、アドレス３２〜６３が第１ブロツク
、以下同様にして３２番地ずつに分割されて、最後のア
ドレス２２４〜２５５が第７ブロツクに割当てられる。

また各ブロックの先頭の２１番地内に１音色分のデータ
が記憶されるとともに、各ブロックの後半の１１番地分
は使用されない。

更に各ブロックＯ〜７の先頭の２０番地には、前述した
楽音決定要素制御ボリュームＴｖＲｏ〜ＴｖＲ１９の出
力情報をＡＤ変換した情報が各８ビツトのデータＤ。

−Ｄ７としてそれぞれ記憶される。

そして各ブロック０〜７の先頭から２１番目には６個の
楽音決定要素制御スイッチＴＳＷ２ｏ〜ＴＳＷ２５のオ
ンオフ情報が下位６ビツト（Ｄｏ〜Ｄ５）内に記憶され
る。

また各ブロワ２０〜フ０区別は、８ビツトのアドレス信
号ＡＤｏ〜ＡＤ７のうち、上位の３ビツトＡＤ５゜ＡＤ
６．ＡＤ７を使用して行われる。

下記の第２表に各ブロックとそのコードの対応表を示す
。

次に上記メモリコントロールロジックの動作を説明する
。

いずれの動作モードに於いてもそのとき出力されるチャ
ンネルコードＣＣ１〜ＣＣ３はディレィ１８１に入力さ
れて１ビツト遅延されてからデコーダ１８２に送られる
。

デコーダ１８２からはチャンネル信号ＣＨｏ〜ＣＨ７が
順次出力され各メモリブロック２００〜２０７に入力さ
れる。

Ｒ／Ｒモードのときには、信号Ｒ／Ｒが出力されている
から、この信号Ｒ／ＲによりＡＮＤゲート１８６が開か
れ、各メモリブロック２００〜２０７内のＲＡＭの端子
Ｒ／Ｗに書込み指令が入力される。

また、たとえばメモリブロック２００の場合、チャンネ
ル信号ＣＨｏの出力中に各ＡＮＤゲート１８９．１９０
からの出力信号がＲＡＭ１８７、ＲＡＭ１８８の端子Ｃ
８に送られてチップ選択される。

この結果、アドレス信号Ａ Ｄｏ−Ａ Ｄ７によりＲＯ
Ｍ１８８およびＲＡＭ１８９の番地（すなわちブロック
）が順次指定されて、ＲＯＭ１８８の内容がＲＡＭ１８
７の対応する番地内に転送される。

このような動作は他のメモリブロック２０１〜２０７に
ついても同様に対応するチャンネル信号ＣＨ１〜ＣＨ７
の出力中に実行される。

書込み動作、すなわちＰＲ，ＷｒモードまたはＷＴ、Ａ
Ｌモード時には、ＡＮＤゲート１８６が閉じており、こ
のため各メモリブロック２００〜２０７内のＲＡＭのπ
／Ｗ端子には信号“Ｏ＋＋が読出し指令信号として入力
されている。

そしてＷＴ、ＡＬモード時には、操作されたチャンネル
選択スイッチＳＵ１〜ＳＳ２に対応するメモリブロック
２００〜２０７内のＲＡＭ内のデータが磁気カード１６
に記録される。

またＰＲ，ＷＴモード時には、音色セツティングボード
にて作成された音色情報がＲＡＭ内に書込まれず、後述
するカードＩ１０ロジック２２を介して磁気カードに書
込まれるため、各メモリブロック２００〜２０７内の各
ＲＡＭは選択されず、その端子Ｃ８には信号＋＋ Ｏ＋
＋ （たとえばメモリブロック２００の場合、ＡＮＤゲ
ート１９０の出力＋＋ Ｏ＋＋ ）が入力される。

更にＰＲ，Ｗ下モードのときには、ＰＲ，ＷＴモード時
同様に、音色セツティングボード１６にて作成された音
色情報はＲＡＭ内に書込まれないため、各ＲＡＭの端子
Ｃ８の入力信号はＩＩ Ｏ＋＋である。

読出し動作、すなわちＲＤ、ＳＬモードおよびＲＤ、Ａ
Ｌモードには、信号ＲＤが出力されるから各メモリブロ
ック２００〜２０７内のＲＡＭのπ／Ｗ端子には書込み
指令（信号“°０°”、が入力されている。

そして操作されているチャンネル選択スイッチＳＵ１〜
Ｓ８２に対応するＲＡＭが対応するチャンネルタイミン
グ信号ＣＨｏ−ＣＦ２の出力中に選択されて磁気カード
内の音色情報がＲＡＭ内に転送される。

ＥＸモード時には、同一チャンネル内または異なるチャ
ンネル内のトーンセレクトスイッチ、たとえばスイッチ
ＴＳ１とＴＳ７が２個操作されるが、先ず信号ＥＸが出
力され、この信号ＥＸがＦＦ１９７により１ビツト遅延
されて ＲＡＭ１９８の端子Ｃ８に入力される。

また信号ＥＸ１．ＥＸ２の出力中にはＡＮＤゲート１８
６の出力は“０“′であるから各メモリブロック２００
〜２０７内のＲＡＭのπ／Ｗ端子には読出し指令信号が
入力されている。

またタイミング信号ＥＸ１〜ＥＸ４はこの順序で順次出
力される信号であるから、先ず信号ＥＸ、 の出力中
には、勿論ＲＡＭ１９８のアドレス入力端ＡＤ５には信
号°′０“１が入力される。

なお、アドレス入力端ＡＤ６．ＡＤ７の入力もともにＩ
Ｉ Ｏ＋＋である。

このときＲＡＭ１９８の下位５ビツトのアドレス入力端
ＡＤｏ−ＡＤ４には、操作されているトーンセレクトス
イッチ、たとえば上記スイッチＴＳ１が属するチャンネ
ル内のＲＡＭのアドレスが入力される。

したがってＲＡＭ１９８内の１ブロック分の領域内にス
イッチＴＳ１ に対応するＲＡＭ内の１ブロック分のデ
ータが書込まれる。

次いで信号ＥＸ２が出力されると、他のトーンセレクト
スイッチＴＳ７が属するチャンネル内のＲＡＭのアドレ
スがアドレス信号ＡＤｏ〜ＡＤ、により ＲＡＭ１９８に対して指定され、この結果スイッチＴＳ
７に対応するＲＡＭ内の１ブロック分のデータが、ＲＡ
Ｍ１９８のスイッチＴＳ１ とは別の領域に書込まれる
。

なお、上記信号ＥＸ、、ＥＸ２の出力中にはＡＮＤゲー
ト１９６の出力が°°ｌ°１となり、この信号パ１“が
書込み指令信号としてＲＡＭ１９８のＲ／Ｗ端子に入力
される。

次いで信号ＥＸ３．ＥＸ４が出力されると、ＡＮＤゲー
ト１９６の出力はＩＩ ＯＩＩとなり、この信号がＲＡ
Ｍ１９８のπ／Ｗ端子に読出し指令信号として入力され
る。

また信号ＥＸ３．ＥＸ４の出力中にはＡＮＤゲート１８
６の出力が＋＋ １ ＋＋となり、各メモリブロック２
００〜２０７内のＲＡＭのＲ／Ｗ端子には、書込み指令
信号が入力される。

したがって信号ＥＸ３の出力中には、ＲＡＭ１９８のア
ドレス入力端ＡＤｏ−ＡＤ４に入力されるアドレス信号
により、先にトーンセレクトスイッチＴＳ１ に対して
指定されたアドレスが指定されて、ＲＡＭ１９８のその
ブロックからスイッチＴＳ１に対応する１ブロック分の
データが、最初にトーンセレクトスイッチＴＳ７に対応
するデータを記憶していたＲＡＭ内の対応するブロック
内に書込まれる。

次いで信号ＥＸ４が出力されると、同様にしてＲＡＭ１
９８のアドレス入力端ＡＤｏ〜ＡＤ、に入力されるアド
レス信号により先にトーンセレクトスイッチＴＳ７に対
して指定されたアドレスが指定されて、ＲＡＭ１９８の
そのブロックからスイッチＴＳ７に対応する１ブロック
分のデータが、最初にトーンセレクタスイッチＴＳ１
に対応するデータを記憶していたＲＡＭ内の対応するブ
ロック内に書込まれる。

この結果、２個のトーンセレクタスイッチにより指定さ
れるＲＡＭ内のデータが互いに交換され、所望の演奏態
形が得られる。

（５−１０） カードリーダ制御ロジック２４の詳細
説明 次に第２２図を参照してカードリーダ制御ロジック２４
の構成を説明する。

この実施例に使用されるカードリーダ（磁気カード恍惚
り装置）２３は、磁気カードへのデータの書込みまたは
磁気カードからのデータの読出しの各操作時に次のよう
な手順にしたがうとともに、制御信号ＷＰＳ、ＳＢＯ，
Ｒ８Ｓを発生する。

即ち、先ず磁気カードをカード挿入口に挿入するとカー
ド移送用モータが正方向に回転しはじめ、カードは磁気
ヘッドの設置されている位置を通過して移送される。

この正方向の移送中にはデータの読取りも書込みも行わ
れない。

そして磁気カードが磁気ヘッドの設置位置を完全に通過
するとこの状態がリバーススイッチにより検出され、こ
の検出信号がカード移送用モータに送られ、モータが逆
転を開始して磁気カードをカード挿入口の方へ移送しは
じめる。

この移送中に磁気カードへのデータの読取りまたは書込
み動作が実行される。

このような磁気カードの移送動作中に於いて、磁気カー
ドの走行開始直後、および磁気カードが逆転して挿入口
の方へ移送されて停止する直後を除きカードローディン
グシグナル（信号５ＢＯ１第２５図参照）がカードリー
ダ２３から出力される。

また磁気カードが上記リバーススイッチにより検出され
るときにはリバーススイッチシグナル（信号Ｒ８Ｓ、第
２５図参照）が同様にカードリーダ２３から出力される
。

更に上記信号Ｒ８Ｓが出力されると同時にライトプロテ
クトシグナル（信号ＷＰｓ第２５図参照）がカードリー
ダ２３から出力されるが、この信号ＷＰＳはＩＩ ＯＩ
＋レベルのとき有効であり、この信号ＷＰＳの出力後は
書込み動作が可能な状態とされる。

第２２図では上記の各信号ＷＰＳ、ＳＢＯ，Ｒ８Ｓを使
用して信号ＷＢＣ（ライドリードコントロール）および
リセット信号Ｒ８が作成される。

即ち、信号ＷＰＳはインバータ２１１に入力されるが、
このインバータ２１１の出力端は抵抗Ｒ３０を介してＮ
ＡＮＤゲート２１２の第１入力端に接続される。

またＮＡＮＤゲート２１２の第１入力端は一端を接地さ
れたコンデンサＣ１ｏの他端にも接続され、またＮＡＮ
Ｄゲート２１２の第２入力端は、信号′°１“′を供給
する電源に一端を接続される抵抗Ｒ３□の他端および上
記インバータ２１１０入力端に接続される。

ＮＡＮＤゲート２１２の出力はＮＯＲゲート２１５に、
信号ＷＴをインバータ２１３により反転させた信号とと
もに入力される。

またＮＯＲゲート２１５の出力はＲ８型ＦＦ２１６のセ
ット入力端Ｓに送られる。

ＦＦ’２１６のリセット入力端Ｒには上記信号ＳＢＯを
インバータ２４により反転させた信号が入力される。

そしてＦＦ２１６のリセット出力が信号ＷＲＣと呼ばれ
カードＩ１０ロジック２２に送られる。

信号Ｒ８Ｓは抵抗Ｒ３３に入力され、抵抗Ｒ３３の出力
端に一端を接続され且つ他端を接地されるコンデンサＣ
１１の一端側とともにＤ型ＦＦ２１Ｂの入力端りに接続
される。

また抵抗Ｒ３３の入力側は信号Ｉ＋ １“１を供給する
電源に一端を接続される抵抗Ｒ３□の他端と接続される
。

上記ＦＦ’２１８のリセット出力はＮＯＲゲート２１７
、ＮＯＲゲート２２０、Ｄ型ＦＦ２１９のＤ入力端にそ
れぞれ入力される。

またＦＦ’２１９のリセット出力は上記ＮＯＲゲート２
２０に入力され、またこのＮＯＲゲート２２０の出力は
信号ＲＤとともにＡＮＤゲート２２２に入力される。

更にＮＯＲゲート２１７にはＦＦ２１６のリセット出力
（信号ＷＲＣ）が入力されており、ＮＯＲゲート２１７
の出力およびＡＮＤゲート２２２の出力はともにＯＲゲ
ート２２３を介してリセット信号Ｒ８として出力される
。

また上記ＦＦ２１８、ＦＦ’２１９は発振器２２１から
出力される周波数５００ＨｚのクロックパルスＫ よ’
）駆動される。

次に上記回路の動作を第２３図〜第２５図のタイムチャ
ートを参照して説明する。

先ず、書込み動作の場合には、信号ＷＴが出力されてい
る。

したがってインバータ２１３の出カバ“ＯＩＩである。

磁気カードをカードリーダ２３のカード挿入口に挿入す
ると移送モータが正方向に回転しはじめ、信号ＳＢＯが
出力され°゛１“レベルとなる。

そして磁気カードが完全に挿入され、磁気カードがリバ
ーススイッチにより検出されると°゛１１゛１１゛レベ
ル８Ｓが出力され（第２５図）、移送モータが逆転しは
じめる。

同時に通常は′″Ｉ Ｉ＋レベルにある信号−ｖＶＰＳ
が反転して０“ルベルになる。

信号−ｖＶＰＳが°“０′ルベル期間に於いて、第２３
図のタイムチャートから分かるように、信号ＷＰＳがＩ
Ｉ ＯＩＩとなるとインバータ２１１の出力がＩＩ Ｉ
ＩＩとなりコンデンサＣＩＯが徐々に充電され、その
充電値がＩＩ Ｉ ＩＩレベルとなる。

信号ＷＰＳが消失してＩＩ Ｉ Ｉ＋レベルになるとコ
ンデンサＣｔＯが放電しはじめるが、その電位がまだＩ
Ｉ Ｉ Ｉ＋レベルにある間、ＮＡＮＤゲート２１２の
両人力がＩＩ Ｉ Ｉ＋レレベとなり、したがってこの
期間、ＮＡＮＤゲート２１２から負方向のパルスが出力
される。

したがってＮＯＲゲート２１５からこのとき上記パルス
に同期した正方向のパルスが出力され、このパルスによ
りＲ８型ＦＦ２１６がセット状態にされる。

したがってＦＦ２１６のリセット出力信号、即ち信号Ｗ
ＲＣがこの時点から′１０“ルベルに反転する。

（第２５図参照、なお第２５図の縦軸、すなわち時間軸
は一致している：また信号Ｒ８Ｓが出力されると、コン
デンサＣ１ｌが充電され、その充電値が“°１′°レベ
ルに達し、次いで第２４図のタイムチャートにみられる
ように、ＦＦ２１８のリセット出力がＩＴ□°ルベルに
反転する。

このようにして第２５図にみられるように、信号ＷＲＣ
，ＦＦ２１８のリセット出力がともにＩＩ ＯＩ＋レベ
ルにあるときＮＯＲゲート２１７の出力が得られ、この
出力はＯＲゲート２２３を介してリセット信号Ｒ８とし
て出力される。

このリセット信号Ｒ８は後述するカードＩ１０ロジック
等に送られて磁気カードへのデータの書込みが実行でき
るように各回路がリセットされる。

次に読出し動作のときには、信号ＲＤが出力され、ＩＩ
ＩＩ＋ＩＩルに保持されている。

勿論信号ＷＴはＩＩ □ ＋＋レベルであるから、イン
バータ２１３の出力はＩＩ Ｉ ＩＩとなり、したがっ
てＮＯＲゲート２１５の出力は“１０“１となり、ＦＦ
２１６のセット入力は常にＩＩ Ｏｏ“レベルである。

磁気カードが挿入口に挿入されて移送モータが回転しは
じめ、信号ＳＢＯが出力される以前は、ＦＦ’２１６の
リセット入力信号は“＋１゛レベルであるからＦＦ２１
６はリセット状態にあり、リセット出力信号、すなわち
信号ＷＲＣはＩＩ Ｉ Ｉ＋レベルである。

信号ＳＢＯが出力されてＦＦ２１６のリセット入力がＩ
Ｉ ＯＩＴレベルになってもセット人力゛１１“１が入
力しないのでリセット出力（信号ＷＢＣ）は変化せず、
１“ルベルのままである（第２５図参照）。

このような状態に続いて信号Ｒ８Ｓが出力されると、第
２４図のタイムチャートから分かるように信号Ｒ８Ｓは
両ＦＦ２１８，２１９により遅延されてからＮＯＲゲー
ト２２０に出力される。

ＮＯＲゲート２２０からは、両ＦＦ２１８゜２１９のリ
セット出力がともにＩＩ ＯＩＩのときにパルス信号Ｉ
Ｔ Ｉ ＩＩが出力されＡＮＤゲート２２２に出力され
る。

したがってＡＮＤゲート２２２からは上記パルス信号に
同期した信号が出力され、この信号は更にＯＲゲート２
２３を介してリセット信号Ｒ８として出力される。

この結果、リセット信号Ｒ８の出力後磁気カードからデ
ータが読取られる。

（５−１１） カードＩ１０ロジック２２の詳細説明 次に第２６図を参照して、カードＩ１０ロジック２２の
構成を説明する。

先ず、書込み用の制御回路につき説明する。

ライドリードコントロール信号ＷＲＣはタイミング信号
ＰＳＨ１，をインバータ２３２により反転させた信号に
より駆動されるＤ型ＦＦ２３１の入力端りに入力される
。

このＦＦ２３１の出力からはライトコントロール信号Ｗ
Ｃとその反転信号Ｗでが得られ、後者の信号ＷＣはＤ型
ＦＦ２３３の入力端りに入力される。

このＦＦ２３３の出力信号はＲ８型ＦＦ２３９のセット
入力端Ｓに加えられＦＦ２３９をセット状態にさせる。

またＦＦ２３９のリセット入力端Ｒにはリセット信号Ｒ
８（第２５図）が加えられ、ＦＦ２３９がリセット状態
にされる。

そしてＦＦ２３９のセット出力は後述するセレクトゲー
ト２４３０制御入力端ＫＡに、またＦＦ２３９のリセッ
ト出力はセレクトゲート２４３の制御入力端ＫＢにそれ
ぞれ制御信号として加えられる。

第２０図の説明中にふれたメモリブロック２００〜２０
７内のＲＡＭまたは音色セツティングボード１６から増
量される８ビツトのデータＤ。

−Ｄ７は、この実施例では、下位と上位にそれぞれ４ビ
ツトずつ、すなわちり。

−Ｄ３．Ｄ４〜Ｄ７に分げられて磁気カードに書込まれ
る。

すなわち、下位の４ビツトのデータＤ。

〜Ｄ３はセレクトゲート２４２のＡ側入力端Ａ。

−Ａ３に入力され、また上位の４ビツトのデータＤ４〜
Ｄ７は、セレクトゲート２４２のＢ側入力端Ｂ。

−８３に入力される。

このセレクトゲート２４２０制御入力端ＫＡおよびＫＢ
にはそれぞれ、システムクロックＣＫｏをインバータ２
４０，２４１を介した信号（すなわちシステムクロック
ＣＫｏ ）、およびシステムクロックＣＫｏをインバー
タ２４０により反転させた信号が加えられる。

したがって、セレクトゲートの制御入力端ＫＡにシステ
ムクロックＣＫｏが加えられる期間、その出力端り。

〜Ｄ３から下位４ビツトのデータＤｏ〜Ｄ３が出力され
て上記セレクトゲート２４３のＡ側入力端Ａ。

−Ａ３に入力される。またセレクトゲート２４２の制御
入力端ＫＢにシステムクロックＣＫｏの反転信号が加え
られている期間には、その出力端り。

−Ｄ３から上位４ビットのデータＤ４〜Ｄ７が出力され
て上記セレクトゲート２４３のＡ個入力端Ａ。

〜Ａ３に入力される。

このように、セレクトゲート２４２は入力される８ビツ
トのデータＤ。

−Ｄ７を４ビツトずつのデータＤ。

〜Ｄ３．Ｄ４〜Ｄ７に時間をずらせて出力する８／４ビ
ツト変換素子である。

上記セレクトゲート２４３のＢ個入力端Ｂ。

〜Ｂ２に屯そのＡ個入力端Ａ。

−Ａ３に入力されるデータＤ。

−Ｄ３．Ｄ４〜Ｄ７が属するチャンネルコードＣＣ１〜
ＣＣ３が３ビツトのデータとして入力される。

なお、残りのＢ個入力端Ｂ３は常時°°１“ルベルに保
持されている。

この結果、上記セレクトゲート２４３の制御入力端ＫＢ
にＦＦ２３９のリセット出力ＩＩ Ｉ ＩＩが加えられ
ている期間、セレクトゲート２４３の出力端り。

〜Ｄ３からチャンネルコードＣＣ１〜ＣＣ３が磁気カー
ドへの書込み用データＤＯｏ〜ＤＯ３として出力され、
またセレクトゲート２４３の制御入力端ＫＡＫＦ’Ｆ２
３９のセット出力“Ｉｏｌが加えられている期間用出力
端り。

〜Ｄ３から４ビツトずつのデータＤ。

−Ｄ３．Ｄ４〜Ｄ７が磁気カードへの書込み用データＤ
Ｏｏ〜ＤＯ３として出力される。

ところで、磁気カードには上記データＤ。

〜Ｄ７、チャンネルコードＣＣ１〜ＣＣ３とともにクロ
ックパルスが同時に記録される。

そして読出し操作時にはこのクロックパルスを基準にし
て磁気カードから上記データＤ。

−Ｄ７、チャンネルコードＣＣ１〜ＣＣ３が読取られる
。

この実施例では磁気カードへ書込まれるクロックパル。

スを書込みクロックＣＯと呼ぶ。

また後述するように磁気カードから読取られたクロック
パルスＣＩ（書込みクロックＣＯの反転信号）を処理し
て読出し操作時に使用されるクロックパルスを読出しク
ロックＣＫ１２と呼ぶ。

ここで上記。書込みクロックＣＯの作成回路を説明する
。

信号ＷＲＣはＤ型ＦＦ２３１の入力端りに入力される。

このＦＦ２３１はタイミング信号ＰＳＨ１９をインバー
タ２３２により反転させた信号により駆動される。

ＦＦ２３１のセット出・力信号は信号ＷＣと称され、ア
ドレスジェネレータ１１（第１６図）に送られる。

またＦＦ２３１のリセット出力信号Ｗでは、書込みクロ
ックＣＯ作成回路２３５内のＮＡＮＤゲート２３６にシ
ステムクロックＣＫｏとともに入力される。

ＮＡＮＤゲート２３６の出力端は抵抗Ｒ４０を介してＤ
型Ｆ’Ｆ２３８の入力端りに接続され、またこの入力端
りはコンデンサＣ１５を介して接地される。

またＦＦ２３８の入力端Ｓには信号ＷＴがインバータ２
３７を介して入力される。

このＦＦ２３８は周波数１００ ＫＨｚ のクロックパ
ルスＣＫ１により駆動されてそのセット出力端Ｑから書
込み用クロックＣＯを出力する。

システムクロックＣＫｏは周波数３９０Ｈｚのクロック
パルスであるが、書込み動作時には、このシステムクロ
ックＣＫｏの立上り（立下り）時にデータが磁気カード
へ書込まれる。

このため磁気カードへ記録されるクロックパルスＣＯが
システムクロックＣＫｏと同一タイミングで出力される
ようなりロックであると、この書込み動作時に何かの原
因でシステムクロックＣＫｏ と書込みクロックのタイ
ミングがずれた状態で磁気カードに記録された場合、読
出し動作時にデータを正確に読出せないエラーが発生し
うる。

この実施例の上記書込みクロックＣＯ作成回路２３５に
て作成される書込みクロックＣＯはその立上り（立下り
）位置がシステムクロックＣＫ、の立上り（立下り）〜
立下り（立上り）位置の中間に位置するように作成され
たクロックである。

このため上記のようなエラーの発生が確実に防止され、
常に安定した読出し動作が実行できる。

ここで書込みクロックＣＯ作成回路２３５の動作を第２
７図のタイムチャートを参照して説明する。

信号ＰＳＨ１９が出力されてＦＦ２３１のリセット出力
（信号ＷＣ）が“°１“ルベルになると、ＮＡＮＤゲー
ト２３６からはシステムクロックＣＫｏを反転させた信
号で玉７が出力される。

この信号図は抵抗Ｒ４ｏを介してコンテップＣ０５ヲ充
放電させる。

またＦＦ２３８の入力端Ｓには信号ＷＴ（このとき“１
１°“レベル）の反転信号ＷＴ ” Ｏ”が加えられ、
また入力端りにはコンデンサＣ１５の端子電圧が加えら
れる。

したがって第２γ図にみられるように、ＮＡＮＤゲート
２３６に加えられるシステムクロックＣＫｏはコンデン
サＣ１５に充放電される際に時間ｔだけ遅れてＦＦ２３
８の入力端りに伝達されるため、ＦＦ２３８のセット出
力、すなわち書込みクロツクＣＯも時間りだげ遅れて出
力される。

この結果、書込みクロックＣＯの立上り（立下り）位置
はシステムクロックＣＫｏの立上り（立下り）〜立下り
（立上り）間の中間に位置するものとなる。

次に、読出し用の制御回路の構成を説明する３磁気カー
ド上に上述のようにして４ビツト構成で記録されたデー
タＤ。

〜Ｄ３．Ｄ４〜Ｄ７、チャンネルコードＣＣ１〜ＣＣ３
は、この実施例の場合、カードリーダから逆極性の信号
ＤＩｏ〜Ｄ■３ として読取られる。

このためこれら信号ＤＩｏ〜Ｄ■３は、ディレィ２４６
の入力端り。

〜Ｄ３ に入力されて１ビツト分遅延され、その反転出
力端Ｃ−可から極性を反転されて出力される。

デ゛イレイ２４６の出力をデータＤＴ１と呼び、このデ
ータＤＴ１ はディレィ２４５の入力端り。

〜Ｄ３およびディレィ２４４の入力端Ｄ４〜Ｄ７に入力
され、ディレィ２４５にて１ビツト分遅延されて出力さ
れる。

ディレィ２４５の出力端Ｑ。

〜Ｑ３からの出力データＤＴ２はディレィ２４４の入力
端り。

−Ｄ３に入力される。ここでまたディレィ２４４にて１
ビツト分遅延されて出力される。

そしてディレィ２４４の出力端Ｑ。

〜Ｑ７からの出力データＤＴ３は８ビツトのデータＤ。

〜Ｄ７としてデータバス２６□へ出力される。

上記のように、磁気カードから読取られた４ビツトのデ
ータＤＩｏ−ＤＩ３はティレイ２４５、ディレィ２４４
を介することにより８ビツトのデータＤ。

−Ｄ７としてディレィ２４４から出力される。

したがって両ディレィ２４５．２４４は４／８ビツト変
換素子を形成する。

次に、上記ディレィ２４４〜２４６を駆動するクロック
パルスＳ Ｃｔ Ｐ ＣＫｔ ２ 、およびリセット信
号Ｒの作成回路、更に上記読出しクロックＣＫ、□の作
成回路につき説明する。

リセット信号Ｒ８と読出し動作時に出力される制御信号
ＲＤがＡＮＤゲー１−２５０に入力され、このＡＮＤゲ
ート２５０の出力がＲ８型ＦＦ２５２のセット入力端Ｓ
に加えられる。

このＦＦ２５２は信号ＳＢＯをインバータ２５１により
反転された信号をリセット入力端Ｒに入力されてリセッ
ト状態にされ、このリセット出力信号が上記各ディレィ
２４４〜２４６のリセット入力端Ｒに加えられて各ディ
レィ２４４〜２４６が同時にリセットされる。

またＦＦ２５２のセット出力信号は、磁気カードから読
取られたクロックパルスＣＩ（ＣＯ；クロックパルスＣ
Ｉは書込みクロックＣＯと逆特性である）とともに、Ｘ
２逓倍器２５３内のＮＡＮＤゲート２５４に入力される
。

ＮＡＮＤゲート２５４の出力はＮＡＮＤゲート２５８の
第１入力端に入力されるほかに、インバータ２５５に入
力される。

インバータ２５５の出力はＮＡＮＤゲート２６０の第１
入力端に入力されるほかに、抵抗Ｒ４□を介して−゛端
を接地されたコンデンサＣ１６およびインバータ２５６
に入力される。

インバータ２５６の出力はＮＡＮＤゲート２６０の第２
入力端に入力されるほかに、インバータ２５７を介して
ＮＡＮＤゲート２５８の第２入力端に入力される。

更に両ＮＡＮＤゲート２５８゜２６０の出力はＮＡＮＤ
ゲート２５９に入力される。

このＮＡＮＤゲート２５９の出力がクロックパルスＳＣ
として両ディレィ２４５゜２４６およびＤ型ＦＦ２４９
の各クロック入力端ＣＫに加えられる。

ＦＦ２４９の入力端りとリセット出力端回はともに接続
されており、またそのセット出力信号が信号ＰＣＫ１□
と称されてディレィ２４４のクロック入力端ＣＫに加え
られるほかにＡＮＤゲート２６５の第１入力端に入力さ
れる。

更に、上記クロックパルスＳＣはＲ８型ＦＦ２６１のセ
ント入力端ＳおよびＡＮＤゲート２６６．２６７．２６
８の各第１入力端に入力される。

またＡＮＤゲート２６６゜２６７．２６８および２６５
の各第２入力端には、ＦＦ２６１、ＦＦ２６２、ＦＦ２
６３、ＦＦ ２６４の各セット出力が入力されている。

更に、Ｍのゲート２６６．２６７および２６８の各出力
信号はそれぞれＦＦ ２６２、ＦＦ２６３、ＦＦ２５４
の各セット入力端Ｓに入力される。

ＡＮＤゲート２６５の出力信号が上記読出しクロックで
ある。

上記ＦＦ２４９゜２６１〜２６４の各リセット入力端Ｒ
にはＦＦ２５２のリセット出力信号を入力されてリセッ
トされる。

ここでクロックパルスＳＣと読出しクロックＣＫ１□の
作成回路の動作を第２８図のタイムチャートを参照して
説明する。

いま信号ＲＤは＋＋ １＋＋であり、このときリセット
信号ＲＳが出力されるとＮＡＮＤゲート２５０からリセ
ット信号Ｒ８に同期した信号１１１“１が出力され、Ｆ
Ｆ２５２がセット状態となり、そのセット出力が＋＋
１＋＋となる。

ここで磁気カードから１発目のクロックパルスＣＩが読
出されると、ＮＡＮＤ ゲート２５４からはクロックパ
ルスＣＩの反転信号が出力される。

インバータ２５５の出力はクロックパルスＣＩに同期し
た信号であり、この信号がコンデンサＣ１６に充電され
る。

このＲＣ回路は遅延素子であるから、インバータ２５６
の出力はインバータ２５５の出力信号の立上りよりやや
遅れて立下り、インバータ２５７を介してＮＡＮＤ２５
７に、また直接ＮＡＮＤゲート２６０に入力される。

したがってＮＡＮＤゲート２５８の出力は、ＮＡＮＤゲ
ート２５４の出力が立下り、次いでインバータ２５７の
出力が立下るまでの間＋＋ Ｏ＋＋レベルとなり、他の
期間はＩｔ Ｉ Ｉｔレベルの信号となる。

同様に、ＮＡＮＤゲート２６０の出力は、イン。

バーク２５５の出力が立上り、次いでインバータ２５６
の出力が立下るまでの間ＩＩ ＯＩ＋ＩＩルとなり、他
の期間はＩＩ ＩＩ＋ＩＩルの信号となる６したがって
ＮＡＮＤゲート２５９の出力である信号ＳＣは両ＮＡＮ
Ｄゲート２５８，２６０の出力が１′０１＋レベルのと
きにＩＩ ＩＩ＋ＩＩルのパルス信号となる。

２見目以下のクロックパルスＣＩが順次読出されるとク
ロックパルスＳＣが２発ずつ出力される。

すなわちクロックパルスＳＣはクロックパルスＣＩの立
上り、立下り時にそれぞれ出力されるパルスである。

ＦＦ２４９、ＦＦ２６１〜２６４は読出し動作の開始時
にともにリセットされるから、１発目のクロックパルス
ＳＣが出力されると、Ｆ’Ｆ”２４９のセット出力（信
号ＰＣＫ１□）が“１１１１となり、同時にＦＦ２４９
の入力端りは“０“どなる。

したがって２発目のクロックパルスＳＣが出力されると
ＦＦ２４９のセット出力（信号ＰＣＫ１２）が＋＋ Ｏ
＋＋となる。

したがって信号ＰＣＫ１□は第２８図にみられるよう・
な波形の信号となり、信号ＳＣが出力されるたびに反転
する。

他方、ＦＦ２６１〜２６４では、１発目のクロックパル
スＳＣによりＦＦ’２６１がセットされてそのセット出
力がＩＩ ＩＩ＋となり、以後保持される。

ＦＦＺ６２は２発目のクロックパルスＳＣによりセット
され、またＦＦ２６３、Ｆ’Ｆ２６４はそれぞれ３発目
と４発目のクロックパルスＳＣによりセットされる。

したがって読出しクロックＣＫ１２は、４発目のクロッ
クパルスＳＣが出力されてＦＦＺ６４がセットされてか
ら信号ＰＣＫ１□に同期して出力される。

このように読出しクロックＣＫ１□は４段のＦＦ２６１
〜２６４の動作により、ディレィ２４４の出力データＤ
Ｔａ （Ｄｏ ”” Ｄ７ ）とのタイミングがと
られている。

次に、磁気カードから読取られたデータＤＩ。

〜ＤＩ３に含まれるチャンネルコードＣＣ０〜ＣＣ３か
ら、これらに対応するチャンネルコードＲＣ１〜ＲＣ３
を検出する検出回路の構成を説明する。

第１２図の説明中に既に述べたように、この実施例の各
チャンネル信号ＣＨｏ〜ＣＨ７は、第１表に示すコード
を有している。

したがってチャンネル信号ＣＨｏ−ＣＲ２（すなわちチ
ャンネルコードＲＣ１〜ＲＣ３）の検出は、相等しい桁
同志、たとえば第１桁目と第５桁目、第２桁目と第６桁
目等を比較すればよい。

また互いに比較されるデータＤ。

−Ｄ７の下位４ビツトのデータＤ。

−Ｄ３と上位４ビツトのデータＤ４〜Ｄ７はディレィ２
４５の出力データＤＴ２とデ゛イレイ２４６の出力デー
タＤＴ１として得られる。

すなわち、ディレィ２４６の出力端Ｑ。

の出力（データの第５桁目）とティレイ２４５の出力端
Ｑ。

の出力（データの第１桁目）とがＡＮＤゲート２４７に
入力され、このＡＮＤゲート２４７の出力がイネーブル
信号として比較回路２７００Å力端ｅｎａｂｌｅＫ入力
される。

また比較回路２７００Å力端Ａ。

−Ａ３および入力端Ｂ。〜Ｂ３ にはそれぞれ、データ
ＤＴ１、データＤＴ２が入力される。

同時にラッチ回路２４８の入力端ＤＴ１〜ＤＴ３にはデ
ィレィ２４６の出力端可〜可の出力（データの第５〜７
桁目）が入力される。

このラッチ回路２４８は比較回路２７０からの一致信号
がクロック入力端ＣＫに入力されると入力されたデータ
をラッチし、その出力端Ｑ１〜Ｑ３から３ビツトのチャ
ンネルコードＲＣ１〜ＲＣ３を出力する。

またラッチ回路２４８は信号ＳＢＯによりリセットされ
る。

上記構成のカードＩ１０ロジックの書込み動作および読
出し動作を、次に第２９図と第３０図のタイムチャート
を参照して説明する。

先ず書込みモードにつき説明する。

このとき信号ＷＴはＩＩ Ｉ Ｉｆレベルである。

また周波数３９０ＨｚのシステムクロックＣＫｏがカー
ドＩ１０ロジック２２に入力され、更にリセット信号Ｒ
８が出力されてＦＦ２３９等がリセットされる。

同時に信号ＷＲＣが反転してＩＩ ＯＩ＋レベルとなり
書込み動作が可能となる。

そこでサンプリングタイミング信号ＰＳＨ，９が出力さ
れるとインバータ２３２で反転した信号がＦＦ２３１の
クロック入力端に加えられ、この信号 ＰＳＨ，９の立上り時にＦＦ２３１の出力端互から信可
ＷＣ” １ ”が得られる。

この信号ＴをＤ型ＦＦ２３３のＤ端子に入力し、クロッ
クＣＫｏで駆動すると１クロツク遅れてＦＦ２３３の出
力に信号ｐ ｓ ＝ｌ Ｉ ＩＩが得られる。

これによってＦＦ２３９のセット出力がＩＩ ＩＩ＋Ｉ
Ｉルに反転し、以後“１“レベルを保持される。

ＦＦ２３９のセット出力が１０“レベルの間、すなわち
ＦＦ２３９のリセット出力がＩＩ ＩＩ＋ＩＩルの間、
セレクトゲート２４３０制御入力端ＫＢＫＦＦ２３９の
リセット出力が加えられているから、このときセレクト
ゲート２４３のＢ側入力端の入力データ、すなわちチャ
ンネルコードＣＣ，〜ＣＣ３が出力端り。

−Ｄ３からデータＤｏ〜Ｄｏとして出力され、磁気カー
ドの先頭に書込まれる。

ここで信号ＰＳＨ１９が出力され、インバータ２３２を
介してＦＦ２３１のクロック入力端ＣＫに加えられると
、ＦＦ２３１のセット出力信号（信号ＷＣ）は信号Ｐ
Ｓ Ｈ，９の立上り時に反転して“１０′ルベルとなる
。

同時に信号ＷＣがＩＩ Ｉ Ｉ＋レベルとなり、ＮＡＮ
Ｄゲート２３６に入力される。

この時点からＮＡＮＤゲート２３６からは両インバータ
２４０，２４１を介して加えられるシステムクロックＣ
Ｋｏの反転信号が出力され、コンデンサＣＩ５を充放電
させる。

そして第２７図を参照して述べたようにして書込みクロ
ックＣＯが信号ＰＳＨ２ｏの出力時から出力されはじめ
る。

セレクトゲート２４２はこの時点から、システムクロッ
クＣＫｏの入力状態に応じて人力データＤ。

−Ｄ７のうち、下位４ビツトのデータＤ。

−Ｄ３（Ｌ）または上位４ビツトのデータＤ４〜Ｄ７（
Ｈ）の各データを交互に出力してセレクトゲート２４３
に送る。

セレクトゲート２４３はＡ側入力端Ａ。

−Ａ３に順次入力される上記データを出カテ゛−タＤＯ
ｏ−ＤＯ３として出力する。

第２９図にみられるように、磁気カードの先頭にチャン
ネルコードＣＣ１〜ＣＣ３が書込まれたあと、そのチャ
ンネル０ブロツクの下位４ビツトのデータ（ＯＬ）、０
ブロツクの上位４ビツトのデータ（ＯＨ）、１ブロツク
の下位４ビツトのデータ（ＩＨ）、・・・・・・と順次
各データが書込まれてゆく。

また同時に書込みクロックＣＯも各データ（ＯＬ）、（
ＯＨ）、（ＩＬ）・・・・・・とともに書込まれる。

次に読出し動作を説明する。

この場合、信号ＲＤがＩＩ Ｉ Ｉ＋レベルである。

また読出し動作に入る前に、信号ＳＢＯが゛１０１ルベ
ルのとき、この信号がインバータ２５１を介してＦＦ２
５２のリセット入力端Ｒに加えられＦＦ２５２をリセッ
トさせているので、そのリセット出力ＩＩ Ｉ ＩＩに
より、各ディレィ２４４〜２４６、ＦＦ２４９、ＦＦ２
６１〜２６４はすべてリセットされている。

読出し動作に入り、リセット信号Ｒ３が出力されると、
ＡＮＤゲート２５０からこのリセット信号Ｒ８に同期し
た信号が出力され、ＦＦ２５２をセット状態にする。

そしてＦＦ２５２のセット出力゛１′１が磁気カードか
。

ら読取られたクロックパルスＣＩとともにＮＡＮＤゲー
ト２５４に入力され、第２８図を参照して説明したよう
に、信号ＳＣが作成される。

信号ＳＣが出力されはじめると、この信号ＳＣによりデ
ィレィ２４５．２４６、ＦＦ２４９が駆動されはじめる
から、磁気カードから読取られたあるチャンネルのチャ
ンネルコードＣＣ，〜ＣＣ３、データ（ＯＬ）、（ＯＨ
）、（ＩＬ）、・・・・・・が順次ティレイ２４６に入
力され、ディレィ２４５、ディレィ２４４に送り出され
る。

したがって第３０図にみられるように、各テ゛イレイ２
４６．２４５．２４４の出力データＤＴＩ、ＤＴ２．Ｄ
Ｔ３は信号ＳＣ１発分ずつのずれがある。

そして読出しクロックＣＫ１２が出力されはじめると、
０ブロツクのデータからテ゛−タＤＴ３ （Ｄｏ”Ｄ
７）として出力されテ゛−タバス２７に送り出される。

またチャンネルコ−ドＣＣ１〜ＣＣ３の検出は両データ
ＤＴ１ 。

ＤＴ２の比較が比較回路２７０にて実行され、一致信号
が出力されるとそのチャンネルコードＣＣ１〜ＣＣ３が
ラッチ回路２４８によりラッチされ、チャンネルコード
ＲＣ１〜ＲＣ３として出力される。

以上でこの発明の上記実施例の各部の構成とその動作の
説明を終る。

（５−１２’ｌ 動作モードの詳細説明次にはじめに
述べたこの発明の８つの動作モードの詳細な説明を関連
する図面を参照して説明する。

（１）Ｒ／Ｒモード（ＲＯＭ ｔｏ ＲＡＭモードこ
のモードはＲＯＭＩ ４にあらかじめ記憶されている標
準音色情報を演奏開始時に直ちにＲＡＭ１３に転送して
演奏ができるようにするモードである。

電源スィッチ（図示路）を入れ、次いでリセットスイッ
チ３０を押すと、リセット信号ＲＥＴが出力される（第
３１図参照）。

第９図に於いて、信号ＷＴ、信号ＲＤがともに“０゛レ
ベルであるからＮＡＮＤゲート８７，８９が開かれ、発
振器８５からの周波数１００ＫＨｚのクロックパルスが
システムクロックＣＫｏとして出力される。

また第４図に於いて、リセット信号ＲＥＴの消失時に信
号Ｒ／ＲがＦＦ４０から出力され、この信号Ｒ／ＲがＮ
ＯＲゲート１６７（第１６図）に送られる。

このためＮＯＲゲート１６７の出力がＩＩ ＯＩＩとな
ってＡＮＤゲート１６８が閉じ、プログラムカウンタ１
６９はプログラムイネーブルされない。

プログラムカウンタ１６９はリセット信号ＲＥＴの出力
時にリセットされながら、これ以後システムクロックＣ
Ｋｏにより駆動されて計数動作を開始し、その出力はデ
ィレィ１７０に与えられて１ビツト遅延されたのちアド
レス信号ＡＤｏ−ＡＤ７としてアドレスバス２６．に出
力される。

更にプログラムカウンタ１６９の出力は信号ＦＣ作成回
路１７６にも送られ、プログラムカウンタ１６９の内容
が最大計数値２５５になるたびに信号ＦＣが出力される
。

他方、８進カウンタ６９（第５図）が上記リセット信号
ＲＥＴの出力時にリセットされ、その内容が０となる。

この内容Ｏはゲート回路Ｇ２ を介してチャンネルコー
ドＣＣ１〜ＣＣ３として出力されるが、このときこのチ
ャンネルコードＣＣ１〜ＣＣ３はチャンネルＯ（ｃｈｏ
）を表わしている。

また８進カウンタ６９は信号ＦＣが出力されるたびにそ
の内容が１ずつアップして、チャンネルコードＣＣ１〜
ＣＣ３はチャンネル１、チャンネル２、・・・・・・と
順次変化する。

チャンネルコードＣＣ，〜ＣＣ３はディレィ１８１（第
２０図）により１ビツト遅延されてからデコーダ１８２
に入力され、このデコーダ１８２によりチャンネルタイ
ミング信号ＣＨｏ、ＣＨｌ。

・・・・・・ＣＨ７にデコーダされる。

各チャンネルコードＣＣ１〜ＣＣ３と、これらチャンネ
ルコードに対応するアドレス信号ＡＤｏ−ＡＤ７はそれ
ぞれディレィ１７０またはディレィ １８１により１ビツトずつ遅延されているので、第３１
図にみら゛れるように両者の出力期間のタイミングは合
致している。

このようにして、各チャンネルごとにアドレスが指定さ
れるため、第２０図に示す各メモリブロック２００〜２
０７では、そのチャンネルタイミング時にＲＡＭおよび
ＲＯＭがチップセレクトされるとともに、ＲＡＭの制御
端子Ｒ／Ｗには書込み指令が出力される。

このためＲＯＭの内容はＲＡＭの対応する個所に順次コ
ピーされてゆく。

チャンネル７に対する書込み動作が終了すると８発目の
信号ＦＣが信号ＦＣ作成回路１７６から出力される。

また信号ＣＨ７がＡＮＤゲート７６（第５図）から出力
されてＡＮＤゲート４２（第４図）を開くので８発目の
信号ＦＣが出力されるとこの信号ＦＣがディレィ４３に
より１ビツト分遅延されてからＦＦ４０のリセット入力
端Ｒ、に入力され、ＦＦ４０がリセットされる。

したがって信号Ｒ／Ｒが反転してＩＩ ＯＩＩとなり、
各メモリブロック２００〜２０７内（７）ＲＡＭ、ＲＯ
Ｍに対するチップセレクト信号が０となり、Ｒ／Ｒモー
ドのすべての動作が完了する。

以上のようにして、演奏の開始時に電源スィッチとリセ
ットスイッチを投入すれば、標準音色情報を各チャンネ
ルごとに記憶しているＲＯＭの内容が直ちにＲＡＭに自
動的に書込まれる。

したがってこのあとは所望するチヤンネル選択スイッチ
ＳＵ１．ＳＵ２．・・・・・・ＳＳ２やこれらチャンネ
ル選択スイッチに属するトーンセレクトスイッチＴＳｏ
−ＴＳ７を操作しながら任意の標準音色情報による演奏
が行える。

また、後述するＰＲ、Ｗ下モードにより任意の音色情報
による演奏を行っているときでも、このＲ／Ｒモードの
操作を行えば直ちに標準音色情報による演奏に戻ること
もできる。

（２）演奏モード 次に第３２図等を参照して演奏モードの操作方法とその
回路動作を説明する。

この演奏モードはチャンネルスイッチとそのチャンネル
スイッチに属するトーンセレクトスイッチを操作するこ
とにより、ＲＡＭ１３ （第２０図では１８７で示され
る）内の指定されたチャンネル（この実施例では、メモ
リブロック２００〜２０７内のＲＡＭに対応する）内の
指定されたブロックに記憶されている音色情報を、サン
プルホールド、ラッチ回路２１（第２図、第１５図）の
該当チャンネルに常時出力して演奏できるようにしたも
のである６演奏に入る前に所望するチャンネルのチャン
ネルスイッチとそれに属する所望のトーンセレクトスイ
ッチを操作しておく。

たとえば、チャンネル０ （ｃｈｏ ）のチャンネルス
イッチＵ１ とそのトーンセレクトスイッチＴＳｏ。

同様にスイッチＣＨ，（Ｕ２）とＴＳｌ 。

ＣＨ２（Ｌ、）とＴＳ２．・・・・・・、ＣＨ７（Ｓ２
）とＴＳ７を操作する。

各信号ＷＴ 、ＲＤ、ＥＸはともに出力されていないの
で第５図のゲート回路Ｇ２のみ開いている。

また信号Ｒ／ＲもＩＩ ＯＩＩであるから、パルス発生
回路６４内のＡＮＤゲート６７が開かれており、このＡ
ＮＤゲート６１からはサンプリングタイミング信号ＰＳ
Ｈ２゜に同期した信号が出力される。

この信号ＰＳＨ２ｏはＯＲゲート６８を介して８進カウ
ンタ６９のクロック入力端ＣＫに加えられ、カウンタ６
９を駆動する。

カウンタ６９が最初リセット状態にあればカウンタ６９
の内容は０から＋１されてゆく。

したがってチャンネルコードＣＣ１〜ＣＣ３は信号ＰＳ
Ｈ２ｏに同期して順次チャンネルタイミング信号ＣＨ８
〜ＣＨ７に対応する内容に変化する。

また第９図に於いて、ＮＯＲゲート９２の出力がＩＴ
Ｉ ＩＩであるから、周波数１００ＫＨｚのパルス信号
がシステムクロックＣＫｏとして出力される。

このシステムクロックＣＫｏに駆動されて２０ビツトの
シフトレジスタ９９が動作し、上記サンプリングタイミ
ング信号ＰＳＨ２ｏ、５Ｈｏ−８Ｈ１９が順次出力され
る。

次に第１６図に於いて、チャンネルコードＣＣ１〜ＣＣ
３はデコーダ１４５に入力されてチャンネルタイミング
信号ＣＨｏ−ＣＨ７にデコーダされ、各チャンネル選択
スイッチ ＳＵ１〜Ｓ８２に送られる。

そして、たとえばチャンネル選択スイッチＳＵ、 では
、トーンセレクトスイッチＴＳｏが投入されているから
、信号ＣＨｏの出力時にスイッチＴＳｏの出力がＯＲゲ
ート群１４６を介して優先エンコーダ１４８に入力され
る。

優先エンコーダ１４８の出力をインバータ１４９〜１５
１により反転して得られるスイッチＴＳｏのコード信号
１−０００ｊがＡＮＤゲート１５２〜１５４、ＯＲゲー
ト１５５〜１５７を介してプログラムカウンタ１６９０
入力端Ｐ５〜Ｐ７およびコンパレータ１６１の入力端Ａ
５〜Ａ７に入力される。

またこのとき、すなわちチャンネルタイミング信号がＣ
Ｈ７からＣＨｏに切りかわる時点に、コンパレータ１６
１０両入力の内容が一致して一致信号Ａ＝Ｂが出力され
る。

したがって信号Ｏが回路１６２Ａ＝Ｂ から出力されてＯＲゲート１６６、ＡＮＤゲート１６８
を介してプログラムカウンタ １６９０制御入力端ＰＥに加えられ、プログラムカウン
タ１６９がプログラムイネーブルされて、その入力端Ｐ
。

−Ｐ４に０“１信号が入力される。

このためプログラムカウンタ１６９のすべての入力がＩ
Ｉ ＯＩＩとなり、その内容が０となって、メモリブロ
ック２００内のＲＡＭ１８７のブロック０の番地Ｏが指
定される。

プログラムカウンタ１６９はシステムクロックＣＫｏが
入力されるたびにその内容が＋１され、その内容はディ
レィ１７０を介してアドレス信号Ａ Ｄｏ−Ａ Ｄ７と
して出力されるとともに、コンパレータ１６１０Ｂ側入
力端１６１にも入力される。

他方、第２０図において、チャンネルコードＣＣ−ＣＣ
３１ がディレィ１８１を介してデコーダ１８２に入力され、
チャンネルタイミング信号ＣＨ８がメモリブロック２０
０に入力されているから、ＲＡＭ１８７がチップセレク
トされている。

そしてこのＲＡＭ１８７のアドレス入力端Ａ。

−Ａ７に上記アドレス信号Ａ Ｄｏ−Ａ Ｄ７が入力さ
れ、その０番地の内容（データＤ。

〜Ｄ７）から順次読出されてデータバス ２６２に出力される。

なお、ＲＡＭ１８７０Ｒ／Ｗ入力端には信号０が読出し
指令として入力されている。

また第１５図のサンプルホールド、ラッチ回路に於いて
、チャンネルコードＣＣ，〜ＣＣ３がデコーダ１３８に
よりデコードされ、チャンネルタイミング信号 ＣＨｏがディレィ１３９を介して回路１３０に入力され
ている。

また第２０図のＲＡＭ１８７から続出されたスイッチＴ
Ｓｏに対するデータＤ。

−Ｄ７が第１５図のＤ／Ａ変換器１４０およびラッチ回
路１４３に入力され、サンプリングタイミング信号５Ｈ
ｏ−８Ｈ１９゜ＰＳＨ２ｏに同期して、ＲＡＭ１８７の
番地０〜２０に格納されていたデータＤ。

−Ｄ７が各サンプルホールド回路Ｓ／Ｈｏ−８／Ｈ１９
およびラッチ回路１４３に順次記憶される。

またこれらの出力データＯ８−０２５は第１図ａのチャ
ンネルＯ（ｃｈｏ ）の楽音形成回路２ｏに供給される
。

このようにしてチャンネル選択スイッチＳＵ１に対する
動作が完了し、プログラムカウンター６９の内容が２０
となると、コンパレータ１６１０両入力の内容が一致し
、一致信号Ａ＝Ｂが出力され、次いで信号０Ａ＝Ｂ が
出力されてプログラムカウンター６９がプログラムイネ
ーブルされる。

このときチャンネルがチャンネル１に切りかわ。

す、チャンネル選択スイッチＳＵ２のトーンセレクトス
イッチＴＳ１ に対する同様な動作が開始される。

この場合、プログラムカウンター６９にはメモリブロッ
ク２０１内の ＲＡＭの先頭番地として番地３２が与えられ、・またコ
ンパレータ１６１のＡ個入力端にはＲＡＭの最終番地５
２番地が与えられている。

このようにして投入されているチャンネル選択スイッチ
Ｕ１〜Ｓ２に対応するＲＡＭの内容が一通りサンプルホ
ールド・ラッチ回路 １３０〜１３７に記憶されると、各チャンネル選択スイ
ッチに対応する鍵盤を操作すれば異なる音色で演奏を行
うことができる。

（３）ＰＲ，Ｗ〒モード このＰＲ、Ｗ〒モードは、音色セツティングボード１６
内の楽音決定要素制御ボリュームＴｖＲｏ−ＴＶＲ１９
または楽音決定要素制御スイッチＴＳＷ２ｏ−ＴＳＷ２
５を、鍵盤キーを操作しながら操作して、任意の音色で
演奏できるようにするモードであり、上記楽音決定要素
制御ボリュームＴＶＲｏ−ＴＶＲｌ、の出力はＡ／Ｄ変
換装置１７によりディジタル量に変換されてデータバス
２６２にのせられ更にＤ／Ａ変換装置２０によりアナロ
グ量に変換されてサンプルホールド回路２１ａに記憶さ
れる。

また楽音決定要素制御スイッチＴＳＷ２ｏ−ＴＳＷ２５
の出力はデータバス２６２を介してラッチ回路２１ｂに
送られラッチされる。

先ず、第３図、第４図のプロデユーススイッチ３２を操
作する。

またこの例では、チャンネル１ （Ｕ２ ）およびこの
トーンセレクトスイッチＴＳ１を操作しておき、第１図
ａの上鍵盤１、を操作してこのモードによる演奏を行う
ものと仮定する。

このとき第３図、第４図のオール・セレクトスイッチ３
１を ５ＥＬＥＣＴ側に設定する。

これにより、第４図に於いて、信号ＰＲと信号ＳＬが出
力され、ともにＩＩ ＩＩ＋となる。

また第８図Ｂにみもれるように、８進カウンタ６９（第
５図）が信号Ｐ Ｓ Ｈ２Ｏに駆動されて計数動作を行
い、カウンタ６９の内容はゲート回路Ｇ２を介してチャ
ンネルコードＣＣ１〜ＣＣ３として出力される。

更に第９図に於いて、信号ＷＴ、信号ＲＤはともに出力
されていないから、周波数１００ＫＨ２のクロックパル
スがシステムクロックＣＫｏとして出力される。

したがってサンプリングタイミング信号ＰＳＨ２ｏ。

ＳＨｏ−５Ｈ１９が順次出力されて、第２図または第１
５図のサンプルホールド・ラッチ回路２１（１３０〜１
３７）に送られる。

またチャンネル選択スイッチＳＵ２が操作されているの
で、このチャンネル選択スイッチ ＳＵ２の出力が優先エンコーダ７１（第５しＮＯＲゲー
ト７０に入力される。

これにより優先エンコーダ７１からチャンネル選択スイ
ッチＳＵ２に対するコード信号が出力されてデコーダ７
９に送られる。

このとキテ：７− タ１９の禁止入力端には、ＮＯＲゲ
ート７０Ｇ出力“０“′が加えられて禁止が解除されて
℃・るから、チャンネル選択スイッチｓＵ２に対するチ
ャンネルタイミング信号５ＣＨ１がデコーダ１９から出
力され、１“１１１となる。

以上のようにして各信号が出力されるから、チャンネル
コードＣＣ１〜ｃｃ３はデコーダ１３８（第１５図）に
よりデコードされ、更にディレィ１３９により１ビツト
遅延されてチャンネルタイミング信号ｃＨｏ〜ｃＨ７が
サンプルホールド・ラッチ回路１３０〜１３７に入力さ
れる。

また第１２図に於いて、既に詳細に述べたように２１進
カウンタ１０３の計数動作により、デコーダ１０２から
は順次ゲート群１０１内の各ゲート１０１ｏ〜 １０１□、を導通させるタイミング信号が出力されてお
り、楽音決定要素制御ボリュームＴＶＲｏ”ＴＶＲｔ９
の出力電圧は、順次バッファアンプ１０７を介してＡ／
Ｄコンバータ１０９に送られ、それぞれ対応するディジ
クル量のデータに変換され、これらデータはラッチ回路
１１２，１１３、セレクトゲート１１５、シフトレジス
タ群１１８、を介してセレクトゲート１１９のＡ個入力
端Ａ。

−Ａ７に送られている。

また楽音決定要素制御スイッチＴＳＷ２ｏ〜ＴＳＷ、の
オン・オフ情報は直接セレクトゲート１１９のＢ個入力
端Ｂ。

〜Ｂ５に送られている。

セレクトゲート１１９からは、タイミング信号ＰＳＨ１
，の出力状態に応じて楽音決定要素制御ボリュームＴｖ
Ｒｏ−ＴｖＲｌ、の出力かまたは楽音決定要素制御スイ
ッチＴＳＷ２ｏ〜ＴＳＷ２５の出力がデータＡ／Ｄ５と
して出力される。

このデータＡ／Ｄ５はコンパレータ１２０により、第１
表に示すように、予め規定されているチャンネルコード
と一致しないかどうがが比較され、データＡ／Ｄ５がチ
ャンネルコードと異っておれば、そのままティレイ１２
３により１ビツト遅延されてからデータバス２６２にデ
ータＤ。

〜Ｄ７として送り出され、更にチャンネル信号ＣＨ，の
出力時にＤ／Ａ変換器１４０（第１５図参照）、バッフ
ァアンプ１４１を介して、或いは直接にサンプルボール
ド・ラッチ回路１３１に送られる。

また第１２図に示すデータＡ／Ｄ５が万一チャンネルコ
ードと一致していた場合には、このデータＡ／Ｄ５の１
桁目がＩＩ ＯＩＩとされてからティレイ１２３に出力
され、これによりチャンネルコードとの一致が防止され
る。

なお、ディレィ１２３０制御入力端ＤＩＳに於いては、
信号５ＣＨ１が常時ＩＩ Ｉ ＩＩであるから、チャン
ネル信号ＣＨ１の出力時にのみＡＮＤゲート１２４１の
出力が“′１′′となる。

また信号ＰＲもＩｆ Ｉ ＩＩであるから、ＮＡＮＤゲ
ート１２６の出力はＡＮＤゲート１２４１の出力に同期
して°“０°′信号となり、上記の制御入力端ＤＩＳに
入力される。

したがってティレイ１２３はチャンネル信号ｃＨ１の出
方期間中解除されて、上述のようにデータＡ／Ｄ ５を
データＤ。

〜Ｄ７としてデータバス２６２に出力する。

またデータＤ。〜Ｄ７はティレイ１２３により、更にチ
ャンネルタイミング信号ＣＨｏ〜ＣＨ７はディレィ１３
９により、それぞれ１ビツト遅延されているので、第１
５図のサンプルホールド・ラッチ回路 １３０〜１３７には同一タイミングで入力される。

以上のようにして、上記例では、サンプルホールド・ラ
ッチ回路１３１に、チャンネル選択スイッチＳＵ２のト
ーンセレクトスイッチＴＳ１ に対する楽音決定要素制
御ボリュームＴ Ｖ Ｒｏ ” Ｔ Ｖ Ｒ１９、トー
ンスイッチＴ Ｓ Ｗ２ ｏ ” Ｔ Ｓ Ｗ２５の出
力データがチャンネルタイミング信号ＣＨ１の出力ごと
にデータバス２６□を介して送られてくる。

したがって上鍵盤１１ を操作すれば、この設定された
音色情報による演奏が行える。

勿論、演奏中に何れかの楽音決定要素制御ボリュームや
楽音決定要素制御スイッチを同時に操作すれば、その都
度具った音色で演奏が行える。

勿論投入するチャンネル選択スイッチの数やトーンセレ
クトスイッチの数を増やせば、更に複雑な音色による演
奏を自由に行うことができる。

（Ｊ ＰＲ，ＷＴモード このモードは、上述したＰＲ，ＷＴモードにて設定され
た音色情報り。

〜Ｄ７をデータバス２６２を介してカードＩ１０ロジッ
ク２２に送り、このカードＩ１０ロジック２２にて上記
８ビツトの情報を４ビツトの情報に変換し、併せて書込
みクロックを作成してこの書込みクロックを上記４ビツ
トの情報とともに磁気カードに記録する。

ＰＲ，Ｗ〒モードのスイッチ操作に続いてカードリーダ
２３に磁気カードをセットする」次いで書込みスイッチ
２８を操作する。

このとき第４図のＦＦ４７が書込みスイッチ２８の出力
信号によりセットされてそのセット出力により信号ＷＴ
がＩＩ Ｉｌｌとなる。

この信号ＷＴにより第９図のＮＡＮＤゲート８８が規ｊ
制解除され、一方ＮＡＮＤゲート８７が閉じられる。

この結果、このＰＲ−ＷＴモードで使用される周波数３
９０ＨｚのクロックにシステムクロックＣＫｏが切りか
わる。

このシステムクロックＣＫｏによりＦＦ９８、シフシト
レジスタ９９が駆動されるので、これらから出力される
サンプリングタイミング信号 ＳＨｏ〜５Ｈ２ｏ、ＰＳＨｏ〜ＰＳＨ２ｏの周波数も変
化する。

また上述したＰＲ，Ｗ〒モードのスイッチ操作はそのま
まであるから、信号ＰＲ１信号ＳＬが出力されている。

またチャンネル選択スイッチＳＵ１ とトーンセレクト
スイッチＴＳ１ も投入されている。

更に、ＰＲ，Ｗ〒モード時と同様に、第５図のカウンタ
６９の出力がゲート回路Ｇ２を介してチ。

ヤンネルコードＣＣ１〜ＣＣ３として出力される。

また楽音決定要素制御ボリュームＴＶＲｏ−ＴｖＲｌｏ
、楽音決定要素制御スイッチＴ Ｓ Ｗ２Ｏ〜Ｔ Ｓ
Ｗ２５の出力が信号ＰＳＨ，９の出力状態に応じてセレ
クトゲート。

１１９（第１２図）から出力され、ティレイ１２３によ
り１ビツト遅延されてデータＤ。

〜Ｄ７ としてデータバス２６２に出力されている。

また、チャンネル１のトーンセレクトスイッチＴＳ、
の出力が第１６図の優先エン・コーダ１４８に入力され
、ＰＲ，Ｗ丁モードで述べたようにプログラムカウンタ
１６９、コンパレータ１６１が動作している。

プログラムカウンタ１６９の出力はティレイ１７０によ
り１ビツト遅延されてアドレスデータＡＤｏ−ＡＤ７と
してアドレスバス２６２に出力されている。

このとき、カードリーダ制御ロジック２４（第２２図）
では、第２５図のタイムチャートにみられるように、カ
ードリーダ２３から出力される制御信号Ｒ８Ｓ。

ＷＰＳ、ＳＢＯから信号ＷＲＣ、リセット信号Ｒ８が作
成される。

また第２６図のカードＩ１０ロジック２２では、ＦＦ
２３９がリセット状態にあるときにはセレクトゲート ２４３からチャンネル１を表わすデータ ＤＯｏ〜ＤＯ３が出力され磁気カードに書込まれる。

次いでＦＦ２３９がセットされるとデーｌバス’１５２
から送られてきた８ビツトのデータＤ。

−Ｄ８がシステムクロックｃＫｏの１ と Ｏの各状態
に応じてセレクトゲ −Ｂ４２から４ビツトのデータＤ。

〜Ｄ３゜Ｄ４〜Ｄ７として出力され、更にセレクトゲー
ト２４３からこれらデータがデータＤｏｏ〜ＤＯ３とし
て出力され磁気カードに書込まれる。

同時に回路２３５では書込みクロックＣＯが作成されて
上記各データＤＯｏ〜ＤＯ３と同時に磁気カードに書込
まれる。

このようにして上記トーンセレクトスイッチＴＳ１に対
する音色データが１ブロック分、すなわち２１ワ一ド分
書込まれると、第１６図はコンパレータ１６１から一致
信Ａ＝Ｂが出力され、したがって信号Ｏが出力される。

このＡ＝Ｂ 結果、第４図のＡＮＤゲート４４の出力がＩＩ Ｉｌｌ
となり、この信号が両ＯＲゲート４５゜４６を介してＦ
Ｆ４７のリセット入力端Ｒに加えられ、ＦＦ４γがリセ
ットされる。

したがって信号ＷＴが消失し、上記トーンセレクトスイ
ッチＴＳ、 に対するＰＲ，ＷＴモードが完了する。

これにより１音色分のデータが磁気カードに記録される
。

上記ＰＲ，ＷＴモードとＰＲ，ＷＴモードを連続して何
度も繰返せば、多数の音色情報が多数の磁気カードに記
録でき、したがって演奏に際して任意の磁気カードを選
択し、その磁気カードに記録されている音色情報を使っ
て直ちに演奏に入ることができる。

また、上記のようにして作成した８枚の磁気カードを後
述するＲＤ−８Ｌモードの操作によりあるチャンネルの
各 ブロックに順次書込み、次いで後述する ＷＴ、ＡＬモードにより１枚の磁気カードに８音色分の
データを記録すれば、演奏に際して更に便利になり、ま
た使用される磁気カードの枚数も少（てすむ。

（５）ＲＤ、ＳＬモード このモードは上述したＰＲ，ＷＴモードおよびＰＲ，Ｗ
Ｔモードにより１音色分の情報を記録された１枚の磁気
カードから、この１音色分の情報を任意のチャンネルの
任意のブロック内に書込み、演奏に利用できるようにす
るモードである。

いま、１音色分の情報をそれぞれ記憶した磁気カードが
既に多数作成されているものとする。

先ず第３図および第４図で示されるオールセレクトスイ
ッチ３１をセレン）（ＳＬ）側に設定し、次いでカード
リーダ２３に１音色分の情報を記憶している磁気カード
をセットする。

次に読出しスイッチ２γを操作し、所望のチャンネルの
チャンネル選択スイッチとそのトーンセレクトスイッチ
を１個ずつ操作する。

この例ではチャンネル選択スイッチＳＵ２とトーンセレ
クトスイッチＴＳｏを操作するものとする。

このような各スイッチの操作により、第４図のＦＦ４９
がセットされて信号ＲＤがＩｆ Ｉ ＩＩとなり、また
信号ＳＬもＩＩ ＩＩ＋となる。

また第５図のチャンネル選択スイッチＳＵ２が投入され
ているからその出力が優先エンコーダ７１とＮＯＲゲー
ト７０に入力される。

このためデコーダ７９が禁止解除されて動作状態となり
、また優先エンコーダ７１からチャンネル選択スイッチ
ＳＵ２のコード信号が出力されて上記デコーダ７９とゲ
ート回路Ｇ３に出力される。

ゲート回路Ｇ３はＯＲゲート８０から出力される信号
。

ＲＤ、ＳＬにより開かれている。

したがってゲート回路Ｇ３からはチャンネル１を表わす
チャンネルコードＣＣ１〜ＣＣ３が出力され、またデコ
ーダ７９からは信号ＳＣＨ，が出力される。

また磁気カードがデータを読取られ・はじめる直前に、
第２２図のカードリーダ制御ロジック２４からリセット
信号Ｒ８が出力される。

このリセット信号Ｒ３は第１６図のプログラムカウンタ
１６９０制御入力端ＰＥにＯＲゲート１６６、ＡＮＤゲ
ート１６８を介して入力され、プログラムカウンタ１６
９をプログラムイネーブルさせ、その入力端Ｐｏ−Ｐ４
に信号ＩＩ ＯＩＩを供給させる。

このときプログラムカウンタ１６９の入力端Ｐ５〜Ｐ７
には優先エンコーダ１４８から出力されるトーンセレク
トスイッチＴＳｏのコード信号「０００」が入力されて
いる。

このコード信号は同時にコンパレータ１６１０入力端Ａ
５〜Ａ７にも入力される。

更にリセット信号Ｒ８によりカードＩ１０ロジック（第
２６図）のＦＦ２５２がセットされる。

次いで磁気カードからクロックパルスＣＩがデータＤＩ
。

〜ＤＩ、とともに読取られはじめるが、このクロックパ
ルスＣＩから作成される読出しクロックＣＫ１２はクロ
ックパルスＣＩより４ビツト遅れて出力される（第２８
図参照）から、１発註のクロックパルスＣＩが読取られ
てこのクロックパルスＣＩに対応する１発註の読出しク
ロックＣＫ１□が出力されるまでに、チャンネル１を表
わすチャンネルコードＲＣ１〜ＲＣ３が第２６図のラッ
チ回路２４８から先ず出力される。

（第３０図、第３３図参照）次いで１発註の読出しクロ
ックＣＫ１２が出力されると、ＡＮＤゲート９０（第９
図）から読出しクロックＣＫ１□が出力され、以後この
読出しクロックＣＫ１２がシステムロックＣＫｏとして
出力される。

したがってＦＦ９８とシフトレジスタ９９がこのシステ
ムクロックＣＫｏにより駆動され、信号ＳＨｏ〜Ｓ Ｈ
２ｏ ｔ Ｐ Ｓ Ｈｏ 〜Ｐ Ｓ Ｈ２Ｏが出力され
はじめる。

また上記プログラムカウンタ１６９（第１６図）もシス
テムクロックＣＫｏに駆動されて内容Ｏから＋１されて
ゆき、アドレス信号ＡＤｏ〜ＡＤ７としてアドレスバス
２６１ に出力される。

チャンネル１に対応するメモリブロック２０１（第２０
図）内の ＲＡＭがこのとき、チャンネル信号ＣＨ１と信号５ＣＨ
１によりチップセレクトされており、上記アドレス信号
ＡＤｏ−ＡＤ７と、磁気カードから読取られたデータＤ
。

〜Ｄ７がＲＡＭに入力される。

またこのＲＡＭには書込み指令＋Ｉ １１１がＡＮＤゲ
ート１８６から送られている。

この結果、第１６図のプログラムカウンタ１６９の内容
に応じて順次ＲＡＭ内のブロック００番地０〜２０に上
記データＤｏ−Ｄ７が順次書込まれる。

書込みがすべて終了するとコンパレータ１６１から一致
信号Ａ＝Ｂが出力され、次いで信号０Ａ＝Ｂが出力され
ると、第４図のＦＦ４７およυ’ＦＦ４９のリセット入
力端Ｒに＋＋ ＩＩ＋＋＋ルの信号ＳＬ、０Ａ−Ｂが入
力されＦＦ４７およびＦＦ４９がリセットされる。

したがって信号ＷＴおよびＲＤがＩＩ Ｏｌｌとなる。

以上の動作により磁気カード内の１音色分の情報が指定
されたチャンネル１のＲＡＭ内のブロック０にすべて書
込まれる。

ＰＲ，ＷＴモードでも述べたように、異なる情報を１音
色分ずつ記憶している８枚の磁気カードにつき上記のＲ
Ｄ、ＳＬモードを８回繰返せば、たとえばチャンネル１
のＲＡＭの全ブロック（０〜７ブロツク）に８音色分の
データを記憶させることができる。

この際、チャンネル選択スイッチＳＵ１ とともにトー
ンセレクトスイッチＴＳｏ−ＴＳ７のうちブロック０〜
７に対応するものを操作すればよい。

このようにしてチャンネル１のＲＡＭに書込まれた８音
色分の情報は次に述べるＷＴ、ＡＬモードの操作により
、１枚の磁気カードに書込むことができる。

上記ＲＤ、ＳＬモードの操作により、ある音色情報をＲ
ＡＭの任意のチャンネルの任意のブロック（実施例では
、任意のチャンネルのＲＡＭの任意のブロック）内に書
込むことができこれにより、演奏に際し、ある系列のト
ーンセレクタスイッチを選択しながら、任意の音色で演
奏できる利点がある。

（６）ＷＴ、ＡＬモード このモードはＲＡＭ内に上記ＲＤ、ＳＬモードを繰返し
て書込まれた８音色分の情報を１枚の磁気カード内に記
録するモードである。

この例ではチャンネル１のＲＡＭ内のデータを磁気カー
ドに記録するものとすると、チャンネル選択スイッチＳ
Ｕ２を操作し、次い。

でオール・セレクトスイッチ３１をオール（ＡＬＬ）側
に設定する。

そして８音色分の記憶容量をもつ磁気カードをカードリ
ーダ２３にセットし、最後に書込みスイッチ２８を操作
する。

上記スイッチ操作により、信号ＡＬＬ、ＷＴがともにＩ
ｆ Ｉ Ｉｆとなる。

これによって第９図のＮＡＮＤゲート８７を閉じ、ＮＡ
ＮＤゲ−）８８を開くのでシステムクロックＣＫｏは周
波数３９０Ｈｚの書込み用クロックに切りかえられる。

またこのシステムクロックＣＫｏによりサンプリングタ
イミング信号５Ｈｏ＝Ｓ Ｈ２Ｏ、Ｐ Ｓ Ｈｏ〜Ｐ
Ｓ Ｈ２Ｏが出力される。

また第５図のゲート回路Ｇ３を介してチャンネル選択ス
イッチＳＵ２を表すチャンネルコードＣＣ１〜ＣＣ３が
出力される。

また信号ＳＣＨ，がデコーダ７９から出力される。

また第２２図において磁気カードがリバーススイッチに
より検出され、リセット信号Ｒ８がカードリーダ制御ロ
ジック２４から出力されると、このリセット信号Ｒ８に
よりＦＦ２３９（第２６図）がリセットされ、そのセッ
ト出力が１０１１、リセット出力が“Ｉ １１となる。

同時にＡＮＤゲート１７３（第１６図）の出力ＡＬ、Ｒ
８がＩＩ ＩＩ＋となり、プログラムカウンタ１６９が
このときリセットされてその内容が０となる。

このプログラムカウンタ１６９はシステムクロックＣＫ
ｏが出力されるたびにその内容が＋１されてゆく。

ところで第３４図のタイムチャートにみられるように、
プログラムカウンタ１６９はその内容が２０となると、
次のタイミングで第１６図のＡＮＤゲート１７２の出力 ＣＫｏ、ＷＣ，ＰＳＨ，２ｏ、ＡＬがＩＩ ＩＩ＋とな
り、再度リセットされ、その内容がＯとなる。

これは第２９図のタイムチャートから分かるように、信
号ＷＣが信号５Ｈ１９が出力され、次いで信号５Ｈ２ｏ
が現われたとき＋＋ ０１＋となるためである。

第１６図のプログラムカウンタ１６９が最初リセットさ
れてから再度リセットされるまでの期間、上記ＦＦ ２
３９のリセット出力が“°１１“であるからセレクトゲ
ート２４３０Ｂ側入力端Ｂ。

−Ｂ３に入力されるチャンネルコードＣＣ１〜ＣＣ３が
磁気カードに記録される。

またチャンネルコードＣＣ１〜ＣＣ３および信号Ｓ Ｃ
Ｈｌによりメモリブロック２０１（第２０図）のＲＡＭ
がチップセレクトされており、またこのＲＡＭには読出
し指令が送られている。

したがってプログラムカウンタ１６９が再度リセットさ
れてその内容が０となり、順次＋１されてゆくと、その
内容はアドレス信号クＡＤｏ−ＡＤ７として出力され、
メモリブロック２０１の上記 ＲＡＭに送られる。

またこのとき第２６図のＦＦ２３９のセット出力がｎ
ＩＩ＋になっているから、セレクトゲート２４３からは
、 ＲＡＭから送られてきた８ビツトのデータＤｏ−Ｄ７が
４ビツトずつのデータＤＯｏ〜ＤＯ３、Ｄ４〜Ｄ７ と
して出力され、書込みクロックとともに磁気カードに書
込まれる。

このようにして、０ブロツクの音色情報から順にＲＡＭ
から読出されてゆき、磁気カードに書込まれる。

プログラムカウンタ１６９の内容が２５５となると、信
号ＦＣが回路１７６（第１６図）から出力され、この信
号ＦＣが両ＯＲゲート４５，４６（第４図）を介してＦ
Ｆ４７のリセット入力端Ｒに加えられる。

したがってＦＦ４７かリセットされて信号ＷＴがＩＩ
ＯＩＩとなり、チャンネル１のＲＡＭの全ブロックの内
容がすべて１枚の磁気カードに記録される。

以上のようにして、１枚の磁気カードに８音色分の情報
が書込まれたから、このような磁気カードを多数用意し
ておけば、次に述べるＲＤ、ＡＬモードの説明から分か
るように、上記磁気カードの内容を演奏前にＲＡＭに読
込んで、短時間のうちに多数の音色情報をミュージック
シンセサイザにセットできる。

７）ＲＤ、ＡＬモード このモードでは、上言己〜ＶＴ、ＡＬモードにより８音
色分の情報を書込まれた１枚の磁気カードから任意のチ
ャンネルのＲＡＭの全ブロック内に上記８音色分の情報
を書込むモードである。

この場合、磁気カードの先頭に書込まれているチャンネ
ルに依らず、チャンネルスイッチによりチャンネルを指
定してその指定されたチャンネルのＲＡＭ内に８音色分
の情報をコピーする場合と、磁気カードの先頭に書込ま
れているチャンネルのＲＡＭ内に情報をコピーする場合
と２通りある。

先ずチャンネルを指定する場合の操作方法と動作を第３
５図等を参照して説明する。

第３図および第４図のオール・セレクトスイッチ３１を
オール（ＡＬＬ）側に設定し、８音色分の情報を書込ま
れている１枚の磁気カードをカードリーダ２３（第２図
）にセットする。

次に読出しスイッチ（ＲＥＡＤ）２７を押し、最後にチ
ャンネル選択スイッチを１個、たとえばチャンネル１の
ＳＵ２を押してチャンネルを指定する。

上記スイッチ操作により、信号ＡＬＬ、信号Ｒ［）がと
もにＩｆ Ｉ Ｉｆとなる。

また第５図に於いて、信号ＲＤ、ＡＬがＩＩ 、 ＩＩ
のためケート回路Ｇ３が開かれている。

チャンネル選択スイッチＳＵ２が投入されているから、
優先エンコーダ７１、ゲート回路Ｇ３を介してチャンネ
ル１を表わすチャンネルコードＣＣ１〜ＣＣ３が出力さ
れる。

更に、テコーダ７９からチャンネルタイミング信号 ５ＣＨ１が出力される。

また信号ＡＬがＩｆ Ｉ ＩＩのため、ＮＯＲゲート１
６７（第１６図）の出力がＩＩ ＯＩ＋となる。

このためプログラムカウンタ１６９のＰＥ端子はこのモ
ードでは常にＩＩ ＯＩＩとなり、プログラムイネーブ
ルされない。

磁気カードがリバーススイッチに検出されてリセット信
号Ｒ８（第２５図）が出力されると、ＡＮＤゲート１７
３の出力 ＡＬ、Ｒ８がＩＩ ＩＩ＋となり、この信号によりプロ
グラムカウンタ１６９がリセットされてその内容がＯと
なる。

また信号ＣＨ，と信号ＳＣＨ，によりメモリブロック２
０１の ＲＡＭがチップセレクトされており、またこのＲＡＭに
は書込み指令が出力される。

ＲＤ、ＳＬモードの説明中にも述べたように、このモー
ドで使用される読出しクロック ＣＫ１２は、磁気カードから読取られたクロックＣＩよ
り４ビツト遅れて出力されるから、第１発註の読出しク
ロックＣＫ１２が出力されるまでは第１６図のプログラ
ムカウンタ １６９の内容は０のまま変化せず、したがってアドレス
信号Ａ Ｄｏ−Ａ Ｄ７はＯを表わしている。

この期間、磁気カードからチャンネルコードＣＣ１〜Ｃ
Ｃ３が読取られてデータＤＩｏ〜Ｄ■３として第２６図
のティレイ２４６に入力され、更にデータＲＣ１〜ＲＣ
３としてラッチ回路２４８から出力される。

然しなから、第５図に於いて、チャンネル選択スイッチ
ＳＵ２が投入されてＮＯＲゲート７０の出力が“０°゛
であるため、ＡＮＤゲート７７の出力もＩＩ ＯＩＩと
なり、ゲート回路Ｇ１が閉じている。

このため上記チャンネルコードＲＣ１〜ＲＣ３はゲート
回路Ｇ１から出力されず、このチャンネルコードは使用
されない。

すなわち、チャンネル選択スイッチＳＵ２で指定された
チャンネル１が使用され、磁気カードに書込まれていた
チャンネルは使用されない。

読出しクロックＣＫ１２が出力されはじめると、ＮＡＮ
Ｄゲート８７，８８が閉じられているためこのクロック
ＣＫ１゜がシステムクロックＣＫｏとなり、プログラム
カウンタ１６９は＋１ずつされてその内容が変化する。

したがってアドレス信号ＡＤｏ〜ＡＤ７が出力されはじ
めてメモリブロック２０１のＲＡＭのアドレスが順次指
定され、磁気カードから読取られて８ビツトに変化され
た対応するデータＤ。

〜Ｄ７がＲＡＭ内に書込まれる。

プログラムカウンタ１６９の内容が２５５となると回路
１７６から信号ＦＣが一山力され、この信号ＦＣにより
ＦＦ４９がリセットされて信号ＲＤがＩｆ □ ＩＴと
なり、指定したチャンネル１のＲＡＭ内への８音色分の
情報の書込みが完了する。

次にチャンネル選択スイッチによりチャンネルを指定す
ることなく、磁気カードの先頭に書込まれているチャン
ネルにしたがってそのチャンネルのＲＡＭ内へ８音色分
（７）Ｋ？報を書込む場合につき説明する。

操作方法は、何れのチャンネル選択スイッチも操作しな
いこと以外は前者の場合と同じである。

チャンネル選択スイッチが操作されないため、テコーダ
７９（第５爾）からの信号Ｓ ＣＨｏ−５ＣＨ７は何れ
も出力されない。

またＮＯＲゲート７０の出力がＩＩ Ｉ Ｉｆとなるか
ら、ＡＮＤゲート７７の出力がＩＩ ＩＩ＋となりこの
信号ＩＩ ＩＩ＋により、ゲート回路Ｇ１ がゲート回
路Ｇ３ に代って開かれる。

この場合の回路動作は、前者と殆ど同一であるが、磁気
カードからチャンネルコードＲＣ１〜ＲＣ３が読取られ
ると、このチャンネルコードＲＣ１〜ＲＣ３がゲート回
路Ｇ１からチャンネルコードＣＣ１〜ＣＣ３として出力
される。

したがってこのチャンネルコード／’ＩＣ１〜ＣＣ３に
よりそのチャンネルのＲＡＭがチップセレクトされる。

そしてこのＲＡＭの全ブロックに３音色分の情報が書込
まれる。

以上のようにして磁気カード内の８音色分の情報がある
チャンネルのＲＡＭにコピーされれば、演奏に際しては
トーンセレクトスイッチＴＳＷｏ−ＴＳＷ７を操作しな
がら任意の音色による演奏が自由に行える。

８）ＥＸモード このモードは同一チャンネル内または異なる２チヤンネ
ル内のブロックの内容（音色情報）を互いに交換するモ
ードであり、一時記憶用のＲＡＭ１５が利用される。

先ず、同一チャンネルのＲＡＭ内の２つのブロックに記
憶されている情報を互いに交換する場合の操作方法とそ
の動作を、第３６図、第３７図等を参照して説明する。

オール・セレクトスイッチ３１（第３図、第４図）をセ
レクト側にセットし、内容を交換したい ＲＡＭが属するチャンネルのチャンネル選択スイッチ、
たとえばチャンネル１のスイッチＳＵ２を操作し、また
このチャンネル１のＲＡＭ内の交換したいブロック、た
とえばブロック１と７に対応するトーンセレクトスイッ
チＴＳ１．ＴＳ７を操作する。

最後に、イクスチェンジスイッチ２９を操作する。

これらのスイッチ操作により、信号ＳＬが”１１１とな
る。

また、両信号ＷＴ、ＲＤがともにＩＩ ＯＩＩであるか
ら、ＮＡＮＤゲート８７（第９図）が開き、周波数１０
０ ＫＨｚ のシステムクロックＣＫｏどなる。

このシステムクロックＣＫｏにより、信号Ｓ Ｈｏ 〜
Ｓ Ｈ２Ｏ、Ｐ Ｓ Ｈ。

〜ＰＳＨ２ｏの周波数も変化して出力される。

ここでＦＦ５５（第４図）はリセット状態にあるのでイ
ンバータ５６の出力はＩＩ 、 ＩＩでありシフトレジ
スタ５７はリセットされている。

そうしてイクスチェンジスイッチ２９の操作によりＦＦ
５５（第４図）がセットされ、そのセット出力信号によ
り信号ＥＸがＩＩ Ｉ ＩＩとなる。

とシフトレジスタ５７がリセット解除され、信号ＰＳＨ
２ｏにより順次シフトされる。

すなわちこのシフトレジスタ５７は信号 ＰＳＨ２ｏが出力されるたびに信号ＥＸ１゜ＥＸ２．Ｅ
Ｘ３．ＥＸ４を発生し、信号ＥＸ５の出力時にリセット
されて初期状態に戻る。

チャンネル選択スイッチＳＵ１の出力は、優先エンコー
ダ７Ｌ７２（第５図）に入力されており、またゲート回
路Ｇ３は上記信号 ＥＸＩ ） ＥＸ４の出力時に開かれ、またゲート回路
Ｇ４は信号ＥＸ２ｔ ＥＸａの出力時に開かれる。

したがって両ゲート回路Ｇ３．Ｇ４からチャンネル１を
表わすチャンネルコード ＣＣ１〜ＣＣ３が出力される。

また、デコーダ７９からは信号５ＣＨｏが出力され、こ
の信号５ＣＨｏとチャンネルコードＣＣ１〜ＣＣ３から
作成される信号ＣＨ１（第２０図参照）により、メモリ
ブロック２０１のＲＡＭがチップセレクトされている。

なお、このＲＡＭの端子Ｒ／Ｗには、信号ＥＸ３．ＥＸ
４の出力時にＡＮＤゲート１８６の出力“１１１１を加
えられて書込み指令を受け、また信号ＥＸ１ 。

ＥＸ２の出力時にはＩＩ □“１を加えられて読出し指
令を受ける。

更に第１６図に於いて、デコーダ１４５からチャンネル
タイミング信号ＣＨ１がチャンネル選択スイッチＳＵ２
に対し出力される。

またトーンセレクトスイッチＴＳ、とＴＳ７が投入され
ているから、スイッチＴＳ１ の出力は優先エンコーダ
１４７を介して、スイッチＴｓ７の出力は優先エンコー
ダ１４８を介してそれぞれ出力される。

優先エンコーダ１４７は、第１９図にみられるように、
信号ＥＸ１．ＥＸ２の出力期間中イネーブルされてスイ
ッチＴＳ１ に対するコード信号１０１１．Ｊをプログ
ラムカウンタ１６９の入力端Ｐ５〜Ｐ７に出力する。

またプログラムカウンタ１６９は信号ＰＳＨ２ｏの出力
ごとにＡＮＤゲート１７９の出力ＰＳＨ２０，ＥＸがＩ
ｆ Ｉ Ｉｆとなるためプログラムイネーブルされてそ
の入力端Ｐ。

−Ｐ４に信号ＩＩ ＯＩＩを加えられる。

また一時記憶用ＲＡＭ１９８（第２０図）は信号ＥＸに
よりチップセレクトされているが、信号ＥＸ１．ＥＸ２
の出力時には書込み指令を受け、信号ＥＸ３．ＥＸ４の
出力時には読出し指令を受ける。

更にＲＡＭ１９８のアドレス入力端ＡＤ５は信号ＥＸ２
．ＥＸ４の出力時に、これらの信号により“１１１”レ
ベルに保持されている。

以上のように各信号が出力されるので、イクスチェンジ
スイッチ２９が投入されてから１発目の信号ＰＳＨ２ｏ
が出力されると、信号ＥＸ１が出力されてＩＩ Ｉ Ｉ
Ｉレベルとなり、２発目の信号ＰＳＨ２ｏが出力される
まで保持される。

また１発目の信号ＰＳＨ２ｏによりプログラムカウンタ
１６９がプログラムイネーブルされ、且つ入力端Ｐ５〜
Ｐ７には優先エンコーダ１４８から出力されるトーンセ
レクトスイッチＴＳ７のコード信号「１１１」が入力さ
れる。

したがってプログラムカウンタ１６９の内容が２２４と
なり、ＲＡＭのブロック７ （ＢＬ７ ）の先頭番地が
与えられる。

プログラムカウンタ１６９はシステムクロックＣＫｏが
入力されるたびに＋１され、その内容がアドレス信号Ａ
Ｄ。

〜ＡＤ７として出力されてメモリブロック２０１のＲＡ
Ｍのアドレス入力端と一時記憶用ＲＡＭ１９８のアドレ
ス入力端ＡＤｏ〜ＡＤ４に与えられる。

したがってメモリブロック２０１のＲＡＭのブロック７
の情報が順次ＲＡＭ１９８のブロック０（何故ならば、
ＲＡＭ１６９のアドレス入力端ＡＤｏ−ＡＤ７には、１
発目の信号ＰＳＨ２ｏの出力時にすべてＩＩ ＯＩＩが
加えられ、以後プログラムカウンタ１６９とともに＋１
され、その内容は０番地から２０番地まで変化し、これ
はブロック０にあたるためである。

）に書込まれる。第３７図にはこの状態を図式的に示し
である。

プログラムカウンタ１６９の内容が２４４となると、こ
の書込み動作が終了し、次いで２発目の信号ＰＳＨ２ｏ
が出力される。

この信号ＰＳＨ２ｏにより、信号ＥＸ２が出力されると
ともに、プログラムカウンタ１６９がプログラムイネー
ブルされてその入力端Ｐ。

−Ｐ４に信号ＩＩ ＯＩＩを加えられ、また入力端Ｐ５
〜Ｐ７には優先エンコーダ１４７から出力されるスイッ
チＴＳ１のコード信号「００１」が入力される。

この結果、プログラムカウンタ１６９の内容は、メモリ
ブロック２０１のＲＡＭのブロック１の先頭番地３２を
設定され、以後＋１されて４２まで変化する。

他方、一時記憶用ＲＡＭ１９８のアドレス入力端ＡＤｏ
〜ＡＤ５には、２発目の信号ＰＳＨ２ｏの出力時に入力
端ＡＤ５のみがＩｆ Ｉ ＩＩとなって番地３２を設定
されている。

これはＲＡＭ１９８のブロック１の先頭番地である。

したがって信号ＥＸ２の出力中に、メモリブロック２０
１のＲＡＭのブロック１の内容がミ一時記憶用ＲＡＭ１
９Ｂのブロック１に書込まれる。

プログラムカウンタ１６９の内容が５２になればこの書
込み動作が完了し、次いで３発目の信号ＰＳＨ２ｏが出
力され、同時にＥＸ３がＩＩ Ｉ ＩＩとなる。

前述したことと同様にして、このときプログラムカウン
タ１６９がプログラムイネーブルされ、また入力端Ｐ５
〜Ｐ７にはスイッチＴＳ１のコード信号［００１Ｊが入
力されて、プログラムカウンタ１６９の内容が再び３２
となる。

他方、ＲＡＭ１９８のアドレス入力はすべてＩＩ ＯＩ
Ｉとなり、ＲＡＭ１９８のブロック０が指定される。

このときからＲＡＭ１９８には読出し指令が出力され、
他方メモリブロック２０１内のＲＡＭには書込み指令が
出力される。

このため、ＲＡＭ１９８のブロック０に書込まレテいた
情報（すなわち、はじめメモリブロック２０１のＲＡＭ
のブロック７に記憶されていた情報）がメモリブロック
２０１の ＲＡＭのブロック１に書込まれる。

この動作が完了すると４発目の信号ＰＳＨ２０が出力さ
れ、同時に信号ＥＸ４が出力される。

このとき、プログラムカウンタ１６９の内容が ２２４にセットされ、またＲＡＭ１９８は３２にセット
される。

このためＲＡＭ１９８のブロック１の情報（すなわち、
はじめメモリブロック２０１のＲＡＭのブロック１に記
憶されていた情報）がメモリブロック２０１のＲＡＭの
ブロック７に書込まれる。

この動作が完了すると、信号ＥＸがＯとなり、すべての
動作が完了する。

この結果メモリブロック２０１のＲＡＭのブロック１と
ブロック７の内容が互いに交換される。

次に２つのチャンネルの１ブロツクずつの情報を互いに
交換する場合につき説明する。

この例では、たとえばチャンネル１のトーンセレクトス
イッチＴＳ１ （メモリブロック２０１のＲＡＭのブロ
ック１）とチャンネル４のトーンセレクトスイッチＴＳ
７ （メモリブロック２０３のＲＡＭのブロック７）の
情報を交換するものとする。

このとき、オールセレクトスイッチ３１をセレクト側に
設定し、チャンネル選択スイッチＳＵ２とＳｂ２および
トーンセレクトスイッチＴＳ１とＴＳ７をそれぞれ操作
する。

そして最後にイクスチェンジスイッチ２９を操作する。

このときの動作は同一チャンネル内の交換の場合と殆ん
ど同一であるから、その詳細な説明は省略する。

第３８図にはこの動作を図式的に示す。

第５図に於いて、チャンネル選択スイッチｓＵ２の出力
は優先エンコーダ７１に入力され、またチャンネル選択
スイッチＳＬ２の出力は優先エンコーダ１２に入力され
る。

このため信号ＥＸ、とＥＸ４の出力時に出力されるチャ
ンネルコードｃｃ１〜ｃｃ３はチャンネル１ （ＣＨＩ
）となり、また信号ＥＸ２．ＥＸ３の出力時に出力さ
れるチャンネルコードｃｃ１〜ｃｃ３はチャンネル４（
ＣＨ４） となる。

したがって第２０図のメモリブロック２０１とメモリブ
ロック２０３がチャンネルコードｃｃ１〜ｃｃ３により
指定され、一時記憶用ＲＡＭ１９Ｂとの情報の交換が行
われ、チャンネル１とチャンネル４の各ＲＡＭのブロッ
ク１とブロック７の情報の交換が実行される。

以上のようにして任意のチャンネルのＲＡＭの任意のブ
ロック同志の情報の交換が互いに行えるから、トーンセ
レクトスイッチに対応する音色情報の配列を任意に変更
でき、演奏に際して都合のよい鍵盤による演奏が行える
利点がある。

なお、上記説明ではこの発明をミュージックシンセサイ
ザに適用したが、勿論電子オルガン等の同様な電子楽器
にもこの発明を適用できる。

〔リ 発明の効果 この発明によれば、電子楽器の電源スィッチを投入する
と同時に、第１の記憶装置（ＲＯＭ）に記憶されている
標準的な音色情報が第２の記憶装置（ＲＡＭ）に転送さ
れて書込まれるので、この第２の記憶装置の記憶内容を
楽音発生回路に加えて楽音の音色を制御することにより
、電源スイツチ投入後音色情報の設定を行うことなく直
ちに標準的な音色で電子楽器の演奏を行うことが可能と
なり、電子楽器の演奏操作性が向上する。

また、演奏者が任意に設定した音色情報を第２の記憶装
置に書込んで、この音色情報に対応した音色で演奏を行
っているときにおいても、スイッチを操作すれば、上記
の場合と同様に第２の記憶装置に標準的な音色情報が書
込まれることにより、その記憶内容が標準的な音色情報
に変更されるので、演奏中でも瞬時に標準的音色に切換
えることができ電子楽器の演奏操作性向上のために非常
に有効である。

【図面の簡単な説明】

図面はこの発明の一実施例によるもので、第１図ａは同
例の音色制御装置を含む電子楽器の全体構成図、第１図
すはシンセサイザ方式の電子楽器に使用される楽音形成
用制御波形図、第２図は同例の音色制御装置の全体構成
図、第３図は同例の操作パネルの平面図、第４図および
第５図は同例のパネルコントロールロジック２５をそれ
ぞれ分離して示した回路構成図、第６図は同例のパネル
コントロールロジック２５内のパルス作ｆｆ回路３７の
動作波形図、第７図は同例のパルス作成回路５０の動作
波形図、第８図は同例のパルス作成回路６４の動作波形
図、第９図は同例のクロックジェネレータ１８とタイミ
ングパルスジェネレータ１９の回路構成図、第１０図は
同例の禁止信号作成回路９４の動作波形図、第１１図は
同例のサンプリングタイミング信号の波形図、第１２図
は音色セツティングボード１６およびＡ／Ｄ変換装置１
７の回路構成図、第１３図および第１４図は同例のＡ／
Ｄ変換装置１７の動作波形図、第１５図は同例のＤ／Ａ
変換装置２０、サンプルホールド・ラッチ回路２１０回
路構成図、第１６図は同例のトーンセレクタ１０、アド
レスジェネレータ１１０回路構成図、第１７図は同例の
信号０Ａ＝Ｂ作成回路１６２の動作波形図、第１８図は
同例の信号ＦＣ作成回路１７６の動作波形図、第１９図
は同例のＦＦ１５９の動作波形図、第２０図はメモリ装
置Ｍの回路構成を表わし、同例のメモリ装置Ｍの回路構
成であって、メモリコン、トロールロジック１２、ＲＡ
Ｍ１３、ＲＯＭ１４ＲＡＭ１５の回路構成図、第２１図
は同例のＲＡＭ１３、ＲＯＭ１４の記憶領域の概念図、
第２２図はカードリーダ制御ロジック２４の回路構成図
、第２３図および第２４図は上記カードリー４ダ制御ロ
ジツク２４の一部回路の動作波形図、第２５図は上記カ
ードリーダ制御ロジック２４の書込みモードまたは読出
しモード時の動作波形図、第２６図は同例のカードＩ１
０ロジック２２０回路構成図、第２７図は同例の書込み
用クロックＣＯ作成回路２３５の動作波形図、第２８図
は同例のＸ２逓倍器２５３およびＦＦ２６１〜２６４等
の動作波形図、第２９図は上記カードＩ１０ロデジツク
２２の書込みモード時の動作波形図、第３０図は上記カ
ードＩ１０ロジック２２の読出しモード時の動作波形図
、第３１図は同例のＲ／Ｒモード時の動作波形図、第３
２図は同例の演奏モード時の動作波形図、第３３図は同
例の ＯＲＤ、ＳＬモード時の動作波形図、第３４図は同例の
ＷＴ、ＡＬモード等の動作波形図、第３５図は同例のＲ
Ｄ、ＡＬモード時の動作波形図、第３６図は同例のＥＸ
モード時に於いて同一チャンネル内のブロックの内容を
交換するときの動作波５形図、第３７図は第３６図のＥ
Ｘモードの状態を図式的に示す図、第３８図は同例のＥ
Ｘモード時に於いて異なるチャンネル内のブロックの内
容を交換する際の状態を図式的に示す図である。 １・・・・・・鍵盤、２０〜２７・・・・・・楽音形成
回路、７０・−・・・・音色制御装置、１０・・・・・
・トーンセレクタ、１１・・・・・・アドレスジェネレ
ータ、Ｍ・・・・・・メモリ装置、１２・・・・・・メ
モリコントロールロジック、１３・・・・・・ＲＡＭ、
１４・・・・・・ＲＯＭ、１５・・・・・・一時記憶用
ＲＡＭ、１６・−・・・・音色セツティングボード、５
１７・・・・・・Ａ／Ｄ変換装置、１８・・・・・・ク
ロックジェネレータ、１９・川・・タイミングパルスジ
ェネレータ、２０・・・・・・Ｄ／Ａ変換装置、２１・
・・・・・サンプルホールド・ラッチ回路、２２・・・
・・・カードＩ１０ロジック、２３・・・・・・カード
リーダ、２４・・・・・・カード７１Ｊ−ダ制御ロジッ
ク、２５・・・・・・パネルコントロールロジック、２
７・・・・・・読出しスイッチ、２８・・・・・・書込
みスイッチ、２９・・・・・・イクスチェンジスイッチ
、３０・・・・・・リセットスイッチ、３１・・・・・
・オール・セレクトスイッチ、３２・・・・・・プロテ
ユーススイッデチ、３３・・・・・・チャンネルスイッ
チ、６０〜６３・・・・・・ゲート回路、ＴｖＲｏ〜Ｔ
Ｖ Ｒ１９・・・・・・楽音決定要素制御ボリューム
、ＴＳＷ２ｏ〜ＴＳＷ２５・°°・°・楽音決定要素制
御スイッチ、１０９・・・・・・Ａ／Ｄコンバータ、１
１９・・・・・・セレクトゲート、１２０゜＋１２１，
１２２・・・・−・チャンネルコード検出回路、１３０
．１３７・・・・・・サンプルホールド・ラッチ回路、
１４０ ・・−・Ａ／Ｄ −７７バータ、Ｔｓｏ〜Ｔｓ
７・・・・・・トーンセレクトスイッチ、１６９−゛°
−プログラムカウンタ、１８７・・・・・・ＲＡＭ、１
８８・・・・・・ＲＯＭ、２００〜２０７・・・・・・
メモリブロック、２４５．２４７．２４８．２７０・・
・・・−チャンネルコード検出回路。

Claims (1)

1. 【特許請求の範囲】 １ 予じめ設定された第１の音色情報を記憶した第１の
   記憶装置と、 書込み可能な第２の記憶装置と、 電源スィッチの投入時に上記第１の記憶装置に記憶され
   た上記第１の音色情報を上記第２の記憶装置に転送して
   書込む第１の制御装置と、演奏者等により任意に設定さ
   れた第２の音色情報を上記第２の記憶装置に転送して書
   込むことにより、その記憶内容を該第２の音色情報に変
   更する第２の制御装置と、 を具え、上記第２の記憶装置に記憶された音色情報によ
   って楽音の音色を制御するようにしたことを特徴とする
   電子楽器の音色制御装置。 ２ 予じめ設定された第１の音色情報を記憶した第１の
   記憶装置と、 書込み可能な第２の記憶装置と、 演奏者等により任意に設定された第２の音色情報を上記
   第２の記憶装置に転送して書込む第１の制御装置と、ス
   イッチの操作により上記第１の記憶装置に記憶された上
   記第１の音色情報を上記第２の記憶装置に転送して書込
   むことにより、その記憶内容を該第１の音色情報に変更
   する第２の制御装置と を具え、上記第２の記憶装置に記憶された音色情報によ
   って楽音の音色を制御するようにしたことを特徴とする
   電子楽器の音色制御装置。