JPS5811633B2 - 電子楽器の音色制御装置 - Google Patents

Description

【発明の詳細な説明】 （１）発明の概要 この発明は電子楽器の音色制御装置に関し、特に電子鍵
盤楽器の各鍵盤に対応して記憶された複数の音色情報を
互いに交換できるようにした装置に関する。

〔２〕最近の技術動向 最近の半導体技術の発達にともなって各種の電子部品、
特に集積回路部品が安価に製作できるようになり、楽器
の分野にも電子部品を利用した植種の電子楽器が開発さ
れている。

このような電子楽器として、電子オルガンやミュージッ
クシンセサイザ等があり、これらの楽器にもＬＳＩ（大
規模集積回路）等が利用されるようになってきた。

ところで、たとえばミュージックシンセサイザの場合、
楽音の音色を制御する音色情報を多数の可変抵抗器（ボ
リュームスイッチ）を操作して作成しく米国特許公報第
３，８９７，７０９参照）演奏するようになっている。

また鍵盤には、上鍵盤、下鍵盤、ペダル鍵盤等、多数設
けられている。

したがって演奏に際し、各鍵盤ごとに異なる音色情報に
制御された楽音が発生できるようにすれば演奏上大変好
ましい。

たとえば、上鍵盤ではフルートの音色で演奏でき、下鍵
盤ではトランペットの音色で演奏できる、という風にす
れば演奏上好ましい。

更に各音色情報が鍵盤に対して固定されておらず、音色
情報と鍵盤との対応関係が自由に変更できるものである
と、演奏上更に好ましい。

〔３〕発明の目的 この発明は上記事情に鑑みてなされたもので、その目的
とするところは、多数の音色情報をどの鍵盤に対しても
割当てられ、したがって何れの鍵盤も任意の音色情報に
よる演奏ができるようにした電子楽器の音色制御装置を
提供することである。

〔４〕発明の説明に使用される略号 発明の詳細な説明に入るまえに、この発明の説明に使用
される略号の一欄表を次に示す。

ＣＨ……チャンネル（Ｕｌ、Ｕ２．…、Ｓ２または０〜
７） ＡＬ……オール（ＡＬＬ ）モード指定信号ＳＬ……セ
レクト（Ｓｅ１ｅｃｔ）モード指定信号ＰＲ……プロデ
ユース（Ｐｒ ｏｄｕ ｃｅ ）モード指定信号 ＲＥＴ……リセット信号 珍１……ロムからラム（ＲＯＭ ｔｏ ＲＡＭ）指定信
号 ＷＴ……ライト（Ｗｒ ｉ ｔｅ ）モード指定信号Ｒ
Ｄ……リード（ｒｅａｄ）モード指定信号ＥＸ……イク
スチェンジ（ｅｘｃｈａｎｇｅ）モード指定信号 ＣＫｏ……システムクロック（ＷＴ、ＲＤ、その他のモ
ードで切換えられる） ＣＫ、……発振器出力クロツク ＣＫ、２……カードに記録されたクロックＣＣ，−＞…
…チャンネルコード ＣＨｏ（ＳＣＨｏ）〜Ｃ１（７（ＳｅＨ２）……チャン
ネルタイミング ５Ｈｏ（ＰＳＨｏ）〜５Ｈ２ｏ（Ｐ３Ｎ４）・・・・・
・サンプリンブタイミン グ ＥＸ、〜４……イクスチェンジのモードタイミング指定
信号 Ｄｏ〜７……チータコ−デー号 ＡＤｏ〜７……アドレスコード信号 Ｏｏ〜２６（００−０〜０□−２，）……サンプリング
出力信号 ＷＰＳ……カードプロテクトシグナル ＳＢＯ……カードローティングシグナル Ｒ８Ｓ……リバーススイッチシグナル ＷＲＣ……ライト・リードコントロールシグナル Ｒ８……カード制御装置のリセットシグナルＷＣ……ラ
イトコントロールシグナル ＲＣ１〜３……チャンネルコード信号 ＦＣ……フィニツシユコード検出信号 ０Ａ−Ｂ……一致信号 〔５〕発明の構成及び作用 以下、図面を参照してこの発明をミュージックシンセサ
イザに適用した一実施例を詳細に説明する。

（５−ｔ）ミュージックシンセサイザ主要部ブロック図
〔第１図ａ〕の説明 第１図ａは上記ミュージックシンセサイザの主要部のブ
ロック図を示す。

図中鍵盤１は上鍵盤１０、下鍵盤１２、ペダル鍵盤１３
、ソロ鍵盤１４からなり、また各鍵盤１１〜１４はそれ
ぞれ複数の鍵（図示路）を有している。

各鍵盤１１〜１４に対してこの実施例ではそれぞれ２組
、合計８個の楽音形成回路２゜〜２７が設けられている
。

すなわち、上鍵盤１１に対しては楽音形成回路２０，２
１が設けられ、これら各装置２０，２１は以後の説明で
はそれぞれチャンネル０（ＣＨｏまたはＵｌと略称）ま
たはチャンネル１（ＣＨｌまたはＨ２と略称）と称され
る。

同様に下鍵盤１２、ペダル鍵盤１３、ソロ鍵盤１４にも
それぞれ２組ずつ各楽音形成回路２２（ＣＨ２またはＬ
ｌ）、２３（ＣＨ３またはＬ２）、２４（ＣＨ４または
Ｐｌ）、２５（ＣＫ５またはＰ２）、２６（ＣＨ６また
はＳｌ）、２７（ＣＨ７またはＳ２）が設けられている
。

第１図すにみられるように、各鍵盤１１〜１４からのキ
ー出力信号である高音電圧信号ＫＶたは押鍵信号すなわ
ち、トリガ信号ＫＯＮが対応するチャンネルの楽音形成
回路２°〜２７に送られる。

上記の電圧信号ＫＶは各鍵盤１１〜１４にて押された鍵
に対応した発振周波数（即ち、音階に相当する）の楽音
信号を後述する電圧制御型可変周波数発振器３ （ＶＣ
Ｏ）より発生させるための信号である。

また前記トリガ信号ＫＯＮは鍵を押したときまたは離し
たときに発生する鍵のオン、オフ信号であり、このトリ
ガ信号は後述する各エンベロープジェネレータ（ＥＧ）
６３〜６５をトリガする。

これらＥＧは第１図すに示すようなエンベロープ波形を
出力する。

このエンベロープ波形は押鍵時（ｔｌ）からアタックタ
イム（ＡＴ）の間にイニシャルレベル（ＩＬ）からアタ
ックレベル（ＡＬ）まで立上り、以後第１テイケイタイ
ム（ＤＴｌ）の間にサスティンレベル（ＳＬ）まで減衰
して離鍵時（ｔ２）まで持続し、離鍵後は第２ティケイ
時間（ＤＴ２）の間にサスティンレベル（ＳＬ）からイ
ニシャルレベル（ＩＬ）まで立チ下るような時間経過に
従って電圧値の変化する電圧波形信号である。

このようなエンベロープ波形を演奏者の好みによってあ
らかじめ作っておく場合は、上記の音色制御装置内にあ
る音色セツティングボードと呼ばれるものによって作ら
れる。

楽音形成回路２０〜２７はともに同一の構成を有してお
り、ここではチャンネル０の楽音形成回路２ｏの構成に
つき説明する。

楽音形成回路２°は直列接続される電圧制御型可変周波
数発振器（ＶＣＯ）３、電圧制御型可変フィルタ（ＶＣ
Ｆ）４、電圧制御増幅器（ＶＣＡ）５と、上記ＶＣＯ，
ＶＣＦ。

ＶＣＡに対応して設けられるエンベロープジェネレータ
（Ｅ Ｇ） ６３、６４．６５とにより構成される。

ＶＣＯは上述したように押された鍵の電圧信号ＫＶに対
応する周波数の楽音信号を発生してＶＣＦに送る。

ＶＣＦはこの楽音信号から特定の高調波成分を有する信
号を取り出して（即ち、上記楽音信号を修飾して）ＶＣ
Ａに送る。

ＶＣＡは修飾された楽音信号に所定の大きさくエンベロ
ープ）を付与してその出力信号を各チャンネルに共通の
増幅器、スピーカ（ともに図示路）に与え、押鍵に対応
する音がスピーカより発生される。

上記ＶＣＯ。ＶＣＦ 、ＶＣＡはそれぞれ対応するＥＧ
６３，６４゜６５から出力される制御電圧波形（エンベ
ロープ波形）により制御され、またＥＧ６２＋６４＋６
５はともに鍵盤から出力されるトリガ信号ＫＯＮにより
トリガされるとともに、音色制御装置７から各チャンネ
ルＣＨｏ−ＣＨ７に対して出力される制御信号０６−０
２５により制御される。

この発明は特に上記音色制御装置７に関連するもので、
この音色制御装置７から出力される制御信号Ｏ６〜０２
５が上述のように各ＥＧ６３，６４，６５に与えられて
各エンベロープ波形が決められ、この結果、これらエン
ベロープ波形にしたがってＶＣＯ、ＶＣＦ 。

ＶＣＡが制御されるようになっている。

なお、各ＥＧ６３，６４，６５から出力されるエンベロ
ープ波形は、鍵盤１からの電圧信号ＫＶを楽音信号に変
換するためのイニシャルレベル（ＩＬ）、アタックレベ
ル（ＡＬ）、サスティンレベル（ＳＬ）、アタックタイ
ム（ＡＴ）、第１および第２のディケイタイム（ＤＴｌ
） 、 （ＤＴ２）等を含む電圧信号で、上記第１図す
について説明したものと同じである。

（５−２）音色制御装置（第２図）の概要説明法に第２
図以下の図面を参照して上記音色制御装置７の詳細を説
明する。

先ず第２図につきその全体の構成を概略的に説明する。

この音色制御装置７は後述する８つの動作モードにした
がってミュージックシンセサイザの演奏動作を制御でき
る装置である。

図中の音色セツティングボード（音色セツティング装置
）１６は上記のＥＧ６３，６４゜６、にエンベロープ波
形を与えるようにしたもので、上述したエンベロープ波
形のイニシャルレベル等を任意に設定できる複数の楽音
決定要素制御ボリューム（可変抵抗器）を基板上に設け
られている。

また金色セツティングボード１６上には、上記楽音決定
要素制御ボリュームのほかに楽音信号にビブラート効果
特性等を付与するための複数の楽音決定要素制御スイッ
チも設けられている。

音色セツティングボード１６上の楽音決定要素制御ボリ
ューム、楽音決定要素制御スイッチにより演奏前に設定
された楽音作成のためのアナログ情報（ただし楽音決定
要素制御スイッチの出力はディジタル情報である）は、
Ａ／Ｄ変換装置１７によりディジタル情報に変換されて
データバス２６２に送り出され、磁気カード（図示路）
や、更にこの磁気カードから内部記憶装置のＲＡＭ（ラ
ンダムアクセスメモリ）１３に書込まれて記憶される。

他の内部記憶装置であるＲＯＭ（ＩＪ−ドオンメモリ）
１４は標準音色情報の記憶用に設けられたものである。

ミュージックシンセサイザをＲＯＭ１４に記憶されてい
る標準音色情報にて演奏するときには、電源スィッチの
投入と同時にＲＯＭ１４内の標準音色情報がデータバス
２７を介して上記ＲＡＭ１３にコピーされる。

そして演奏が開始されるとＲＡＭ１３に記憶されている
情報のうち、各チャンネルＣＨｏ−ＣＨ７の楽音形成回
路２０〜２７内でアナログ情報として使用されるものは
、データバス２６２を介してＤ／Ａ変換装置２０に送ら
れアナログ情報に変換される。

そしてこのアナログ情報はサンプルホールド回路２１ａ
によりホールドされる。

またＲＡＭ１３に記憶されている情報のうち、各チャン
ネルＣＨｏ−ＣＨ７の楽音形成回路２０〜２７内でディ
ジタル情報として使用されるものはデータバス２７を介
してラッチ回路２１ｂに送られラッチされる。

このため、鍵盤１の鍵が押されると、この鍵の出力信号
に対応する情報が上記サンプルホールド回路２１ａまた
はラッチ回路２１ｂから呼出されて鍵に対応するチャン
ネルの楽音形成回路２０〜２７に送られる。

この発明の実施例では、上述したような演奏開始時にＲ
ＯＭ１４の内容をＲＡＭ１３にコピーする動作モードを
Ｒ／ Ｒ（ＲＯＭ ｔｏ ＲＡＭ）モードと呼ぶ。

またＲＡＭ１３の内容をサンプルホールド回路２１ａま
たはラッチ回路２１ｂに送って演奏できるようにする動
作モードを演奏モードと呼ぶ。

上記Ｒ／Ｒモードはこの発明の特徴の１つを成すもので
、電源を投入し、リセットスイッチを操作すれば、直ち
に演奏モードに入ることができる。

この演奏モードでは、後述する所望のチャンネルスイッ
チとトーンセレクトスイッチをオン、オフすることによ
り、このトーンセレクトスイッチに対応する標準音色情
報をＲＡＭ１３から読出して演奏することができる。

この発明ではまた、標準音色情報による演奏から、音色
セツティングボードまたは磁気カードを使用して標準音
色情報以外の音色情報による演奏への切換え、またはこ
の逆の演奏状態への切換えも、後述するプロデユースス
イッチ等の切換え操作によりワンタッチで行える特徴も
ある。

上述した音色セツティングボードを使用して標準音色情
報以外の音色情報による演奏モードを、この発明ではＰ
Ｒ−ＷＴモードと呼ぶ。

このモードでは、演奏中に音色セツティングボード上の
楽音決定要素制御ボリュームまたは楽音決定要素制御ス
イッチを操作して得られる情報をサンプルホールド回路
２１ａまたはラッチ回路２１ｂに直接送って演奏する。

なお、上記サンプルホールド回路２１ａから出力されて
いるアナログ情報、たとえば信号００−０〜００−１９
は０チヤンネルに対するものを示す。

また信号ＣＨｏ〜７はチャンネルを指定する信号で、こ
の信号ＣＨｏ〜７はチャンネルコードＣＣ１〜ＣＣ３（
これらは後述するパネルコントロールロジック２５．こ
て作成される信号である。

）をデコーダによりデコードして作成される。更にラッ
チ回路２１ａから出力されているディジタル信号、たと
えば０７−２０〜０７〜２５は７チヤンネルに対するも
のを示す。

ＲＡＭ１３またはＲＯＭ１４のアドレスを指定してこれ
らへ情報を書込んだり、或いはこれらから情報を読出し
たりするために、トーンセレクタ１０、アドレスジェネ
レータ１１が設けられている。

トーンセレクタ１０には各チャンネルＣＨｏ−ＣＨ７に
対応する８個のチャンネル選択スイッチＳＵ１．ＳＵ２
．ＳＬｌ、Ｓｂ２．ＳＰｌ、ＳＦ３゜ＳＳ１．ＳＳ２と
、各チャンネル選択スイッチの制御下にそれぞれ８個の
トーンセレクトスイッチ（ＴＳｏ−ＴＳ７と略称する）
が設けられている。

即ち、この実施例に於いては、各チャンネルに対して設
けられているＲＡＭ１３およびＲＯＭ１４の記憶領域は
それぞれ８個のブロックに分割されており、また各ブロ
ックには１音色分の情報が記憶されるようになっている
。

そして任意のチャンネルの任意のトーンセレクトスイッ
チをオン、オフさせれば、このトーンセレクトスイッチ
に対応するＲＡＭ１３またはＲＯＭ１４のアドレスがア
ドレスジェネレータ１１により指定され、上述のように
音色情報の書込み、読出しが行われる。

なお、アドレス信号ＡＤｏ−ＡＤ７はアドレスバス２６
□を介してＲＡＭ１３、ＲＯＭ１４更に後述するイクス
チェンジ（ＥＸ）モード用に設けられているＲＡＭＩ
５に送られる。

ここで、この発明の特徴の１つを成す上記ＥＸモードに
ついて説明する。

このＥＸモードはＲＯＭ１３内の同一チャンネルまたは
異なるチャンネルの２つのブロックに記憶されている情
報を互いに交換する際のモードである。

このモードでは、先ず、各ブロック内の情報を一旦一時
記憶用のＲＡＭ１５内の異なる領域にそれぞれ記憶させ
、次にこれらの情報を最初に記憶されていなかった相手
側のブロック内に順次転送することにより、情報を互い
に交換する。

このＥＸモードは、後述する各モードの５ＥＬＥＣＴス
イツチ、ＥＸスイッチ、更に該当するチャンネル選択ス
イッチ、トーンセレクトスイッチをそれぞれ操作するこ
とにより実行される。

このようにして、トーンセレクトスイッチに対応する音
色情報の配列状態を演奏に際し最も好都合な状態に自由
に設定できる。

この発明では更に、音色セツティングボード１６により
設定される音色情報を、外部メモリ、たとえば磁気カー
ドに記憶させ、或いはこのようにして磁気カード上に記
憶された音色情報を読出してＲＡＭ１３に記憶させ演奏
に使用したり、また逆にＲＡＭ１３内の情報を磁気カー
ドに記録したりする目的のために、カード１１０ロジツ
ク２２、カードリーダ２３、カードリーダ制御ロジック
２４が設けられている。

この実施例では、前述したＰＲ−ＷＴモードにて設定さ
れた音色情報をデータバス２６２を介してカード１１０
ロジツク２２に送り磁気カードに記録する動作をＰＲ−
ＷＴモードと呼ぶ。

この実施例の場合、１回のＰＲ・ＷＴモードの操作によ
り１音色分の情報が磁気カードに記録される。

したがって８音色分の情報（これはこの実施例の場合１
チャンネル分の情報に対応する）を磁気カードに記録す
る場合には、１回の記録の終了ごとに音色セツティング
ボード１６上の楽音決定要素制御ボリューム、楽音決定
要素制御スイッチの設定位置を変更して所望の音色情報
が得られるようにし、次いで書込みスイッチ（ＷＲＩＴ
Ｅと略称する）を操作して磁気カードに書込む操作を８
回繰返す。

すなわち、ＰＲ−ＷＴモードとＰＲ−ＷＴモードを８回
連続して行う。

なお、上記の操作の繰返しにより８枚の磁気カードに８
音色分の情報を記録した場合、この情報を更に１枚の磁
気カードに記録しなおしたいときには、８枚の磁気カー
ドの情報を一旦ＲＡＭ１３に書込み、次いでＲＡＭ１３
からこの８音色分の情報を１枚の磁気カードに記録する
ことができる。

またこの発明では、上述したようにＲＡＭ１３内の情報
を磁気カードに記録したり、逆に磁気カードの情報をＲ
ＡＭ１３に書込む際に、あるチャンネルの８ブロック全
部について同時に行う場合と、あるチャンネルの１ブロ
ツクについてのみ行う場合とがあり、したがって更に３
つの動作モードがある。

すなわち、ＷＴ−ＡＬモードではＲＡＭ１３内の１つの
チャンネルの８音色分の情報が１枚の磁気カードに記録
される。

またＲＤ−８Ｌモードでは、磁気カードに記録されてい
るｌ音色分の情報がＲＡＭ１３内の任意のチャンネルの
任意のブロック内に書込まれる。

更にＲＤ−ＡＬモードでは、磁気カードに記録されてい
る８音色分の情報がＲＡＭ１３のあるチャンネルにすべ
て書込まれる。

このように、演奏前に所望の音色情報をあらかじめ多数
の磁気カードに多数記録しておくと、演奏に際しては、
所望の磁気カードを選択してこの磁気カードをカードリ
ーダ２３にかければ所望の音色情報がＲＡＭ１３内に速
やかに設定でき、直ちにその音色情報による演奏が開始
できる。

またアナログ量の音色情報をテイジタル量の音色情報に
変換して磁気カード等のメモリに記憶させるため、アナ
ログ量の音色情報を記憶することに比べて容易、安価に
かつ正確記録保存できる。

メモリコントロールロジック１２は、ＲＡＭ１３ 。

ＲＯＭ１４ 、ＲＡＭ１５への音色情報の書込み、また
は音色情報の読出しを制御する回路で、この書込み動作
または読出し動作の際にアドレスが指定される。

パネルコントロールロジック２５は、上述したＲ／Ｒモ
ード、演奏モード、ＰＲ−ＷＴモード、ＰＲ−ＷＴモー
ド、ＥＸモード、ＷＴ−ＡＬモード、ＲＤ−ＡＬモード
の合計８つの動作モードを実行する際に操作する各種の
命令釦やスイッチから出力される信号から各種の命令信
号を作成する回路である。

作成される命令信号は音色制御装置７の各回路に送られ
てこれら回路の動作が制御される。

更に上記音色制御装置７の各回路の動作の制御は、クロ
ックジェネレータ１８から常時出力される基準周波数の
クロックパルスと、このクロックパルスからタイミング
パルスジェネレータ１９にて作成される各種のタイミン
グ信号とによって制御される。

（５−３）音色制御装置７における各回路の詳細説明 次に、第３図以下の図面を参照して、上記実施例の音色
制御装置７の各回路につき更に詳細に説明する。

第３図は鍵盤１付近に設けられた操作パネル２６の平面
図である。

この操作パネル２６上には、上述したこの発明の８つの
動作モードを実行する際にそれぞれ操作する各種の命令
スイッチが設けである。

読出しスイッチ（ＲＥＡＤ）２７は上記ＲＤ−８Ｌモー
ドまたはＲＤ−ＡＬモード時に操作し、このとき磁気カ
ード内の音色情報がＲＡＭ１３内に書込まれる。

書込みスイッチ（ＷＲＩＴＦ）２８は上記ＰＲ−ＷＴモ
ードまたはＷＴ−ＡＬモード時に操作し、このときＲＡ
ＭＩ ３内の音色情報が磁気カードに書込まれる。

イクスチェンジスイッチ（ＥＸＣＨＡＮＧＥ）２９は上
記ＥＸモード時に操作するスイッチである。

リセットスイッチ（ＲＥＳＥＴ）３０は上記Ｒ／Ｒモー
ドの開始時に操作するスイッチで、このとき出力される
リセット信号ＲＥＴにより第２図中の各回路内に含まれ
るフリップフロップやカウンタ等がリセットされて初期
状態が設定される。

オール・セレクトスイッチ（ＡＬＬ−８ＥＬＥＣＴ）３
１は図にみられるようにスライドスイッチであってこの
スイッチ３１を右側に設定すればセレクト命令（ＳＬ）
が発生し、他方左側に設定すればオール命令（ＡＬ）が
発生する。

したがってオール・セレクトスイッチ３１は上記ＰＲ−
ＷＴモード、ＲＤ−８Ｌモード、ＷＴ−ＡＬモード、Ｒ
Ｄ−ＡＬモード、ＥＸモード時に操作する。

プロデユーススイッチ（ＰＲＯＤＵｃＥ）３２は上記Ｐ
Ｒ−ＷＴモード時に操作するスイッチである。

チャンネル選択スイッチ３３は上述したように、各種類
の鍵盤１に対して２個ずつ、合計８個設けられている。

これらのチャンネル選択スイッチＳＵ、ＳＵ２゜・・・
、ＳＳ２はＥＸモードの動作時には同時に２個オン状態
にして使用される。

なお、上記オールセレクトスイッチ３１以外のスイッチ
はブツシュオン、ブツシュオフ式のスイツチで実現でき
る。

この方式のスイッチで、押圧操作の１度目にオン状態、
２度目にオフ状態に設定され、その後はこれらの状態が
くり返えされるスイッチである。

特に読出しスイッチ２７、書き込みスイッチ２８、イク
スチェンジスイッチ２９、リセットスイッチ３０は自己
復帰型であってもよい０ （５−４）パネルコントロールロジック２５の詳細説明 次に第４図および第５図によりパネルコントロールロジ
ック２５の回路構成を説明する。

先ず、第４図にて各種の命令信号の作成回路を説明する
。

オール、セレクトスイッチ３１のオール側の出力端は、
一端を接地された抵抗Ｒ１の他端およびインバータ３４
の入力端に接続されている。

これによりオール・セレクトスイッチ３１をオール側に
設定すると抵抗Ｒ１の両端に２値論理の“１”レベルの
出力電圧が発生し、この信号をＡＬと呼ぶ。

またオール・セレクトスイッチ３１をセレクト側に設定
すると抵抗Ｒ１の出力がなくなり、したがってインバー
タ３４の出力端に“１”レベルの信号が発生する。

この信号をＳＬと呼ぶ。プロデユーススイッチ３２の出
力端は一端を接地された抵抗＆の他端に接続される。

したがってプロデユーススイッチ３２をオンさせると抵
抗Ｒ２の両端に電圧が発生し、この信号をＰＲと呼ぶ。

次に信号ＲＢＴとＲ／Ｈの作成回路を説明すると、電源
スィッチ３５の出力端はコンデンサＣ１を介してＤ型フ
リップフロップ３６の入力端に接続される。

なお、以下の説明ではフリップフロップはＦＦと略称す
る。

またリセットスイッチ３０の出力端はダイオードＤ１の
カソード、抵抗Ｒ３の一端およびＤ型ＦＦ３６の入力端
に接続される。

上記ダイオードＤ１のアノードおよび抵抗Ｒ３の他端は
ともに接地されている。

なお、電源電圧は直流正電圧＋■である。

Ｄ型ＦＦ３６は後述するクロックジェネレータ１８にて
作成されるクロックパルスＣＫｏにより１駆動される。

ＦＦ３６のセット出力端Ｑはパルス作成回路３７に含ま
れるＤ型ＦＦ３８の入力端およびＮＯＲゲート３９の第
１入力端に接続されている。

Ｄ型ＦＦ３８のリセット出力端ＱはＮＯＲゲート３９の
第２入力端に接続され、更にＮＯＲゲート３９の出力端
はＲ８型ＦＦ４０のセット入力端Ｓに接続されている。

上記り型ＦＦ３８はクロックパルスＣＫｏにより１駆動
され、またＲ８型ＦＦ４０はクロックジェネレータ１８
の発振器の出力パルスＣＫ１により駆動される。

（このクロックパルスＣＫ、は装置内の各回路にて使用
される。

以下の説明でこのクロックパルスＣＫ１についてはいち
いち言及しない。

）また、タイミング信号ＣＨ７がＤ型ＦＦ４１に入力さ
れ、このＦＦ４１のセット出力端はＡＮＤゲート４２の
第１入力端に接続される。

ＡＮＤゲート４２の第２入力端には信号ＦＣが入力され
ている。

そしてＡＮＤゲート４２の出力端はＤ型ＦＦ４３の入力
端に接続され、またこのＦ ’ｆ” ４３のセット出力
端は上記Ｒ８型ＦＦ４０のリセット入力端に接続されて
いる。

タイミング信号ＣＨ７はチャンネルコード信号ＣＣ１〜
ＣＣ３から作成される信号で、この信号ＣＣ−ＣＣ５か
らすべて“１”が出力されたとき発生する。

そしてこの信号ＣＣ１〜ＣＣ３はチャンネル７に対して
タイミングを与える。

また信号ＦＣ（フィニツシユコード）はアドレスジェネ
レータ１１のプログラムカウンタが周期的にリセット媚
直前に出力Ｍ信号である。

更に、両ＦＦ４１，４３はともにクロックパルスＣＫｏ
により駆動される。

ここで、第６図のタイムチャートを参照して信号ＲＥＴ
、Ｒ／Ｒの作成回路の動作を説明する。

電源スィッチ３５を投入し、次いでリセットスイッチ３
０を１回押すと、Ｄ型ＦＦ３６のセット出力端Ｑから信
号ＲＥＴがＣ１Ｒ８時定数回路によりリセットスイッチ
３０の出力よりやや遅れて出力される。

またＮＯＲゲート３９の両入力端の信号がともに゛０゛
レベルのときＲ８型ＦＦ４０がセット状態にされ、信号
Ｒ／Ｒが出力される。

他方、タイミング信号ＣＨ７と信号ＦＣの出力状態は第
６図に示す状態にある。

したがって両信号ＣＨ７とＦＣがともに“ｌ“のときＡ
ＮＤゲート４２から信号“１゛が出力され、この信号は
ＦＦ４３により遅延されてＦＦ４０のリセット入力端Ｒ
に入力される。

このとき信号Ｒ／Ｒは反転して“０”レベルとなる。

次に信号ＷＴ 、ＲＤ、ＥＸ等の作成回路につき説明す
る。

書込みスイッチ２８の出力端は一端を接地された抵抗Ｒ
４の他端、Ｒ８型ＦＦ４０のセット入力端および３入力
のＯＲゲート４８の第１入力端に接続される。

ＦＦ４７のセット出力信号が信号ＷＴである。

読出しスイッチ２７の出力端は一端を接地された抵抗Ｒ
５の他端、３入力のＯＲゲート４６の第１入力端および
Ｒ８型ＦＦ４９のセット入力端Ｓに接続される。

またＦＦ４９のセット出力端ＱはＡＮＤゲート５９の第
１入力端に接続される。

このＡＮＤゲート５９の第２入力端には上記ＦＦ４０の
セット出力端Ｑがインバータ５８を介して接続される。

ＡＮＤゲート５９の出力が信号ＲＤと称される。

イクスチェンジスイッチ２９の出力端は、一端を接地さ
れた抵抗Ｒ６の他端、ＯＲゲート４６．４８の第２入力
端、抵抗Ｒ７を介して一端を接地されたコンデンサＣ２
の他端およびパルス作成回路５０に含まれるＤ型ＦＦ５
１の入力端にそれぞれ接続される。

またＦＦ５１のセット出力端Ｑは他のＤ型ＦＦ５２の入
力端およびＡＮＤゲート５３の第１入力端に接続される
。

またＡＮＤゲート５３の第２入力端にはＦＦ５２のリセ
ット出力端算が接続されるとともにその出力端はＲ８型
ＦＦ５５のセット入力端に接続される。

上記両ＦＦ５１，５２もクロックパルスＣＫｏにより駆
動される。

またＦＦ５５のセット出力端Ｑはインパーク５６を介し
て５ビツトのシフトレジスタのリセット入力端Ｒに接続
される。

このＦＦ５５のセット出力信号は信号ＥＸと称される。

シフトレジスタ５７は後述するタイミングパルスジェネ
レータ１９にて作成されるパルス信号ＰＳＨ２ｏにより
駆動されるが、シフトレジスタ５７の初期状態は第１ビ
ツト目から第５ビツト目までのすべてが０゛の状態であ
る。

ここで前述したパルス作成回路５０からパルスが出力さ
れるとこのパルスにてＦＦ５５はＥＸ信号“１”を出力
し、インバータ５６を介してシフトレジスタ５７をリセ
ット解除する。

そしてパルス信号ＰＳＨ２０が入力されるたびにシフト
レジスタ５７の内容“１”は第１ビツト目、第２ビツト
目、第３ビツト目、・・・・・・と次のビット位置にシ
フトされ、第５ビツト目の内容が“１”となるとＯＲゲ
ート５４を介してＦＦ５５がリセットされ、これによっ
てインバータ５６の出力が“１”になるのでこのシフト
レジスタ５７がリセットされ初期状態に戻る。

ここで、シフトレジスタ５７の第１．２，３，４，５ビ
ツト目の出力信号をそれぞれＥＸＩ 、ＥＸ２．ＥＸ３
、ＥＸ４．ＥＸ５と呼ぶ。

第７図に上記各信号ＥＸ、ＥＸ１〜ＥＸ５ 。ＰＳＨ２
ｏの出力状態を示す。

信号ＰＳＨ２ｏの出力間隔、すなわち第７図にみられる
各信号ＥＸ１〜ＥＸ４のパルス幅はこの実施例の場合、
−音色分の情報の長さく２０ビット分）に等しい。

信号ＥＸ５は上記したようにリセット信号ＲＥＴととも
にＦＦ５５をリセットさせる信号として使用される。

ＦＦ４７．ＦＦ４９には更に別のリセット信号によりセ
ットされる。

すなわち、リセットスイッチ３０の出力端はＯＲゲート
４５の入力端に接続される。

また信号ＦＣもＯＲゲート４５の第２入力端に接続され
る。

更に信号ＳＬと信号０Ａ＝ＢがＡＮＤゲート４４に入力
され、このアンドゲート４４の出力ＳＬ、０Ａ−ＢがＯ
Ｒゲート４５に人力される。

このＯＲゲート４５の出力はＯＲゲート４６またはＯＲ
ゲート４８の第３入力端に入力され、このＯＲゲート４
８を介してＦＦ４７またはＦＦ４９の各リセット入力端
Ｒに入力され、各ＦＦ４７，４９をリセットさせる。

次に、上記各スイッチ２７〜２９を操作したときの動作
を説明する。

先ず書込みスイッチ２８を１回押すと抵抗Ｒ４の他端側
に現れる電圧によりＦＦ４７がセット状態にされ、ＦＦ
４７のセット出力信号、すなわち信号ＷＴが“１”とな
る。

書込みスイッチ２８が押されなくなっても信号ＷＴは“
′ｌ゛を保持される。

ＦＦ４７のリセット入力端Ｒにリセットスイッチ３０の
出力、信号ＦＣ。

信号ＳＬ、０Ａ＝Ｂ読出しスイッチ２７の出力、イクス
チェンジスイッチ２９の出力のうちいずれかが入力され
るとＦＦ４７はリセット状態となり、信号ＷＴが反転し
て“０゛となる。

次に読出しスイッチ２７の場合は、このスイッチ２７を
１回押すと同様にＦＦ４９がセット状態にされ、そのセ
ット出力信号が“１”となる。

この実施例では上記信号Ｒ／Ｒの出力中には信号ＲＤの
発生が禁止されているので、信号Ｒ／Ｒの出力中に読出
しスイッチ２７を押してもＡＮＤゲート５９が閉じたま
まで信号ＲＤは出力されない。

信号Ｒ／Ｒが出力していなければＡＮＤゲート５９が開
き、ＦＦ４９のセット出力信号により信号ＲＤが“１”
となり、この状態をＦＦ４９がリセットされるまで保持
される。

ＦＦ４９はそのリセット入力端Ｒにリセットスイッチ３
０の出力、信号ＦＣ１信号ＳＬ・０Ａ＝Ｂ、書込みスイ
ッチ２８の出力、イクスチェンジスイッチ２９の出力の
うちいずれかが入力されるとリセット状態となリ、信号
ＲＤが“０”となる。

また、イクスチェンジスイッチ２９を１回押すと、第７
図に示すように、コンデンサＣ２が徐々に充電され、そ
の充電電圧が所定値に達すると“１”信号としてＤ型Ｆ
Ｆ５１に入力される。

そして次のクロックパルスＣＫｏがＦＦ５１に入力され
ると同時にＡＮＤゲート５３から１発パルスが出力され
、このパルスがＲ８型ＦＦ５５のセット入力端Ｓに送ら
れる。

このためＦＦ５５のセット出力端Ｑから信号ＥＸが出力
される。

同時にこの信号ＥＸがインバータ５６を介してシフトレ
ジスタ５７のリセット入力端Ｒに“０”信号として送ら
れ、リセット状態を解除してシフトレジスタ５７の動作
を開始させる。

前述したようにシフトレジスタ５７はパルス信号ＰＳＨ
２ｏにより駆動されて各タイミング信号ＥＸ、〜ＥＸ５
を順次出力する。

これらタイミング信号ＥＸ１〜ＥＸ４はイクスチェンジ
モードの際に使用され、交換される２ブロツクの情報の
メモリ（ＲＡＭ１３．ＲＡＭ１５）への書込み、読出し
を制御する。

信号ＥＸ５または信号ＲＥＴが出力されるとＦＦ５５が
リセットされ、そのリセット出力が“０”となってこの
“０”信号がインパーク５６により反転されてシフトレ
ジスタ５７のリセット入力端Ｒに加えられ、この結果シ
フトレジスタ５７がリセットされ、初期状態、すなわち
すべての内容が”０”となる。

なお、上記信号０Ａ−Ｂはアドレスジェネレータ１１に
て作成される信号で、後述するように、コンパレータ１
６１の２入力の内容が一致すると出力される。

次に第５図を参照してチャンネルコードＣＣ１〜ＣＣ３
チヤンネルタイミング信号５ＣＨ０〜５ＣＨ７ＣＨ７の
作成回路を説明する。

４つのゲート回路６０．６１，６２，６３（以下、ゲー
ト回路Ｇ１゜Ｇ２．Ｇ３．Ｇ４とも呼ぶ）はともに同一
構成を有し、それぞれ接合型、ＮチャンネルのＦＥＴ（
電界効果トランジスタ）３個からなり、３個のＦＥＴの
ゲート端子は共通接続されている。

そしてこれらゲート端子に信号が加えられるとゲート回
路０１〜Ｇ４が開かれる。

カード１１０ロジツク２２（第２図参照）から出力され
るチャンネルコードＲＣ１〜ＲＣ３（磁気カードから読
取られる信号）はゲート回路０１内の対応するＦＥＴの
ドレイン端子に入力され、ゲート回路Ｇ、のゲートＧに
入力信号があるときには対応するソース端子から装置内
のチャンネルコードＣＣ１〜ＣＣ３として出力される。

またゲート回路Ｇ１の各ＦＥＴのソース端子は３入力の
ＡＮＤゲート７６の入力端に接続されており、したがっ
て３ビツトのチャンネルコードＲＣ，〜ＲＣ３がともに
“ｌ”（チャンネル７）のときＡＮＤゲート７６から信
号が出力され、この信号はチャンネル信号ＣＨ７となる
。

ゲート回路Ｇ１のゲートＧにはＡＮＤゲート７７の出力
が加えられるが、このＡＮＤゲートの入力信号は信号Ｒ
Ｄ−ＡＬ（すなわち上記信号ＲＤと信号ＡＬの論理積）
および後述するＮＯＲゲート７０の出力である。

Ｎ０ＲＯＲゲート６８前述した８個のチャンネル選択ス
イッチＳＵ１．ＳＵ２゜ＳＬｌ、Ｓｂ２．ＳＳ１．Ｓ８
２の出力信号が入力されており、このためいずれのチャ
ンネル選択スイッチも押されていないときＮＯＲゲート
７０から“１″ルベルの信号が出力される。

すなわち、ゲート回路Ｇ１は、オールセレクトスイッチ
３１がオール側に設定され、且つ読出しスイッチ２７が
押され、且ついずれのチャンネル選択スイッチも押され
ていないとき、すなわちＲＤ−ＡＬモード時にＡＮＤゲ
ート７７の出力信号がゲートに加えられて開かれ、チャ
ンネルコードＣＣ１〜ＣＣ３がゲート回路Ｇ１から出力
される。

またチャンネルコードＲＣ−ＲＣ３がチャンネル７のと
きには上述したようにチャンネル信号ＣＨ７が出力され
る。

ゲート回路Ｇ３はゲート回路Ｇ１．Ｇ３．Ｇ４が非動作
時に、すなわちＲ／ＲモードおよびこのＲ／Ｒモードの
のちの演奏状態のときに開かれてチャンネルコードＣＣ
１〜ＣＣ３、チャンネル信号ＣＨ７を出力する。

すなわち、信号ＦＣと信号Ｒ／Ｒがパルス作成回路６４
のＡＮＤゲート６５に入力され、このＡＮＤゲート６５
の出力はＯＲゲート６８を介して８進カウンタ６９に導
かれ、このカウンタ６９のクロックパルス信号となる。

また上記信号Ｒ／Ｒがインバータ６６によって反転され
た信号と信号ＰＳＨ２ｏがＡＮＤゲート６７に入力され
、このＡＮＤゲート６７の出力は上記ＯＲゲート６８を
介してカウンタ６９に導かれ、このカウンタ６９のクロ
ックパルス信号となる。

またカウンタ６９はリセット信号ＲＥＴによりリセット
される。

カウンタ６９の各桁出力端子はゲート回路６１の対応す
るＦＥＴのドレイン端子に接続され、またソース端子は
上記ＡＮＤゲート７６に接続される。

このゲート回路Ｇ２のゲートはＮＯＲゲート７８の出力
端に接続されるが、このＮＯＲゲート７８の入力端には
、上記ＡＮＤゲート７７の出力、ＯＲゲート８１を介す
る信号ＥＸ２゜ＥＸ３およびＯＲゲート８０を介する信
号ＲＤ −Ｓ Ｌ。

信号ＷＴ、信号ＥＸ１．ＥＸ４およびＡＮＤＮＯゲート
の出力が加えられる。

上記ＡＮＤゲート８３には信号ＲＤ−ＡＬとインバータ
８２を介したＮＯＲゲート７０の出力が加えられる。

したかって第８Ａ図に示されるタイムチャートに従って
動作が行なわれる。

すなわちＲ／Ｒモードのとき、リセットスイッチ３０が
押されるとカウンタ６９かりセットされて初期状態を設
定され、その内容はＯとなる。

またリセットスイッチ３０が離されて信号ＲＥＴが“０
”になると同時に信号Ｒ／Ｒが”１”となり、この結果
信号ＦＣが出力されるたびに信号ＦＣに同期した信号が
ＡＮＤＮＯゲートから出力され、この信号がＯＲゲート
６８を介してカウンタ６９にクロックパルスとして加え
られる。

このためカウンタ６９が動作を開始し、その各桁出力が
ゲート回路Ｇ２に送られる。

他方ゲート回路Ｇ２のゲートＧにはこのとき、ＮＯＲゲ
ート７８の出力“１”（なぜならこのＲ／Ｒモード時に
はＮＯＲゲ゛−ドアＢの３人力はすべて０”である。

）が加えられて、ゲート回路Ｇ２は開かれる。

したかってカウンタ６９の出力はチャンネルコードＣＣ
１〜ＣＣ３として出力される。

次いでＶＲモードが終了すると、ＡＮＤＮＯゲートが開
き、これ以後はカウンタ６９はパルス信号ＰＳＨ２ｏに
より駆動される。

〔第６図、第８Ｂ図参照〕勿論このときにもゲート回路
Ｇ２は開かれており、Ｒ／／Ｒモード時同様にカウンタ
６９の出力がチャンネルコードＣＣ−ＣＣ５として出力
され、演奏が実行可能となる。

またカウンタ６９の内容が７（Ｉｌｌ）になるとチャン
ネジ信号ＣＨ７がＡＮＤＮＯゲートから出力される。

ゲート回路Ｇ３は磁気カードからの楽音情報の読出し動
作時（すなわち、ＲＤ−８ＬモードおよびＲＤ−ＡＬモ
ード時）または書込動作時（すなわち、ＷＴ・ＳＬモー
ドおよびＷＴ−ＡＬモード時）に操作されたチャンネル
選択スイッチＳＵ１〜ＳＳ２に対応するチャンネルコー
ドＣＣ１〜ＣＣ３、チャンネル信号ＣＨ７を出力する。

またゲート回路Ｇ３はＥＸモード時にはゲート回路Ｇ４
とともに順次操作されたチャンネル選択スイッチに対応
するコード信号ＣＣ１〜ＣＣ２、チャンネル信号ＣＨ７
を出力する。

この実施例では前述したようにチャンネル選択スイッチ
ＳＵ１．ＳＵ２．・・・、ＳＳ２はＥＸモード時に２個
操作される。

また押されたチャンネル選択スイッチの優先順位を定め
る優先エンコーダ７１．７２か各々設けられている。

このためチャンネル選択スイッチが２個同時に押される
と、優先順位の早いスイッチに対応するチャンネルコー
ドＣＣ１−ＣＣ５はゲート回路Ｇ３から出力され、また
優先順位の遅いスイッチに対応するチャンネルコードＣ
Ｃ１〜ＣＣ３はゲート回路Ｇ４から出力される。

これらの構成を説明すると、各チャンネル選択スイッチ
ＳＵ１．ＳＵ２・・・、ＳＳ２の出力信号は優先エンコ
ーダ７１の対応する入力端０，１．・・・。

７に人力されている。

同時に各チャンネル選択スイッチＳＵ１．ＳＵ２．・・
・、ＳＳ２の出力信号は他の優先エンコーダ７２の順序
を逆にした入力端７゜６、・・・、０に入力されている
。

優先エンコーダ７１はチャンネル番号の若い方のスイッ
チが、また優先エンコーダ７２はチャンネル番号の若く
ない方のスイッチがそれぞれ電気的に優先される。

優先エンコーダ７１の出力端Ｑ。

ｔＱｔ＋Ｑ２からの各出力信号はゲート回路Ｇ３に入力
される。

また他の優先エンコーダ７２の出力端Ｑ。

＋ Ｑｌ ｌ Ｇ２からの各出力信号はそれぞれインパ
ーク７３、７４ 。

７５を介してゲート回路Ｇ４に入力さ些ている。

ゲート回路Ｇ３またはＧ４のゲートには前述したＯＲゲ
ート８０またはＯＲゲート８１の各出力信号が入力され
る。

更に、優先エンコーダ７１の出力端Ｑｏ、Ｑｌ、Ｇ２か
らの出力信号はデコーダ７９に入力されてこのデ゛コー
ダ７９にてデコードされ、対応するチャンネルタイミン
グ信号５ＣＨｏ−８ＣＨ７が作成される。

なお、デコーダ７９の禁止入力端には上記ＮＯＲゲート
７０の出力か加えられる。

したがってこのデコーダ７９は何れのチャンネル選択ス
イッチも操作されていない時には動作を禁止される。

上記構成により、１個のチャンネル選択スイッチ、たと
えばスイッチ５Ｕ２（チャンネル１）が押されたとき、
このスイッチＳＵ２の出力信号は優先エンコーダ７１お
よび７２の各入力端１および６に送られる。

このため優先エンコーダ７１からは出力信号「００１」
（２進数： ＱＯ＝ １１ Ｑ１＝Ｏ。

Ｑ−０）が得られゲート回路Ｇ３に入力される。

また優先エンコーダ７２からは出力信号「１１０」が得
られるが、この信号は対応するインバータ７３．７４．
７５により反転されて信号「Ｏｌｌ」となり、ゲート回
路Ｇ４に入力される。

このように１個のチャンネル選択スイッチが操作された
ときには各ゲート回路Ｇ３．Ｇ４には同一の信号が入力
される。

然し、ゲート回路Ｇ４はＥＸモード時にしか開かれない
ので（何故ならば、ゲートＧには信号ＥＸ２．ＥＸ３が
加えられるため）、ＥＸモード時以外のときはゲート回
路Ｇ３によってチャンネルコードＣＣ１〜ＣＣ３が出力
される。

前述の場合であるとＮＯＲゲート７０の出力は“０”で
あり、この“０”信号によってデコーダ７９の禁止を解
除されるのでデコーダ７９が動作してチャンネルタイミ
ング信号５ＣＨ１が出力される。

ＥＸモード時にチャンネル選択スイッチが２個、たとえ
ばスイッチ５Ｕ２（チャンネル１）とスイッチ５Ｐ１（
チャンネル４）が押された場合には、優先エンコーダ７
１にはスイッチＳＵ２の出力信号が入力され、優先エン
コーダ７２にはスイッチＰ１の出力信号が入力される。

したがって優先エンコーダ７１の出力は「００１」とな
り、この信号「００１」はゲート回路Ｇ３に入力される
。

他方スイッチＰ１の出力は優先エンコーダ７２の入力端
３に加えられるため、その出力は「０１１」となる。

したがってこの出力「０１１」が対応するインバータ７
３，７４，７５により反転されて「１１０」となり、ゲ
ート回路Ｇ４に入力される。

すなわち、ゲート回路Ｇ３にはスイッチ５Ｕ２（チャン
ネル１）が選択さへまたゲート回路Ｇ４にはスイッチ５
Ｐ１（チャンネル４）が選択されるから、信号ＥＸ１゜
ＥＸ４の出力時にはゲート回路Ｇ３が開かれて、チャン
ネル１に対応するチャンネルコードＣＣ１〜ＣＣ３が出
力される。

また信号ＥＸ２．ＥＸ２の出力時にはゲート回路Ｇ４が
開かれてチャンネル４に対応するチャンネルコードＣＣ
１〜ＣＣ３が出力される。

すなわちＥＸモードが実行される。なお、■モード以外
で２個同時にチャンネル選択スイッチが押されたとき、
優先順位の若くないものはゲート回路Ｇ４にその出力信
号が与えられるが、ゲート回路Ｇ４はＥＸモード時以外
は閉じているので実質的に無視され、操作されなかった
ことと同じである。

（５−５）クロックパルスジェネレータ１８、タイミン
グパルスジェネレータ１９の詳細説明次に第９図を参照
してクロックジェネレータ１８、タイミングパルスジェ
ネレータ１９の構成を説明する。

発振器８５から出力される基準パルス（周波数１００
ＫＨｚ ） ＣＫ１はこの実施例の植種の回路（フリッ
プフロップ等）のクロックパルスとして使用されるほか
に、分周器８６、ＮＡＮＤゲート８７に入力される。

分周器８６からは周波数３９０ Ｈｚのパルス信号が出
力されてＮＡＮＤゲート８８に入力される。

信号ＷＴ、ＲＤを入力信号とするＮＯＲゲート９２の出
力が上記ＮＡＮＤゲート８７の規制用信号として送られ
ている。

またＮＡＮＤゲート８８には信号ＷＴが規制用信号とし
て入力される。

更に磁気カードから読取られたクロックパルスＣＫ、２
を入力信号とするＡＮＤゲート９０は信号ＲＤを規制用
信号として入力される。

そして上記両ＮＡＮＤゲート８７，８８の出力はＮＡＮ
Ｄゲート８９、ＯＲゲート９１を介して、またＡＮＤゲ
ート９０の出力は上記ＯＲゲート９１を介してともにシ
ステムクロックＣＫ０として出力される。

上記分周器８６はカウンタ回路から成り、リセット信号
ＲＢＴがリセット端子Ｒに入力されるとリセットされ、
動作を停止する。

上記構成により信号ＲＤの出力中（ＲＤ−８Ｌモード、
ＲＤ−ＡＬモード）にはＡＮＤゲート９０が規制解除さ
れて磁気カードから読取られたクロックパルスＣＫ１２
がシステムクロックＣＫｏとして出力される。

信号ＷＴの出力中（ＷＴ−８Ｌモード、ＷＴ−ＡＬモー
ド）にはＮＡＮＤゲート８８が規制解除されて、分周器
８６から出力される周波数３９０Ｈｚのパルス信号がシ
ステムクロックＣＫｏとして出力される。

また両信号ＷＴ、ＲＤが出力されていなとき（Ｒ／Ｒモ
ード、演奏モード、ＰＲ−ＷＴモード、ＥＸモード）に
はＮＯＲゲート９２の出力が“１”となり、発振器８５
の出力パルス（周波数１００ＫＨｚ）がシステムクロッ
クＣＫｏとして出力される。

上述のようにシステムクロックＣＫｏはモードに応じて
切換えられる。

次にサンプリングタイミング信号５Ｈｏ（ＰＳＨρ〜Ｓ
Ｈ２ｏ （Ｐ Ｓ Ｈ２Ｏ）の作成回路につき説明す
る。

０Ｒゲート９１から出力されるシステムクロックＣＫｏ
はＤ型ＦＦ９８および２０ビツトのシフトレジスタ９９
の駆動パルスとして使用されるほかに禁止信号作成回路
９４に入力される。

禁止信号作成回路９４は、ＯＲゲート９１の出力端に接
続される抵抗Ｒ３、この抵抗Ｒ３の他端にインバータ９
５を介して第１入力端が接続されるＮＡＮＤゲート９６
、抵抗Ｒ６の他端に一端が接続され且つその他端が接地
されるコンデンサＣ３から成っている。

ＮＡＮＤゲート９６の第２入力端はＯＲゲート９１の出
力端に直接接続される。

ＮＡＮＤゲート９６の出力（禁止信号、ＩＮＨ）はＡＮ
ＤＮ−ゲート群０内のＡＮＤゲート１００ｏ〜１００２
０に制御信号として入力される。

またこれらＡＮＤゲート１００ｏ〜１００１９にはそれ
ぞれ２０ビツトのシフトレジスタ９９の第１ビツト、第
２ビツト、…、第２０ビツトの内容が入力される。

ＡＮＤゲート１００２０には上記ＦＦ９８のリセット出
力信号が入力される。

このリセット出力信号はＰＳＨ２９と称される。

またシフトレジスタ９９の第２０ビツト目の内容とＯＲ
ゲート９３の出力はともにＮＯＲゲート９７を介してＦ
Ｆ９８に入力され、このＦＦ９８のリセット出力信号は
シフトレジスタ９９の第１ビツトに入力される。

上記ＯＲゲート９３はリセット信号ＲＥＴおよびＲ８を
入力信号とし、これらリセット信号ＲＥＴ 、Ｒ８はシ
フトレジスタ９９のリセット信号としても使用される。

上記ＡＮＤゲート１０００〜１００２０の各出力信号は
それぞれサンプリングタイミング信号ＳＨ０〜５Ｈ２０
と称される。

またシフトレジスタ９９の第１ビツト、第２ビツト、…
、第２０ビツトの各出力とＤ型ＦＦ９８の出力はそれぞ
れサンプリングタイミング信号ＰＳＨｏ−ＰＳＨ２０と
称される。

なお、上記リセット信号Ｒ８はカード制御ロジック２４
にて作成される信号である（第２図参照）次に上記回路
の動作を第１０図および第１１図のタイムチャートを参
照して説明する。

ＯＲゲート９１からは上述したように何れかの動作モー
ドに応じたシステムクロックＣＫｏが出力されている。

このときリセット信号ＲＥＴまたはＲ８が出力されると
シフトレジスタ９９の内容がすべてクリアされる。

そしてリセット信号ＲＥＴまたはＲ８が消失すると、Ｎ
ＯＲゲート９７の２入力がともに“０”となるためこの
ＮＯＲゲート９７から出力される“１”信号がＦＦ９
Ｂに加えられる。

ＦＦ９Ｂに信号が入力され、次いで次のシステムクロッ
クＣＫｏが出力されるまでＦＦ９８のリセット出力は“
１”状態にあり、信号ＰＳＨ２ｏが出力されている。

ところで第１０図にみられるように、禁止信号作成回路
９４では、システムクロックＣＫｏが入力されてコンデ
ンサＣ３の電位が所定値に達するまでの間、ＮＡＮＤゲ
ート９６の出力信号ＩＮＨが“０゛レベルになり、所定
値に達すると信号ＩＮＨは“１１ルベルに反転して次の
システムクロックＣＫｏが出力されるまで“１１ルベル
を保持される動作が繰返される。

したがってＦＦ９Ｂのリセット出力が１１１１１の間、
ＡＮＤゲート１００２ｏから信号ＩＮＨに同期した信号
５Ｈ２ｏが出力される。

そして次のシステムクロックＣＫｏが出力されると上記
ＦＦ９８のリセット出力“１”がシフトレジスタ９９の
第１ビツト目に入力され、同時に■ゲート１００ｏから
同様にして信号ＳＨｏが出力される。

このようにしてシステムクロックＣＫｏが出力され信号
ＩＮＨが作成されるたびに順次信号５Ｈ１ＳＨ２，…、
５Ｈ１９が出力される。

またシフトレジスタ９９の第２０ビツト目から出力され
る信号ＰＳＨ１９は信号５Ｈ１８の消失時から信号５Ｈ
１９の消失時まで出力される。

この信号ＰＳＨ１，が出力されるとＮＯＲゲート９７の
出力が“０”となり、ＦＦ９８の入力が“０”となる。

この時点から２発目に出力されるシステムクロックＣＫ
ｏによりＦＦ９８のリセット出力が“１”となる。

以下、上記の動作が繰返される。

（５−６）音色セツティングボード１６、Ａ／Ｄ変換装
置１７の詳細説明 次に、音色セツティングボード１６、Ａ／Ｄ変換装置１
７の詳細な構成を第１２図を参照して説明する。

可変抵抗器から成る２０個の楽音決定要素制御ボリュー
ムＴＶＲｏ−Ｔ Ｖ Ｒ１９の各出力端はそれぞれゲー
ト群１０１内の対応するＦＥＴ１０１゜〜１０１１．の
ドレイン端子に接続されている。

上記ＦＥＴ１０１ｏ〜１０１１９のソース端子は互いに
接続され、且つバッファアンプ１０７を介してＡ／Ｄコ
ンバータ１０９の入力端に接続される。

更にＦＥＴ１０１０〜１０１１９のゲート端子はデコー
ダ１０２の対応する各出力端０，１．…、１９と接続さ
れる。

このデコーダ１０２の入力端には２１進カウンタ１０３
の内容を表わす信号が入力される。

２１進カウンタ１０３は２１ビツトのパラレル／シリア
ルシフトレジスタ１１６の出力信号ＳＫ１をインバータ
１０５を介してロック入力端に入力されこの信号ＳＫ１
により駆動される。

また２１進カウンタ１０３はリセット信号ＲＥＴまたは
２１進カウンタ１０３の内容が２１のときリセットされ
るようにするため、リセット信号ＲＥＴがＯＲゲート１
０６を介してリセット入力端Ｒに送られるとともに、２
１進カウンタ１０３の第１゜３．５桁目の出力がＡＮＤ
ゲート１０４、ＯＲゲート１０６を介してリセット入力
端Ｒに送られる。

上記Ａ／Ｄコンバータ１０９はシステムクロックＣＫｏ
により、駆動され、またマスターリセット入力端ＭＲに
信号ＲＥＴ、ＳＫ、がＯＲゲート１０８を介して入力さ
れ、リセットされる。

また、Ａ／Ｄコンバータ１０９のエンド・オン・コンバ
ート端子ＢＯＣから１つのデータの変換終了ごとに、す
なわち、システムクロックＣＫｏが９発出力されるごと
に出力される信号ＥＯＣがＯＲゲート１１０を介してス
タート・コンバート端子ＳＣに入力される。

またリセット信号ＲＥＴがＤ型ＦＦ１１１の入力端Ｄ１
およびリセット入力端Ｒに入力され且つＦＦ１１１のセ
ット出力がＯＲゲート１１０を介してＡ／Ｄコンバータ
１０９の上記端子ＳＣに入力される。

ＦＦ１１１はシステムクロックＣＫｏにより駆動される
。

Ａ／Ｄコンバータ１０９から出力される並列８ビツトの
ディジタル信号（すなわち、楽音決定要素制御ボリュー
ムＴＶＲ６〜ＴＶＲ１９から順次取込まれた情報）は、
２段のラッチ回路１１２，１１３を介してセレクトゲー
ト１５の対応する入力端Ａ０．Ａ１．…、Ａ７に入力さ
れる。

ラッチ回路１１２は上記信号ＥＯＣにより駆動され、ま
たその出力をいまＡ／Ｄ１と呼ぶ。

ラッチ回路１１３は上記信号ＳＫ１により駆動され、ま
たその出力をＡ／Ｄ２と呼ぶ。

セレクトゲート１１５の各出力端Ｑ０〜Ｑ７にはそれぞ
れ容量２１ビツトのシフトレジスタが１本ずつ接続され
ている。

これら８本のシフトレジスタをシフトレジスタ群と呼ぶ
とすると、シフトレジスタ群１１８に入力されるセレク
トゲート１１５の出力信号はシステムクロックＣＫｏが
シフトレジスタ群１１８に入力されるたびに右にシフト
され、２２発目のシステムクロックＣＫｏが出力される
とシフトレジスタ群１１８から並列８ビツトのデータ（
Ａ／Ｄ４と呼ぶ）として出力される。

このデータはセレクトゲート１１５の他の入力端Ｂ０．
Ｂ１゜…、Ｂ７に入力されるほかに他のセレクトゲート
１１９の入力端Ａ０．Ａ１．…、Ａ７にも入力される。

ここで信号ＳＫ１．ＳＫ２の作成回路を説明すると、２
１ビツト（０段〜２０段）のパラレル／シリアルシフト
レジスタ１１６はリセット信号ＲＥＴによりリセットさ
れ、リセット後その２１ビツト目（２００段目のみに信
号“１”が入力されるように構成されている。

またこのシフトレジスタ１１６はシステムクロックＣＫ
ｏにより駆動され、したがって２１ビツト目に入力され
た“１”信号は次のシステムクロックＣＫｏが出力され
るとシフトレジスタ１１６から信号ＳＫ１として出力さ
れ、上述したようにＡ／Ｄコンバータ１０９、ラッチ回
路１１３に送られるとともに、シフトレジスタ１１６の
１ビツト目（０段目）にも入力される。

そして１ビツト目に入力された信号ＳＫ、（“１”）は
システムクロックＣＫｏが出力されるたびに１ビツトず
つ右にシフトされてゆく。

このため信号ＳＫ１はシステムクロックＣＫｏが２２発
出力されるたびに発生する信号である。

信号ＳＫ２を出力する２２ビツト（０段〜２１段）のパ
ラレル／シリアルシフトレジスタ１１７は上記シフトレ
ジスタ１１６と同様な構成を有する。

すなわち、シフトレジスタ１１７はリセット信号ＲＥＴ
によりリセットされるとその２２ビツト目（２１段目）
にのみ信号“１”が入力される。

そして次のシステムクロックＣＫｏが出力されるとシフ
トレジスタ１１７から信号ＳＫ２として出力され、この
信号ＳＫ２はシフトレジスタ１１７の１ビツト目（０段
目）に入力されるとともに、上記セレクトゲート１１５
の制御入力端ＫＡに、またインバータ１１４を介してセ
レクトゲート１１５の制御入力端ＫＢに入力される。

すなわち信号ＳＫ２はシステムクロックＣＫｏが２３発
出力されるたびに発生する。

またセレクトゲート１１５は制御入力端ＫＡに信号ＳＫ
２が入力されると入力端Ａ。

−Ａ７に入力されたデータが出力端Ｑ。

−Ｑ７から出力され、また信号ＳＫ２が消失して制御入
力端ＫＢに信号“１゛か入力されると入力端Ｂ。

−Ｂ１に入力されたデータが出力端Ｑ。

−Ｑ７から出力される。セレクトゲート１１９の入力端
Ｂ。

−Ｂ、には６個の切換えスイッチから成る上記楽音決定
要素制御スイッチＴＳＷ２ｏ−ＴＳＷ２５の出力信号が
入力され、入力端Ｂ６．Ｂ７は使用されず常時“０”レ
ベルに保持されている。

すなわち、楽音決定要素制御スイッチＴＳＷ２０−ＴＳ
Ｗ２５の各出力端は対応する抵抗Ｒ２０＝Ｒ２５を介し
て接地されるとともにセレクトゲート１１９の対応する
入力端Ｂ０〜Ｂ５に接続される。

これら楽音決定要素制御スイッチＴＳＷ２ｏ−ＴＳＷ２
５は、演奏中にたとえばビブラート管種々の効果を付加
するために特定の音源波形を選択的に呼出したり、ロー
パス、バンドパス、バイパスフィルタのうちの何れかの
フィルタに切換えたり、或いはパルス幅を変化させたり
するＰＷＭを行う場合などに使用されるスイッチである
。

セレクトゲート１１９の制御入力端ＫＡにはサンプリン
グタイミング信号ＰＳＨ１，がインバータ１２７を介し
て入力される。

したがって信号ＰＳＨ１９が“１”のときセレクトゲー
ト１１９の出力端Ｑ０〜Ｑ７からは入力端Ｂ０〜Ｂ７の
入力データ（すなわち楽音決定要素制御スイッチＴＳＷ
２０〜ＴＳＷ２５のオンオフ信号）が選択されて出力さ
れる。

他方信号ＰＳＨ１９が“０゛のときには入力端Ａ０〜Ａ
７の入力データ（すなわち楽音決定要素制御ボリューム
ＴＶＲｏ〜ＴＶＲ１，の出力信号）が出力される。

セレクトゲート１１９の出力データはティレイ１２３の
入力端Ｄ０〜Ｄ７（Ｄｏはアンドゲート１２２を介して
）に入力され、システムクロックＣＫｏ１発分遅延され
たのちティレイ１２３の各出力端Ｑ。

−Ｑ７から８ビツトの並列データとしてデータバス２７
へ出力される。

ここでディレィ１２３の動作を信号ＰＲが出力されてい
ないときには禁止する禁止回路の構成を説明する。

ＡＮＤＮ−ゲート群４内のＡＮＤゲート１２４０〜１２
４７の各第１入力端には、チャンネルコードＣＣ１〜Ｃ
Ｃ３をデコードして得られるチャンネルタイミング信号
ＣＨｏ−ＣＲ２がそれぞれ入力され、各第２入力端には
チャンネルタイミング信号５ＣＨｏ〜５ＣＨ７が入力さ
れる。

各ＡＮＤゲート１２４ｏ〜１２４７の出力はともにＯＲ
ゲート１２５を介してＮＡＮＤゲート１２６に信号ＰＲ
とともに入力され、このＮＡＮＤＡＮＤゲート６の出力
はディレィ１２３の制御入力端ＤＩＳに入力される。

したがって信号ＰＲが“０゛のときにはＮＡＮＤゲート
１２６の出力が“、 １１となり、ディレィ１２３の動
作が禁示され、ディレィ１２３からのデータの出力が禁
止される。

また信号ＰＲが７１、１１の場合、ＡＮＤＮ−ゲート群
４内の何れかのＡＮＤゲートから常に信号“１”が出力
されているから、ＮＡＮＤゲート１２６の出力は０°゛
となり、ディレィ１２３が動作し、各チャンネルに対応
するＲＡＭ１３（第２図）による音色情報の作成が行わ
れる。

ところで上記ボリュームＴＶＲｏ−Ｔ Ｖ Ｒ１，また
は上記スイッチＴ ５Ｗ２ｏ−Ｔ ＳＷ２．により設定
されたデータがチャンネル情報と一致した場合には、音
色制御装置が誤動作する恐れがある。

この発明ではこのような誤動作を防止するためのチャン
ネルコード検出回路が設けられている。

次にこの回路を説明する。

この実施例ではチャンネル信号ＣＨｏ−ＣＲ２は次表に
示す８ビツトのデータとして規定される。

第１表から分かるように、チャンネル信号を表わす各デ
ータの第１桁目（Ｄｏ）と第５桁目（Ｄ４）はともに“
１”であり、且つ第２桁目（Ｄｌ）と第６桁目（Ｄ５）
、第３桁目（Ｄ２）と第７桁目（Ｄ６入第４桁目（Ｄ３
）と第８桁目（Ｄ７）がともに等しい。

すなわち、Ｄｏ＝Ｄ４＝“１”、Ｄ１＝Ｄ５．Ｄ２＝Ｄ
６、Ｄ３＝Ｄ７の関係にある。

したがってセレクトゲート１１９の出力データＡ／Ｄ５
からこのような関係にあるデータを検出し、そのデータ
を楽音情報として使用できないようにすればよい。

この発明の実施例ではこのようなデータが検出されると
そのデータの第１桁目（Ｄｏ’）を強制的に°０″にす
る。

すなわち、コンパレータ１２０のＡ個入力端にはセレク
トゲート１１９の出力端Ｑｔ 、Ｑ２ 。

Ｑ３が接続され、また８個入力端には対応する出力端Ｑ
５．Ｑ６．Ｑ７が接続され、出力端Ｑ１とＱ５、Ｑ２と
Ｑ６、Ｑ３とＱ７からの各出力が比例される。

そして各出力の内容がすべて一致した場合には、コンパ
レータ１２０の出力端から“１″レベルの一致信号Ａ二
ＢがＮＡＮＤゲート１２１の第１入力端に出力される。

またこのＮＡＮＤゲート１２１の第２．第３入力端はセ
レクトゲート１１９の出力端Ｑ。

、Ｑ４と接続され、またその出力端はＡＮＤゲート１１
２の第１入力端に接続される。

ＡＮＤゲート１２２の第２入力端はセレクトゲート１１
９の出力端Ｑ。

と接続され、またその出力端はディレィ１２３の入力端
り。

に接続される。チャンネルコード検出回路がこのような
構成であれば、第１表に示すチャンネル信号と同一のデ
ータがセレクトゲート１１９から出力された場合、コン
パレータ１２０から一致信号Ａ＝Ｂが出力され、またセ
レクトゲート１１９の出力端Ｑ。

？Ｑ４から信号“ １ “が出力される。

この結果、ＮＡＮＤゲート１２１の３入力はともに１″
となり、したがってその出力は０”となってＡＮＤゲー
ト１２２が閉じる。

このためディレィ１２３の入力端り。

には゛０″信号が入力され、したがって第１桁目だけが
チャンネル信号と異なるデータがディレィ１２３に入力
され、次いでデータバス２６°へ出力される。

他方、チャンネル信号と異なるデータがセレクトゲート
１１９から出力された場合には、コンパレータ１２０か
ら熱論一致信号Ａ＝Ｂが出力されないからＮＡＮＤゲー
ト１２１の出力は“１”レベルの信号となり、ＡＮＤゲ
ート１２２を開かせる。

したがってセレクトゲート１９の出力データはそのまま
ディレィ１２３に加えられ、データバス２６２に出力さ
れる。

次に第１２図の回路の動作を第１３図および第１４図の
タイムチャートを参照して説明する。

前述したようにこの回路は信号ＰＲが出力されていると
き、すなわちＰＲ−１モード、ＰＲ−ＷＴモードのとき
に上記禁止回路によりディレィ１２３の動作の禁止が解
除されてデータバス２７へのデータの出力が実行される
。

上記例れかのモードに入る前に、楽音決定要素制御ボリ
ュームＴＶＲｏ〜ＴＶＲ１０、楽音決定要素制御スイッ
チＴＳＷ２ｏ〜ＴＳＷ２５は所望の状態に設定される。

先ずリセットスイッチ３０を操作すると２１進カウンタ
１０３、Ａ／Ｄコンバータ１０９、ＦＦ１１１、シフト
レジスタ１１６，１１７の内容がそれぞれ信号ＲＥＴに
よりクリアされる。

シフトレジス１１６，１１７がクリアされると同時にシ
フトレジスタ１１６の第２１ビツト目とシフトレジスタ
１１７の第２２ビツト目に信号ｔｊ Ｉ ｎが入力され
る。

リセット信号ＲＥＴが消失すると同時にシステムクロッ
クＣＫｏが出力されはじめる。

１発目のシステムクロックＣＫｏが両シフトレジスタ１
１６，１１７に加えられると信号ＳＫ１．ＳＫ２がそれ
ぞれ出力される。

第１３図に示す信号ＳＫ１．ＳＫ２の下の数字２０，２
１はそれぞれ、各シフトレジスタ１１６．１１７の第２
０段目、第２１段目からの出力であることを示す。

信号ＳＫ１の出力時にカウンタ１０３の内容がＯから１
に変化し、したがってデコーダ１０２の出力端１のみか
ら信号が出力され、ＦＥＴ１０１１が導通し、楽音決定
要素部ｊ御ボリュームＴＶＲ１の出力がバッファアンプ
１０７を介してＡ／Ｄコンバータ１０９に送られる。

また信号ＳＫ１．ＳＫ２は両シフトレジスタ１１６．１
１７の第１ビツト目に入力され、以後システムクロック
ＣＫｏが出力されるたびに右シフトされ、それぞれ第２
１ビツト目または第２２ビツト目に達すると次のシステ
ムクロックＣＫｏの出力時に信号ＳＫ１．ＳＫ２として
出力される。

更にＦＦ１１１に加えられたリセット信号ＲＥＴにより
そのセット出力が反転し、その出力がＡ／Ｄコンバータ
１０９の入力端ＳＣに加えられ、Ａ／Ｄコンバータ１０
９が楽音決定要素制御ボリュームＴＶＲ１の出力を取り
込んでディジタル信号に変換しはじめ、９発目のシステ
ムクロックＣＫｏが出力されるまでに変換を終了する。

タイムチャートにみられるように、２２発目のシステム
クロッりＣＫｏが出力され、同時に２発目の信号ＳＫ、
が出力されるまでに信号ＥＯＣがＡ／Ｄコンバータ１０
９から２発出力されるようにＡ／Ｄコンバータ１０９が
構成されている。

１発目の信号ＥＯＣがラッチ回路１１２に加えられると
このラッチ回路１１２から既にディジタル信号に変換さ
れた楽音決定要素制御ボリュームＴＶＲ１の出力データ
がデータＡ／Ｄ１として出力される。

２発目の信号ＥＯＣの出力後もラッチ回路１１２の出力
データＡ／Ｄ１はまだ楽音決定要素制御ボリュームＴＶ
Ｒ，の出力データのままである。

２発目の信号ＳＫ、が出力されるとカウンタ１０３の内
容が２となり、テコーダ１０２の出力端２のみから信号
が出力され、楽音決定要素制御ボリュームＴＶＲ２の出
力がＡ／Ｄコンバーク１０９に供給される。

また２発目の信号ＳＫ、によりラッチ回路１１３の出力
データＡ／Ｄ２は楽音決定要素制御ボリュームＴＶＲ１
の出力となる。

２３発目のシステムクロックＣＫｏが出力されると２発
目の信号ＳＫ２が出力され、この信号ＳＫ２の出力時に
セレクトゲート１１５から、データＡ／Ｄ２、すなわち
楽音決定要素制御ボリュームＴＶＲ，の出力がデータＡ
／Ｄ３として出力され、シフトレジスタ群１１８の各シ
フトレジスタの第１ビツト目に入力される。

シフトレジスタに入力されたこのデータはシステムクロ
ックＣＫｏが出力されるたびに右にシフトされ、データ
の入力後２２発目のシステムクロックの出力時にデータ
Ａ／Ｄ４としてシフトレジスタ群１１８から出力され、
この楽音決定要素制御ボリュームＴＶＲ１のデータＡ／
Ｄ４はセレクトゲート１１５の入力端Ｂ。

−Ｂ７およびセレクトゲート１１９の入力端Ａ。

−Ａ７に入力される。また３発目、４発目の信号ＥＯＣ
の出力時にラッチ回路１１２から楽音決定要素制御ボリ
ュームＴＶＲ２の出力がデータＡ／Ｄ１として出力され
ラッチ回路１１３に供給される。

このため３発目の信号ＳＫ１の出力時にラッチ回路１１
３から出力されるデータＡ／Ｄ１は楽音決定要素制御ボ
リュームＴＶＲ２の出力である。

ところで３発目の信号ＳＫ１の出力後システムクロック
ＣＫｏ１発分遅れて楽音決定要素制御ボリュームＴＶＲ
，の出力がシフトレジスタ群１１８からデータＡ／Ｄ４
として出力されセレクトゲート １５の入力端Ｂ。

〜Ｂ７に入力されるので、３発目の信号ＳＫ１に次いで
３発目の信号ＳＫ２が出力される前に、インバータ１１
４の出力は“１″であるからセレクトゲ−４１１５の入
力端Ｂ。

−Ｂ７の入力データ（楽音決定要素制御ボリュームＴＶ
Ｒ，の出力）が選択されてデータＡ／Ｄ３として出力さ
れる。

次いで３発目の信号ＳＫ２が出力されるとインバータ１
１４の出力“０”となり、セレクトゲート１１５の入力
端Ａ。

−Ａ７の入力データ（楽音決定要素制御御ボリュームＴ
ＶＲ２の出力）がデータＡ／Ｄ ３としてセレクトゲー
ト１１５から出力される。

このような動作が繰返されるのでセレクトゲート１１５
の出力データＡ／Ｄ３は第１３図にみられるように、各
楽音決定要素制御ボリュームＴＶＲ１゜Ｔ Ｖ Ｒ２、
・・・、ＴＶＲ１９の出力がこの順序でシステムロック
ＣＫｏの１発分ずつ遅れて連続的に出力させる。

次にセレクトゲート１１９の動作を説明すると、最初の
楽音決定要素制御ボリュームＴＶＲ，のデータＡ／Ｄ３
が入力されるまでは、セレクトゲート１１９の入力端Ａ
。

−Ａ７には入力データはなく、入力端Ｂ。

−Ｂ７にのみ楽音決定要素スイッチＴＳＷ２ｏ−ＴＳＷ
２５のオンオフ情報が入力されている。

したがってリセット信号ＲＥＴが最初に出力されてから
最初のタイミング信号ＰＳＨ１ｏの出力された時には、
楽音決定要素制御スイッチＴＳＷ２ｏ−ＴＳＷ２．のオ
ンオフ情報がセレクトゲート１１９からデータＡ／Ｄ５
として出力される。

また２発目のタイミング信号ＰＳＨ１９の出力後にセレ
クトゲート１１９の入力端Ａ。

−Ａ７に楽音決定要素制御ボリュームＴＶＲ，の出力が
データＡ／Ｄ４として入力されるから、タイミング信号
ＰＳＨ１９が消失し、インバータ１２７の出力が“１”
となると上記データＡ／Ｄ４もデータＡ／Ｄ５として出
力されるようになる。

このようにしてカウンタ１０３の内容が順次進行し、そ
の内容が２１となってＡＮＤゲート１０４の出力により
リセットされ、再度０から計数を開始すると、これまで
の説明から分るように、セレクトゲート１１９の入力端
Ａ。

−Ａ７には第１４図のタイムチャートにみられるように
、順次出力されるタイミング信号５Ｈ２ｏ、ＳＨｏ、Ｓ
Ｈｌ、・・・。

５Ｈ１７に同期して楽音決定要素制御ボリュームＴＶＲ
ｏ−ＴＶＲ１９の出力が入力されるので、これらが順次
セレクトゲート１１９からデータＡ／Ｄ５として出力さ
れる。

次いでタイミング信号ＰＳＨ１ｏが出力されるとセレク
トゲート１１９からは楽音決定要素制御スイッチＴＳＷ
２ｏ〜ＴＳＷ２．の出力がデータＡ／Ｄ５として出力さ
れる。

以下はこの動作が繰返される。このデータＡ／Ｄ５はデ
ィレィ１２３を介してデータバス２６２へ出力される。

また前述したようにテ゛−タＡ／Ｄ５とチャンネル信号
との比較がコンパレータ１２０により実行される。

（５−７）Ｄ／Ａ変換装置２０、サンプルホールド・ラ
ッチ回路２１の詳細説明 次に第１５図を参照して、Ｄ／Ａ変換装置２０、サンプ
ルホールド回路２１ａ１ランチ回路２１ｂの構成を説明
する。

チャンネルコードＣＣ１〜ＣＣ３を入力とするデコーダ
１３８はこのコードをこれと対応するチャンネルタイミ
ング信号ＣＨ８〜ＣＨ７にデコードして出力端Ｑ０−Ｑ
７から出力し、ディレィ１３９の入力端り。

−Ｄ７に入力させる。

ディレィ１３９はシステムクロックＣＫｏにより駆動さ
れ、入力されたチャンネルタイミング信号を１ビット分
遅延させてその出力端Ｑ。

−Ｑ７から順次出力し、これらチャンネルタイミング信
号ＣＨｏ−ＣＲ７をこれと対応するサンプルホールドお
よびラッチ回路１３０〜１３７に入力させる。

データバス２６２から供給されるデータＤ。

−Ｄ７は既に述べたように、楽音決定要素制御ボリュー
ムＴＶＲｏ−ＴＶＲ１９、楽音決定要素制御ストツチＴ
ＳＷ２ｏ−ＴＳＷ２５からの出力データ、または磁気カ
ードから読取られたデータである。

データＤ。

−Ｄ７のうち楽音決定要素制御ボリュームＴｖＲＯ〜Ｔ
ＶＲ１９の出力に対応し、楽音形成回路２°〜２７にて
アナログ情報として使用されるデータは、Ｄ／Ａコンバ
ータ１４０に入力されテアナロク情報に変換され、更に
バッファアンプ１４１を介して対応するチャンネルのサ
ンプルホールド、ラッチ回路１３０〜１３７のサンプル
ホールド回路に入力される。

またデータＤ。〜Ｄ、のうち楽音決定要素制御スイッチ
ＴＳＷ２゜〜ＴＳＷ、の出力に対応し、楽音形成回路２
０〜２７にてディジタル情報として使用されるデータは
、対応するサンプルホールド、ラッチ回路１３０〜１３
７のラッチ回路に入力される。

次に、サンプルホールド、ラッチ回路１３０〜１３７の
構成を説明する。

各チャンネル０〜７に対応するサンプルホールド、ラッ
チ回路１３０〜１３７はともに同一の構成を有し、ここ
ではチャンネル０に対応する回路１３０につき説明して
他を省略する。

回路１３０内には各楽音決定要素制御ボリュームＴＶ
Ｒｏ−Ｔ Ｖ Ｒ１，に対応して２０個のサンプルホー
ルド回路Ｓ／Ｈｏ〜Ｓ／Ｈ１９が設けられ、これらの入
力端はともにバッファアンプ１４１の出力端と接続され
ている。

また各サンプルホールド回路Ｓ ／ Ｈｏ 〜Ｓ ／
Ｌ ９に対応ブ制御用のＡＮＤゲートが１個ずつ設けら
れ、これらＡＮＤゲート１４２ｏ〜１４２１９の各第１
入力端はともにディレィ１３９の出力端Ｑ。

と接続されている。

またＡＮＤゲート１４２ｏ〜１４２１９の第２入力端に
は各楽音決定要素制御ボリュームＴＶＲｏ〜ＴＶＲ０９
に対応させるべくサンプリングタイミング信号５Ｈｏ−
８Ｈ１９が入力されている。

したがって、たとえばサンプルホールド回路Ｓ／Ｈｏの
場合、ディレィ１３９からチャンネルタイミング信号Ｃ
Ｈｏが出力中で、且つサンプリングタイミング信号ＳＨ
ｏが出力中の時、ＡＮＤゲ゛−Ｎ４２ｏが開かれ、その
出力によりサンプルホールド回路Ｓ／Ｈｏが規制解除さ
れる。

この期間中にサンプルホールド回路Ｓ／Ｈｏは記憶して
いる楽音決定製送制御ボリュームＴＶＲｏの出力電圧を
信号０°とじて出力する。

全く同様にして各サンプルホールド回路Ｓ／Ｈ１〜Ｓ／
Ｈ１９から順次信号００−１〜０ｏ−１９が出力される
。

更に回路１３０内には楽音決定要素制御スイッチＴＳＷ
２ｏ−ＴＳＷ２５の出力をラッチするためのラッチ回路
１４３が設けられている。

このラッチ回路１４３はチャンネルタイミング信号ＣＨ
ｏとサンプリングタイミング信号ＰＳＨ２ｏを入力信号
とするＡＮＤゲート１４２２０の出力に制御され、規制
解除されるとラッチ回路１４３からは楽音決定要素制御
スイッチＴＳＷ２ｏ−ＴＳＷ２５の出力が信号０°−２
，−〇ｏ、５として出力される。

上記構成によりデコーダ１３８から順次チャンネルタイ
ミング信号ＣＨｏ−ＣＲ７が出力されてサンプルホール
ド、ラッチ回路１３０〜１３７が順次指定され、指定さ
れた回路１３０〜１３７からは更に各サンプリングタイ
ミング信号ＳＨｏ〜Ｓ Ｒ１９、ＰＳＨ２０に応じて各
信号０°−ｎ〜ｏｏ−２５が出力され、これらは前述し
たように対応する楽音形成回路２°〜２７に送られる。

（５−８）Ｉ−−ンセレクク１０、アドレスジェネレー
タ１１の詳細説明 次に第１６図を参照して、トーンセレクク１０、アドレ
スジェネレータ１１の詳細な構成を説明する。

チャンネルコードＣＣ１〜ＣＣ３を入力信号とするデコ
ーダ１４５はその出力端Ｑ。

−Ｑ７から順次チャンネルタイミング信号ＣＨｏ−ＣＲ
７を出力し、対応するチャンネルスイッチＳＵ１．ＳＵ
２゜…、ＳＳ２の共通入力端に送り出す。

前述したように、各チャンネルスイッチＳＵ１．ＳＳ２
にはそれぞれ８個のトーンセレクタスイッチＴＳｏ〜Ｔ
Ｓ７が設けられており、また各トーンセレクタスイッチ
ＴＳｏ−ＴＳ７の出力端はそれぞれＯＲゲート群１４６
内の対応するＯＲゲート１４６ｏ〜１４６□の入力端と
接続される。

すなわち、たとえばＯＲゲート１４６ｏの入力端は各チ
ャンネルスイッチＳＵ１〜ＳＳ２内の各１・−ンセレク
トスイッチＴＳｏと接続されている。

そして各ＯＲゲート１４６ｏ〜１４６７の出力端はそれ
ぞれ、優先エンコーダ１４７の対応する入力端り。

、Ｄｌ、…。Ｂ７および優先エンコーダ１４８の対応す
る入力端Ｄ７．Ｄ６．…、Ｄｏに接続される。

優先エンコーダ１４７は２個同時に押されているトーン
セレクタスイッチのうち番号の若い方が優先的に取込ま
れ、逆に、優先エンコーダ１４８は番号の若くない方が
優先される。

これら優先エンコーダ１４７．１４８の機能は、第５図
のパネルコントロールロジック２５内で説明した優先エ
ンコーダ７１、γ２の機能と同様であるから、これらに
ついての詳細な説明は省略する。

優先エンコーダ１４７はその制御入力端” ｅｎａｂｌ
ｅ ”に制御信号“１”が入力されているときにのみ動
作してその出力端Ｑ０．Ｑ１．Ｑ２から対応するＯＲゲ
ート１５５．１５６，１５７にエンコードした信号を出
力する。

優先エンコーダ１４８はこれに対して常時動作可能状態
にあり、その出力端Ｑ。

、Ｑ、。Ｑ２からの出力は対応するインバータ１４９゜
１５０．１５１を介してＡＮＤゲート１５２゜１５８、
１５４の各第１入力端に入力される。

各ＡＮＤゲート１５２〜１５４の第２入力端にはともに
、後述するＤ型ＦＦ１５９のセット出力をインパーク１
５８により反転させた信号が制御信号として入力される
。

更にＡＮＤゲート１５２〜１５４の出力は対応するＯＲ
ゲート１５５，１５６１５７に入力される。

上記り型ＦＦ１５９はその入力端りに信号ＥＸ１または
信号ＥＸ２をＯＲゲート１６０を介して入力されるとと
もに、信号ＰＳＨ２ｏにより駆動されて上記両人力信号
を遅延させてセット出力端Ｑから出力する。

ＦＦ１５９のセット出力は、前述したように優先エンコ
ーダ１４７の制御入力端”ｅｎａｂｌｅ”に、またイン
バータ１５８を介してＡＮＤゲ゛−ト１５２〜１５４に
入力される。

またＦＦ１５９はそのリセット入力端Ｒにリセット信号
ＲＥＴを入力されるとリセットされる。

上記ＯＲゲート１５５，１５６．１５７の出力端はそれ
ぞれコンパレータ１６１の入力端Ａ５゜八〇、Ａ７と、
またプログラムカウンタ１６９の入力端Ｐ５ 、Ｂ６．
Ｂ７に接続される。

またコンパレータ１６１の入力端Ａ。

、Ａ１．Ａ２．Ａ３．Ａ４にはそれぞれ信号“０”、“
０”、“１”、“０”、“０”。

“１”が常時入力され、したがってこのコンパレータ１
６１のＡ個入力端は常に２０（１０進数）にセットされ
ている。

これは後述するように、■音色分の情報を前記ＲＡＭ１
３またはＲＯＭ１４の０〜２０，３２〜５２，６４〜８
４，９６〜１１６．１２８〜１４８、１６０〜１８０，
１９２〜２１２，２２４〜２４４番地（これら領域はそ
れぞれ０ブロツク、１ブロツク、……、７ブロツクの各
領域に対応する）にそれぞれ記憶させるためのもので、
コンパレータ１６１のＡ個入力端Ａ。

〜Ａ７はこのとき、各ブロックの最終番地が設定されて
いる。

コンパレータ１６１のＢ個入力端Ｂｏ、Ｂ１．…、Ｂ７
にはプログラムカウンタ１６９の内容を表わす信号、す
なわち出力端Ｑ０．Ｑ１．…。

Ｑ７からの出力信号が入力される。

そして両人力信号がコンパレーク１６１にて比較され、
両人力信号の内容が一致すると出力端Ａ＝Ｂから一致信
号が出力され、信号０Ａ＝Ｂ作成回路１６２内のＤ型Ｆ
Ｆ１６３に入力される。

このＦＦ１６３はシステムクロックＣＫｏにより駆動さ
れる。

ＦＦ１６３の端子Ｑからのリセット出力はシステムクロ
ックＣＫｏがインバータ１６４により反転された信号と
ともにＮＯＲゲート１６５の入力端に導かれこのＮＯＲ
ゲート１６５の出力信号を信号０Ａ＝Ｂと呼ぶ。

また信号０Ａ＝ＢはＯＲゲート１６６を介してＡＮＤゲ
ート１６８の第１入力端に入力される。

更に信号ＥＸ、信号ＰＳＨ２ｏを入力とするＡＮＤゲー
ト１７９の出力信号、リセット信号Ｒ８がともにＯＲゲ
ート１６６を介してＡＮＤゲート１６８の第１入力端に
入力される。

更に、信号ＡＬと信号Ｒ／Ｒを入力とするＮＯＲゲート
の出力がＡＮＤゲート１６８の第２入力端に制御信号と
して入力される。

そしてＡＮＤゲート１６８の出力はプログラムカウンタ
１６９の制御入力端ＰＥにイネーブル信号として入力さ
れる。

プログラムカウンタ１６９にこのイネーブル信号が入力
されるとき、同時にこのプログラムカウンタ１６９の入
力端Ｐ。

、Ｐｌ、・・・、Ｐ４にともに信号１１０１１が入力さ
れる。

既に述べたように、プログラムカウンタ１６９の入力端
Ｐ５．Ｐ６．Ｐ７にはトーンセレクトスイッチのコード
信号が入力されている。

したがって、たとえばトーンセレクタスイッチＴＳ、閉
成時には各入力端Ｐ５．Ｐ６．Ｐ７にはそれぞれ信号”
１“、“０”“０”が入力されるから、プログラムカウ
ンタ１６９は、制御入力端ＰＥに信号が入力されて入力
端Ｐ。

〜Ｐ４が“０”に設定されると、システムクロックＣＫ
ｏが入力されるたびにこのクロックＣＫｏに駆動されて
内容３２から“＋１”されてゆく。

ここでプログラムカウンタ１６９のリセット回路の構成
を述べると、システムクロックＣＫい信号ＷＣをインバ
ータ１７１を介して反転した信号、信号ＰＳＨ２ｏ１信
号ＡＬを入力信号とするＡＮＤゲート１７２の出力がＯ
Ｒゲート１７４を介してプログラムカウンタ１６９のリ
セット入力端Ｒに入力される。

また信号ＡＬ１信号Ｒ８を入力信号とするＡＮＤゲート
１７３の出力およびリセット信号ＲＥＴもＯＲゲート１
７４を介して上記リセット入力端Ｒに入力される。

プログラムカウンタ１６９の出力はディレィ１７０の入
力端り。

−Ｄ７に入力される。このディレィ１７０はシステムク
ロックＣＫｏにより駆動されるから、プログラムカウン
タ１６９の出力は１ビツト分遅延されてディレィ１７０
の出力端Ｑ。

−Ｑ７からＲＡＭ１３ 、ＲＯＭＩ ４の番地を指定す
る８ビツトのアドレス信号ＡＤｏ−ＡＤ７として出力さ
れる。

次に信号ＦＣ（フィニツシユコード）の作成回路１７６
を説明すると、プログラムカウンタ１６９の各出力端Ｑ
。

−Ｑ７の出力信号がＡＮＤゲート１７５に入力され、こ
のＡＮＤゲート１７５の出力は信号Ｆ、Ｃ作成回路１７
６内のＤ型ＦＦ１７７の入力端りに入力される。

このＦＦ−１７７はシステムクロックＣＫｏにより駆動
される。

−ＦＦ１７７のセット出力信号はＡＮＤゲート１７８に
システムクロックＣＫｏとともに入力され、ＡＮＤゲー
ト１７８の出力信号を得る。

このＡＮＤゲート１７８の出力は信号ＦＣと称される。

次に上記回路の動作を説明すると、チャンネルコードＣ
Ｃ１〜ＣＣ３を入力されるデコーダ１４５の各出力端Ｑ
。

、Ｑｌ、・・・７Ｑ７からは順次チャンネルタイミング
信号ＣＨｏ、ＣＨｌ、・・・、ＣＮ３が出力され、対応
するチャンネル選択スイッチＳＵ１゜ＳＵ２．・・・、
ＳＳ２に入力される。

これらのチャンネル選択スイッチＳＵ、、・・・ＳＳ２
に含まれるトーンセレクトスイッチＴＳｏ−ＴＳ７のう
ち各チャンネルごとに何れか１個、たとえばチャンネル
選択スイッチＳＵ１がＥＸモード以外の演奏モード等に
於いて投入された場合、このトーンセレクトスイッチＴ
Ｓ７の出力信号“１”はチャンネルタイミング信号ＣＨ
ｏの出力中にＯＲゲート１４６７を介して優先エンコー
ダ１４８に入力される。

このとき他のＯＲゲート１４６．〜１４６７の出力はと
もに“０”である。

（なぜならＥＸモード以外のときには優先エンコーダ１
４７の制御入力端”ｅｎａｂｌｅ”にイネーブル信号が
入力されないのでこのエンコーダ１４７は動作しないか
らである。

）したがってエンコーダ１４８の入力端り。

にのみ信号“１”が入力されるから、優先エンコーダ１
４８の各出力端Ｑ。

、Ｑｌ、Ｑ３からは信号「０００」が出力され、この信
号はインバータ１４９〜１５１により反転されて「１１
１」となり、トーンセレクタスイッチＴＳ７を表わして
いる。

この信号「１１１」はＥＸモード以外のときはインパー
ク１５８の出力が“１”であるのでＡＮＤゲート１５２
〜１５４から出力され、ＯＲゲート１５５〜１５７を介
してコンパレータ１６１の入力端Ａ５．Ａ６．Ａ７とプ
ログラムカウンタ１６９の入力端Ｐ５． Ｐ６． Ｐ７
に入力され、各入力端に信号“１”を供給する。

また他のチャンネル選択スイッチＳＵ２〜ＳＳ２でも同
様にその中のトーンセレクトスイッチの投入状態に応じ
て各チャンネルタイミング信号ＣＨ１〜ＣＨ７の出力中
であれば優先エンコーダ１４８により順次エンコードさ
れる。

上記チャンネルスイッチＳＵ１の場合、直前のチャンネ
ルタイミング信号ＣＨ７からチャンネルタイミング信号
ＣＨｏにデコーダ１４５の出力が切りかわるとき、コン
パレータ１６１の両人力Ａ。

−Ａ７．Ｂｏ−Ｂ７の内容が一致して信号Ａ＝Ｂが出力
される。

このため信号ＱＡ＝Ｂ作成回路１６２では、第１７図の
タイムチャートにみられるように、一致信号Ａ＝Ｂの出
力後システムクロックＣＫｏの１発分遅れて信号０Ａ＝
Ｂが出力される。

この信号０Ａ＝ＢはＯＲゲート１６６を介してＡＮＤゲ
ート１６８に入力されるが、このとき信号Ｒ／Ｒ１ＡＬ
が出力されていない（すなわち、Ｒ／Ｒモード、ＷＴ−
ＡＬモード、ＲＤ−ＡＬモードでない）とすると、ＡＮ
Ｄゲート１６８は規制解除されているから、信号ＯＡ二
Ｂがプログラムカウンタ１６９の制御入力端ＰＥに入力
され、また同時にプログラムカウンタ１６９の入力端Ｐ
。

−Ｐ４にはともに信号“０”が入力される。

したがってプログラムカウンタ１６９は内容２２４「１
１１０００００」から計数をはじめる。

プログラムカウンタ１６９の出力はディレィ１７０によ
り１ビット分遅延されてからアドレス信号ＡＤｏ−ＡＤ
７としてチャンネルＯ用のＲＡＭやＲＯＭに送られる。

またプログラムカウンタ１６９の出力コンパレータ１６
１の各入力端Ｂ。

−Ｂ７、ＡＮＤゲート１７５にも送られるが、コンパレ
ーク１６１では、Ａ個入力端が内容２４４「１１１１Ｏ
１００」にセットされているため、プログラムカウンタ
１６９の内容が２４４となると一致信号Ａ＝Ｂがコンパ
レータ１６１から出力され、信号０Ａ＝Ｂ作成回路１６
２に送られる。

したがって前述のようにして信号ＱＡ＝Ｂが出力される
とプログラムカウンタ１６９はチャンネルスイッチＵ２
に対する計数動作を開始する。

なおこの場合、チャンネル選択スイッチＳＵ１中の何れ
のトーンセレクトスイッチＴＳｏ〜ＴＳ７も使用されて
いないときは、チャンネルタイミング信号ＣＨｏの出力
時にＯＲゲート群１４６から出力はないが、それらの出
力のＮＯＲ論理演算された出力、すなわちＮＯＲゲート
２８０の出力をＯＲゲート２８１によりＯＲゲート１４
６ｏの出力とＯＲ論理演算されて優先エンコーダ１４８
の入力端Ｄ７に１”がとり込まれる。

これによってこの優先エンコーダ１４８の出力端Ｑ。

、Ｑｌ、Ｑ２からはそれぞれ信号“１″が出力されるよ
うになっている。

そしてコンパレータ１６１の入力端Ａ。〜Ａ７とプログ
ラムカウンタ１６９の入力端Ｐ５〜Ｐ７にともに信号＋
１０１１を入力できるものである。

すなわち、プログラムカウンタ１６９では、デコーダ１
４５の出力がチャンネルタイミング信号ＣＨ７からＣＨ
ｏに切り変わると同時に入力端Ｐ０−Ｐ７にはすべて信
号“０”が入力さね、プログラムカウンタ１６９は内容
Ｏから計数動作を開始し、その内容２０「１０１００」
となるとコンパレータ１６１から一致信号Ａ＝Ｂが出力
される。

また、ＥＸモードではないがＷＴ −ＡＬモード、ＲＤ
−ＡＬモードまたはＲ／Ｒモードのときには、ＮＯＲゲ
ート１６７の出力が０″となり、ＡＮＤゲート１６８は
閉じてプログラムカウンタ１６９にイネーブル信号が出
力されなくなる。

上記３モードのときのプログラムカウンタ１６９の動作
を説明すると、先ずＲ／Ｒモードのときには、リセット
スイッチ３０（第２図参照）が最初に操作されるために
、その出力信号ＲＥＴがＯＲゲート１７４を介してプロ
グラムカウンタ１６９のリセット入力端Ｒに入力され、
プログラムカウンタ１６９の内容が０となる。

次いでプログラムカウンタ１６９はチャンネル０に対す
る動作を開始し、システムクロックＣＫｏが入力される
たびにその内容が”１″ずつプラスされ、またその内容
はディレィ１７０からアドレス信号ＡＤｏ−ＡＤ７とし
て出力される。

プログラムカウンタ１６９の内容が２５５「１１１１１
１１１」となり、出力端Ｑ０〜Ｑ７の出力がすべて“１
”となるとＡＮＤゲート１７５から“１”信号が出力さ
れる。

このとき信号ＦＣ作成回路１７６では、第１８図に示す
タイムチャートの動作が実行されて信号ＦＣが作成され
る。

次にプログラムカウンタ１６９はチャンネル１に対する
計数動作を開始する。

このようにして全チャンネルの計数動作が終了する。

ＷＴ−ＡＬモードのときには、プログラムカウンタ１６
９は最初にＡＮＤゲート１７２の出力信号によりリセッ
トされて内容をＯとされ、計数動作を開始する。

そして前述同様にしてその内容が２５５となると信号Ｆ
Ｃが出力され、このモードを完了する。

ＲＤ−ＡＬモードのときには、動作の開始時にプログラ
ムカウンタ１６９はＡＮＤゲート１７３の出力信号によ
りリセットされてその内容が０となり、計数を開始する
。

そしてその内容が２５５となると信号ＦＣが出力され、
このモードを完了する。

次にＥＸモードの場合の動作を説明する。

この場合、同一チャンネル内の、または異なるチャンネ
ル内の所望のトーンセレクトスイッチが合計２個投入さ
れている。

たとえば、チャンネルＯのトーンセレクトスイッチＴＳ
１とＴＳ７とが投入されているとき、スイッチＴＳ１の
出力は優先エンコーダ１４７から優先的に出力され、ま
たスイッチＴＳ７の出力は優先エンコーダ１４８から優
先的に出力される。

優先エンコーダ１４７はイネーブル信号が入力中に動作
するが、第１９図に示すタイムチャートにみられるよう
に、ＦＦ１５９のセット出力（即ちイネーブル信号）は
信号ＥＸ２．ＥＸ３の出力中出力される。

（第７図のタイムチャート参照）シたがってＥＸモード
に入った信号ＥＸが出力された後１今回の信号ＰＳＨ２
ｏが出力され、信号ＥＸ１が発生すると、優先エンコー
ダ１４８からトーンセレクトスイッチＴＳ７に対応する
信号が出力されてコンパレーク１６１の入力端Ａ５〜Ａ
７およびプログラムカウンタ１６９の入力端Ｐ５〜Ｐ７
に送られる。

同時にＡＮＤゲート１７９の出力信号ＥＸ−ＰＳＨ２ｏ
によりプログラムイネーブル信号がプログラムカウンタ
１６９の入力端ＰＥに加えられ、プログラムカウンタ１
６９の入力端Ｐ。

〜Ｐ４に゛０″信号が入力される。

したがってプログラムカウンタ１６９は内容２２４から
計数をはじめる。

したがってプログラムカウンタ１６９は内容２２４から
計数をはじめる。

そしてその内容が２２４となるとコンパレータ１６１か
ら一致信号Ａ＝Ｂが出力され、信号ＱＡ＝Ｂが信号ＥＸ
・ＰＳＨ２ｏと同時に出力される。

次に信号ＥＸ２の出力期間に入ると、優先エンコーダ１
４７が動作を開始してスイッチＴＳ１に対応する信号を
コンパレータ１６１、プログラムカウンタ１６９に出力
する。

そしてプログラムカウンタ１６９は内容Ｏから計数を開
始し、その内容が２０となるとコンパレータ１６１から
一致信号Ａ＝Ｂが出力される。

次に信号ＥＸ３の出力期間に入り、プログラムカウンタ
１６９は信号ＥＸ２の出力期間と同様な動作を実行する
。

次いで信号ＥＸ４の出力期間に入ると、プログラムカウ
ンタ１６９は信号ＥＸ１の出力期間と同様な動作を行い
、この動作が終るとＥＸモードが完了する。

このようにして各信号ＥＸ１〜ＥＸ。が順次出力される
ときにプログラムカウンタ１６９はそれぞれトーンセレ
クトスイッチＴＳ７．ＴＳ１ＴＳ１．ＴＳ７に対する動
作を実行し、両スイッチＴＳ１．ＴＳ７に指定されたＲ
ＡＭ内のブロックの内容が互いに交換される。

（５−９）メモリ装置Ｍの詳細説明 次に、第２０図を参照して、メモリ装置Ｍの構成を説明
する。

このメモリ装置Ｍはメモリコントロールロジック１２お
よび各メモリ１３，１４゜１５からなる。

この実施例に使用されるＲＡＭ１３゜ＲＯＭ１４は各チ
ャンネルごとに１対ずつ設けられており、またＲＡＭ１
３ 、ＲＯＭ１４は２５６ワード×８ビツトの容量を有
している。

（第２１図参照）更に、各チャンネルごとのメモリブロ
ック２００〜２０７は同一構成から成り、ここではチャ
ンネル０に対するメモリブロック２００の構成につき説
明し、他のチャンネル１〜７に対するメモリブロックの
説明は省略する。

またこの実施例では、各チャンネルのメモリブ田ツク内
のＲＡＭまたはＲＯＭはそれぞれ１チツプの素子で構成
されており、したがってチャンネルの選択はチップの選
択と同じことになる。

データバス２６２から送られると８ビツトのデータＤ。

−Ｄ７は、メモリブロック２００内のＲＡＭ１８７のデ
ータ入出力＃ＡＤ。

〜Ｄ７に入力されて書込まれ、またＲＡＭ１８７内のデ
ータＤ。

−Ｄ７はデータ入出力端り。−Ｄ７から読出されてデー
タバス２６□へ出力される。

また、ＲＯＭ１８Ｂに書込まれているデータＤ。

−Ｄ７（標準音色情報）はデータ出力端り。

−Ｄ７から読出されてＲＡＭ１８７へ書込まれる。

ＲＡＭ １８７へのデータＤ。

−Ｄ７の書込みまたは読出しおよびＲＯＭ１８８からの
データＤ。

−Ｄ７の読出し時には、アドレス信号ＡＤｏ−ＡＤ７が
アドレスバス２６からＲＡＭ１８７ 、ＲＯＭ１８Ｂの
アドレス入力端ＡＤｏ−ＡＤ７に送られてきてデータＤ
。

−Ｄ７が格納されているアドレスが指定される。

ＲＡＭ１８７の読出し／書込み制御入力端Ｒ／Ｗには書
込み指令信号としてＡＮＤゲート１８６の出力信号“１
”が入力される。

ＡＮＤゲート１８６の第１入力端にはシステムクロック
ＣＫｏが入力され、また第２入力端には信号ＲＤ１信号
Ｒ／ＲがＯＲゲート１８５を介して入力される。

更に、信号ＥＸ３．ＥＸ４をＯＲゲート１８３を介して
Ｄ型ＦＦ１８４に送りこれら信号ＥＸ３．ＥＸ４を１ビ
ツト遅延させた信号がＯＲゲート１８５を介してＡＮＤ
ゲート１８６の第２入力端に入力される。

即ち、ＲＡＭ１８７は、Ｒ／Ｒモード、ＲＤ −ＡＬモ
ード、ＲＤ−８ＬモードおよびＥＸモード時にＡＮＤゲ
ート１８６の出力信号が１″となり、ＲＯＭ１８８や磁
気カード（図示路）から読出されたデータをシステムク
ロックＣＫｏに駆動されて書込まれる。

また、ＡＮＤゲート１８６の出力信号が０″のときはＲ
ＡＭ１８７は読出し指令を受ける。

なお、上記ＦＦ１８４はシステムクロックＣＫｏにより
駆動される。

更に、チャンネルを指定してＲＡＭ１８７またはＲＯＭ
１８８のチップを選択するために、ＲＡＭ１８７および
ＲＯＭ１８８のチップセレクト端子Ｃ８にはそれぞれ、
ＡＮＤゲート１９０またはＡＮＤゲート１８９から出力
される選択信号が入力される。

ＡＮＤゲート１９０およびＡＮＤゲート１８９の第１入
力端にはともにチャンネルタイミング信号ＣＨｏが入力
される。

なお、チャンネルタイミング信号ＣＨｏは、チャンネル
コードＣＣ１〜ＣＣ３をシステムクロックＣＫｏにより
駆動されるディレィＣＫｏにより１ビツト遅延させてか
らデコーダ１８２に入力させ、このデコーダ１８２によ
り他のチャンネルタイミング信号ＣＨ１〜ＣＨ７ととも
に作成される。

チャンネルタイミング信号ＣＨ１〜ＣＨ７は勿論、対応
するチャンネルのメモリブ爾ツク２０１〜２０７内のＡ
ＮＤゲート（図示路）に入力される。

ＡＮＤゲート１９０の第２入力端には、信号ＰＲおよび
チャンネルタイミング信号５ＣＨ６を入力信号とするＮ
ＡＮＤゲート１９１の出力が入力されている。

他方、ＡＮＤゲ゛−４１８９の第２入力端には信号Ｒ／
Ｒが入力される。

即ち、ＲＡＭ１８７では、音色情報を音色セツティング
ボード１６により作成中（即ち、ＰＲ−ＷＴモードおよ
びＰＲ−ＷＴモモ一時）にはＮＡＮＤゲート１９１の出
力が°゛０″となるから選択信号がＡＮＩ）ゲート１９
０から出力されず、したがってこのときＲＡＭ１８７の
内容を書き替えることが禁止されている。

またＲＯＭ１８８に於いては、Ｒ／Ｒモード時に選択信
号がＡＮＤゲ−１−１８９から出力されてＲＯＭ１８８
のチップセレクト端子Ｃ８に入力されるから、ＲＯＭ１
８８の内容がＲＡＭ１８７に書込まれる。

上述したように、上記構成は他のチャンネルＣＨｏ−Ｃ
Ｒ２のメモリブロック２０１〜２０７も全く同一である
。

したがって上記ＮＡＮＤＡＮＤゲートに対応する、メモ
リブロック２０１〜２０７内のＮＡＮＤＡＮＤゲ図示路
）にはそれぞれチャンネルタイミング信号５ＣＨ１〜５
ＣＨ７が入力される。

次に、ＥＸモード時に使用される一時記憶用のＲＡＭ１
９８につき説明する。

このＲＡＭ１９８は上記ＲＡＭ１８７と同一構成を有す
るメモリである。

後述するように、ＥＸモードでは、タイミング信号ＥＸ
１．ＥＸ２の出力時にメモリブロック内のＲＡＭからデ
ータを交換したい２ブロツクのデータを読出してそれぞ
れＲＡＭ１９８の異なる領域に記憶させ、またタイミン
グ信号ＥＸ３．ＥＸ４の出力時にはＲＡＭ１９８内に一
時記憶させた上記テ′−夕を読出して、メモリブロック
内のＲＡＭへブロックを交換して記憶させるようになっ
ている。

このため、ＲＡＭ１９Ｂのアドレス入力端ＡＤｏ−ＡＤ
４にはそれぞれアドレス信号ＡＤｏ〜ＡＤ４が入力され
る。

またアドレス入力端ＡＤ５には、タイミング信号ＥＸ２
．ＥＸ４をＯＲゲート１９２を介してＤ型ＦＦ１９３に
入力し遅延させた信号が入力される。

上記ＦＦ１９３はシステムクロックＣＫｏにより７駆動
される。

またアドレス入力端ＡＤ５．ＡＤ７は常に信号“０”に
保持されている。

この結果、１ブロツクがそれぞれ２ｏワードからなるデ
ータがＲＡＭ１９８の異なる領域にデータ入出力端り。

−Ｄ７を介して書込まれ、また読出される。

また信号ＥＸ１．ＥＸ２の出力時にＲＡＭ１９８の読出
し／書込み端子Ｒ／Ｗに書き込み指令信号ｎ １１１を
入力させるために、ＡＮＤゲート１９６の第１入力端に
システムクロックＣＫｏが入力され、また第２入力端に
は、信号ＥＸ１．ＥＸ２をＯＲゲート１９４を介してＤ
型ＦＦ１９５に入力して遅延させた信号、即ち、ＦＦ１
９５のセット出力信号が入力される。

上記ＦＦ１９５はシステムクロックＣＫｏにより駆動さ
れて信号ＥＸ１゜ＥＸ２を１ビツト遅延させる。

このようにしてＡＮＤゲート１９６からシステムクロッ
クＣＫｏに同期した信号が書込み指令信号として出力さ
れる。

更にＲＡＭ１９８のチップセレクト信号としては、信号
ＥＸをＤ型ＦＦ１９７により１ビツト遅延させた信号が
用いられ、チップセレクト端子Ｃ８に入力される。

なお、上記信号ＥＸ、ＥＸ、〜ＥＸ４がＤ型ＦＦ１８４
，１９３，１９５，１９７により１ビツト遅延されるの
は、アドレス信号ＡＤｏ〜ＡＤ７が第１６図で説明した
ディレィ１７０により１ビツト遅延されて各ＲＡＭに送
られるためにタイミングを合わせるためである。

ここで第２１図を参照して各メモリブロック２００〜２
０７内のＲＡＭ、ＲＯＭ、および一時記憶用のＲＡＭ１
９８の構成を説明する。

既に述べたように各メモリは２５６ワード×８ビツトで
構成される。

また各メモリは８ブロツクに区分され、アドレスθ〜３
１が第１ブロツク、アドレス３２〜６３が第１ブロツク
、以下同様にして３２番地ずつに分割されて、最後のア
ドレス２２４〜２５５が第７ブ田ンクに割当てられる。

また各ブロックの先頭の２１番地内に１音色分のデータ
が記憶されるとともに、各ブロックの後半の１１番地分
は使用されない。

更に各ブロックＯ〜７の先頭の２０番地には、前述した
楽音決定要素制御ボリュームＴＶＲｏ〜ＴＶＲ１９の出
力情報をＡＤ変換した情報が各８ビツトのデータＤ。

−Ｄ７としてそれぞれ記憶される。そして各ブロックＯ
〜７の先頭から２１番地目には６個の楽音決定要素制御
スイッチＴＳＷ２ｏ〜ＴＳＷ、のオンオフ情報が下位６
ビツト（Ｄｏ〜Ｄ、）内に記憶される。

また各ブロックＯ〜７の区別は、８ビツトのアドレス信
号ＡＤｏ−ＡＤ７のうち、上位の３ビツトＡＤ、、ＡＤ
６．ＡＤ７を使用して行われる。

下記の第２表に各ブロックとそのコードの対応表を示す
。

次に上記メモリコントロールロジックの動作を説明する
。

いずれの動作モードに於いてもそのとき出力されるチャ
ンネルコードＣＣ１〜ＣＣ３はディレィ１８１に入力さ
れて１ビツト遅延されてからデコーダ１８２に送られる
。

デコーダ１８２からはチャンネル信号ＣＨｏ−ＣＲ２が
順次出力され各メモリブロック２００〜２０７に入力さ
れる。

Ｒ／Ｒモードのときには、信号Ｒ／Ｒが出力されている
から、この信号Ｒ／ＨによりＡＮＤゲート１８６が開か
れ、各メモリブロック２００〜２０７内のＲＡＭの端子
Ｒ／Ｗに書込み指令が入力される。

また、たとえばメモリブロック２００の場合、チャンネ
ル信号ＣＨｏの出力中に各ＡＮＤゲーＮ８９゜１９０か
らの出力信号がＲＡＭ１８７．ＲＯＭ１８Ｂの端子Ｃ８
に送られてチップ選択される。

この結果、アドレス信号ＡＤｏ−ＡＤ７によりＲＯＭ１
８８およびＲＡＭ１８９の番地（すなわちブロック）が
順次指定されて、ＲＯＭ１８８の内容がＲＡＭ１８７の
対応する番地内に転送される。

このような動作は他のメモリブロック２０１〜２０７に
ついても同様に対応するチャンネル信号ｃＨ１〜ｃＨ７
の出力中に実行される。

書込み動作、すなわちＰＲ−ＷＴモードまたはＷＴ−Ａ
Ｌモード時には、ＡＮＤゲート１８６が閉じており、こ
のため各メモリブロック２００〜２０７内のＲＡＭのＲ
／Ｗ端子には信号“０”が読出し指令信号として入力さ
れている。

そしてＷＴ・ＡＬモード時には、操作されたチャンネル
選択スイッチＳＵ１〜ＳＳ２に対応するメモリブロック
２００〜２０７内のＲＡＭ内のデータが磁気カードに記
録される。

またＰＲ−ＷＴモード時には、音色セツティングボード
１６にて作成された音色情報がＲＡＭ内に書込まれず、
後述するカード１１０ロジツク２２を介して磁気カード
に書込まれるため、各メモリブロック２００〜２０７内
の各ＲＡＭは選択されず、その端子ｃｓには信号０（た
とえばメモリブロック２００の場合、ＡＮＤゲ゛−ト１
９０の出力ｕｏｙｔ ）が入力される。

更にＰＲ−ＷＴ−Ｅ−ドのときニハ、ＰＲ−ＷＴ−Ｅ−
ド時同様に、音色セツティングボード１６にて作成され
た音色情報はＲＡＭ内に書込まれないため、各ＲＡＭの
端子Ｃ８の入力信号はｏ”である。

読出し動作、すなわちＲＤ−８ＬモードおよびＲＤ゛・
ＡＬモード時には、信号ＲＤが出力されるから各メモリ
ブロック２００〜２０７内のＲＡＭのＲ／Ｗ端子には書
込み指令（信号“０”）が入力されている。

そして操作されているチャンネル選択スイッチＳＵ１〜
ＳＳ２に対応するＲＡＭが対応するチャンネルタイミン
グ信号ＣＨｏ−ＣＲ２の出力中に選択されて磁気カード
内の音色情報がＲＡＭ内に転送される。

ＥＸモード時には、同一チャンネル内または異なるチャ
ンネル内のトーンセレクトスイッチ、たとえばスイッチ
ＴＳ、とＴＳ７が２個操作されるが、先ず信号ＥＸが出
力され、この信号ＥＸがＦＦ１９７により１ビツト遅延
されてＲＡＭ１９８の端子Ｃ８に入力される。

また信号ＥＸ１．ＥＸ２の出力中にはＡＮＤゲート１８
６の出力は“０”であるから各メモリブロック２００〜
２０７内のＲＡＭのπ／Ｗ端子には読出し指令信号が入
力されている。

またタイミング信号ＥＸ、〜ＥＸ４はこの順序で順次出
力される信号であるから、先ず信号ＥＸ、の出力中には
、勿論ＲＡＭ１９８のアドレス入力端ＡＤ。

には信号“０”が入力される。

なお、アドレス入力端ＡＤ６．ＡＤ７の入力もともにパ
０”である。

このときＲＡＭ１９８の下位５ビツトのアドレス入力端
Ａ Ｄｏ ”Ａ Ｄ４には、操作されているトーンセレ
クトスイッチ、たとえば上記スイッチＴＳ１が属するチ
ャンネル内のＲＡＭのアドレスが入力される。

したがってＲＡＭ１９８内の１ブロック分の領域内にス
イッチＴＳ１に対応するＲＡＭ内の１ブロック分のデー
タが書込まれる。

次いで信号ＥＸ２が出力されると、他のトーンセレクト
スイッチＴＳ７が属するチャンネル内のＲＡＭのアドレ
スがアドレス信号Ａ Ｄ □−Ａ Ｄ ５によりＲＡＭ
１９８に対して指定され、この結果スイッチＴＳ７に対
応するＲＡＭ内の１ブロック分のテ゛−夕が、ＲＡＭ１
９８のスイッチＴＳ１とは別の領域に書込まれる。

なお、上記信号ＥＸ１．ＥＸ２の出力中にはＡＮＤゲー
ト１９６の出力が１”となり、この信号”１′″が書込
み指令信号としてＲＡＭ１９ＢのＲ／Ｗ端子に入力され
る。

次いで信号ＥＸ３．ＥＸ４が出力されると、ＡＮＤゲー
ト１９６の出力は０″′となり、この信号がＲＡＭ１９
８のπ／Ｗ端子に読出し指令信号として入力される。

また信号ＥＸ３．ＥＸ４の出力中にはＡＮＤゲート１８
６の出力力ケ１″となり、各メモリブロック２００〜２
０７内のＲＡＭのπ／Ｗ端子には、書込み指令信号が入
力される。

したがって信号ＥＸ３の出力中には、 ＲＡＭ１９８の
アドレス入力端ＡＤｏ−ＡＤ、に入力されるアドレス信
号により、先にトーンセレクトスイッチＴＳ、に対して
指定されたアドレスが指定されて、ＲＡＭ１９８のその
ブロックからスイッチＴＳ１に対応する１ブロック分の
データが、最初にトーンセレクトスイッチＴＳ７に対応
するデータを記憶していたＲＡＭ内の対応するブロック
内に書込まれる。

次いで信号ＥＸ４が出力されると、同様にしてＲＡＭ１
９８のアドレス入力端Ａ Ｄ □ −Ａ Ｄ ５に入力
されるアドレス信号により、先にトーンセレクトスイッ
チＴＳ７に対して指定されたアドレスが指定されて、Ｒ
ＡＭ１９８のそのブロックからスイッチＴＳ７に対応す
る１ブロック分のデータが、最初にトーンセレクタスイ
ッチＴＳ１に対応するデータを記憶していたＲＡＭ内の
対応するブロック内に書込まれる。

この結果、２個のトーンセレクタスイッチにより指定さ
れるＲＡＭ内のデータが互いに交換され、所望の演奏態
形が得られる。

（５−１０）カードリーダ制御ロジック２４の詳細説明 次に第２２図を参照してカードリーダ制御ロジック２４
の構成を説明する。

この実施例に使用されるカードリーダ（磁気カード読取
り装置）２３は、磁気カードへのデータの書込みまたは
磁気カードからのデータの読出しの各操作時に次のよう
な手順にしたがうとともに、制御信号ｗｐｓ。

ＳＢＯ，Ｒ８Ｓを発生する。

即ち、先ず磁気カードをカード挿入口に挿入するとカー
ド移送用モータが正方向に回転しはじめ、カードは磁気
ヘッドの設置されている位置を通過して移送される。

この正方向の移送中にはデータの読取りも書込みも行わ
れない。

そして磁気カードが磁気ヘッドの設置位置を完全に通過
するとこの状態がリバーススイッチにより検出され、こ
の検出信号がカード移送用モータに送られ、モータが逆
転を開始して磁気カードをカード挿入口の方へ移送しは
じめる。

この移送中に磁気カードへのデータの読取りまたは書込
み動作が実行される。

このような磁気カードの移送動作中に於いて、磁気カー
ドの走行開始直後、および磁気カードが逆転して挿入口
の方へ移送されて停止する直後を除きカードローディン
グシグナル（信号５ＢＯ１第２５図参照）がカードリー
ダ２３から出力される。

また磁気カードが上記リバーススイッチにより検出され
るときには、リバーススイッチシグナル（信号Ｒ８Ｓ、
第２５図参照）が同様にカードリーダ２３から出力され
る。

更に上記信号Ｒ８Ｓが出力されると同時にライトプロテ
クトシグナル（信号ＷＰＳ、第２５図参照）がカードリ
ーダ２３から出力されるが、この信号ＷＰＳは”０”レ
ベルのとき有効であり、この信号ＷＰＳの出力後は書込
み動作が可能な状態とされる。

第２２図では上記の各信号ＷＰＳ 、ＳＢＯ，Ｒ８Ｓを
使用して信号ＷＲＣ（ライドリードコントロール）およ
びリセット信号Ｒ８が作成される。

即ち、信号ＷＰＳはインバータ２１１に入力されるが、
このインバータ２１１の出力端は抵抗Ｒ３０を介してＮ
ＡＮＤゲート２１２の第１入力端に接続される。

またＮＡＮＤゲート２１２の第１入力端は一端を接地さ
れたコンデンサＣ１°の他端にも接続され、またＮＡＮ
Ｄゲート２１２の第２入力端は、信号Ｑｔｔ＋を供給す
る電源に一端を接続される抵抗Ｒ３１の他端および上記
インバータ２１１の入力端に接続される。

ＮＡＮＤゲート２１２の出力はＮＯＲゲート２１５に信
号ＷＴをインバータ２１３により反転させた信号ととも
に入力される。

またＮＯＲゲート２１５の出力はＲ８型ＦＦ２１６のセ
ット入力端Ｓに送られる。

ＦＦ２１６のリセット入力端Ｈには上記信号ＳＢＯをイ
ンバータ２１４により反転させた信号が入力される。

そしてＦＦ２１６のリセット出力が信号ＷＲＣと呼ばれ
カード１１０ロジツク２２に送られる。

信号Ｒ８Ｓは抵抗Ｒ３３に入力され、抵抗Ｆｔａａの出
力端に一端を接続され、且つ他端を接地されるコンデン
サＣ１１を充電させる。

抵抗Ｒ３３の出力端はコンデンサＣ１１の一端側ととも
にＤ型ＦＦ２１８の入力端りに接続される。

また抵抗Ｒ３３の入力側は信号“１”を供給する電源に
一端を接続される抵抗Ｒ３２の他端と接続される。

上記ＦＦ２１８のリセット出力はＮＯＲゲート２１７、
ＮＯＲゲート２２０、Ｄ型ＦＦ２１９のＤ入力端にそれ
ぞれ入力される。

またＦＦ２１９のリセット出力は上記ＮＯＲゲート２２
０に入力され、またこのＮＯＲゲート２２０の出力は信
号ＲＤとともにＡＮＤゲート２２２に入力される。

更にＮＯＲゲート２１７にはＦＦ２１６のリセット出力
（信号ＷＲＣ）が入力されており、ＮＯＲゲート２１γ
の出力およびＡＮＤゲート２２２の出力はともにＯＲゲ
ート２２３を介してリセット信号Ｒ８として出力される
。

また上記ＦＦ２１８゜ＦＦ２１９は発振器２２１から出
力される周波数５００Ｈｚのクロックパルスにより駆動
される。

次に上記回路の動作を第２３図〜第２５図のタイムチャ
ートを参照して説明する。

先ず書込み動作の場合には、信号ＷＴが出力されている
。

したがってインバータ２１３の出力は０″である。

磁気カードをカードリーダ２３のカード挿入口に挿入す
ると移送モータが正方向に回転しはじめ、信号ＳＢＯが
出力され゛１″レベルとなる。

そして磁気カードが完全に挿入され、磁気カードがリバ
ーススイッチにより検出されると”１″レベルの信号Ｒ
８Ｓが出力され（第２５図）、移送モータが逆転しはじ
める。

同時に通常は″１′ルベルにある信号ＷＰＳが反転して
゛０″レベルになる。

信号ＷＰｓが゛０″０″レベルに於いて、第２３図のタ
イムチャートから分かるように、信号ｗＰｓが′０″と
なるとインバータ２１１の出力が１″となりコンデンサ
Ｃ１ｏが徐々に充電され、その充電値が°゛１″１″１
″１″レベルが消失してｕ１９ルベルになるとコンデン
サＣ１ｏが放電しはじめるが、その電位がまだ“１”レ
ベルにある間、ＮＡＮＤゲート２１２の両人力が“１”
レベルとなり、したがってこの期間、ＮＡＮＤゲート２
１２から負方向のパルスが出力される。

したがってＮＯＲゲート２１５からこのとき上記パルス
に同期した正方向のパルスが出力され、このパルスによ
りＲ８型ＦＦ２１６がセット状態にされる。

したがってＦＦ２１６のリセット出力信号、即ち信号Ｗ
ＲＣがこの時点から゛０″レベルに反転する。

（第２５図参照、なお第２５図の縦軸、すなわち時間軸
は一致している）また信号Ｒ８Ｓが出力されると、コン
デンサＣが充電され、その充電値が“１”レベルに達し
、次いで第２４図のタイムチャートにみられるように、
ＦＦ２１８のリセット出力が“０”レベルに反転する。

このようにして第２５図にみられるように、信号ＷＲＣ
，ＦＦ２１８のリセット出力がともにｕＯｕレベルにあ
るときＮＯＲゲート２１７の出力が得られ、この出力は
ＯＲゲート２２３を介してリセット信号Ｒ８として出力
される。

このリセット信号Ｒ８は後述するカード１１０ロジツク
等に送られて磁気カードへのデータの書込みが実行でき
るように各回路がリセットされる。

次に読出し動作のときには、信号ＲＤが出力され、“１
”レベルに保持されている。

勿論信号ＷＴは“０”レベルであるから、インバータ２
１３の出力は“１”となり、したがってＮＯＲゲート２
１５の出力は“０”となり、ＦＦ２１６のセット入力は
常に“０”レベルである。

磁気カードが挿入口に挿入されて移送モータが回転しは
じめ、信号ＳＢＯが出力される以前は、ＦＦ２１６のリ
セット大力信号は゛１″レベルであるからＦＦ２１６は
リセット状態にあり、リセット出力信号、すなわち信号
ＷＲＣは゛１″レベルである。

信号ＳＢＯが出力されてＦＦ２１６のリセット入力が“
０”レベルになってもセット入力“１”が入力しないの
でリセット出力（信号ＷＲＣ）は変化せず、＋４１ ｎ
レベルのままである（第２５図参照）。

このような状態に続いて信号Ｒ８Ｓが出力されると、第
２４図のタイムチャートから分かるように信号Ｒ８Ｓは
両ＦＦ２１８．２１９により遅延されてからＮＯＲゲー
ト２２０に出力される。

ＮＯＲゲート２２０からは、両ＦＦ２１８．２１９のリ
セット出力がともに０″のときにパルス信号ｎ １１１
が出力されＡＮＤゲート２２２に出力される。

したがってＡＮＤＮＯＮＯＲゲ−ト２２０ルス信号に同
期した信号が出力され、この信号は更にＯＲゲート２２
３を介してリセット信号Ｒ８として出力される。

この結果、リセット信号Ｒ８の出力後磁気カードからデ
ータが読取られる。

（５−１１）カード１１０ロジツク２２の詳細説明 次に第２６図を参照して、カード１１０ロジツク２２の
構成を説明する。

先ず、書込み用の制御回路につき説明する。

ライドリードコントロール信号ＷＲＣはタイミング信号
ＰＳＨ１９をインバータ２３２により反転させた信号に
より駆動されるＤ型ＦＦ２３１の入力端りに入力される
。

とのＦＦ２３１の出力からはライトコントロール信号Ｗ
Ｃとその反転信号ＷＣが得られ、後者の信号ＷＣはＤ型
ＦＦ２３３の入力端りに入力される。

このＦＦ２３３の出力信号はＲ８型ＦＦ２３９のセット
入力端Ｓに加えられＦＦ２３９をセット状態にさせる。

またＦＦ２３９のリセット入力端Ｈにはリセット信号Ｒ
８（第２５図）が加えられ、ＦＦ２３９がリセット状態
にされる。

そしてＦＦ２３９のセット出力は後述するセレクトゲー
ム２４３の制御入力端ＫＡに、またＦＦ２３９のリセッ
ト出力はセレクトゲート２４３の制御入力端ＫＢにそれ
ぞれ制御信号として加えられる。

第２０図の説明中にふれたメモリブロック２００〜２０
７内のＲＡＭまたは音色セツティングボード１６から取
出される８ビツトのデータＤ。

−Ｂ７は、この実施例では、下位さ上位にそれぞれ４ビ
ツトずつ、すなわちり。

〜Ｄ３．Ｄ４〜Ｄ７に分けられて磁気カードに書込まれ
る。

すなわち下位の４ビツトのデータＤ。−Ｂ３はセレクト
ゲーム２４２のＡ個入力端Ａ。

−Ａ３に入力され、また上位の４ビツトのデータＤ４〜
Ｄ７は、セレクトゲート２４２のＢ個入力端Ｂ。

−Ｂ３に人力される。

このセレクトゲート２４２の制御入力端ＫＡおよびＫＢ
にはそれぞれ、システムクロックＣＫｏをインバータ２
４０，２４１を介した信号（すなわちシステムクロック
ＣＫｏ）、およびシステムクロックＣＫｏをインバータ
２４０により反転させた信号が加えられる。

したがって、セレクトケートの制御入力端ＫＡにシステ
ムクロックＣＫ。

が加えられる期間、その出力端り。

−Ｂ３から下位４ビツトのデータＤ。

−Ｂ３が出力されて上記セレクトゲート２４３のＡ個入
力端Ａ。

−Ａ３に入力される。

またセレクトゲート２４２の制御入力端ＫＢにシステム
クロックＣＫｏの反転信号が加えられている期間には、
その出力端り。

−Ｂ３から上位４ビツトのデータＤ４〜Ｄ７が出力され
て上記セレクトゲート２４３のＡ個入力端Ａ。

−Ａ３に入力される。

このように、セレクトゲー）２４２は入力される８ビツ
トのデータＤ。

−Ｂ７を４ビツトずつのデータＤ。

−Ｂ３．Ｄ４〜Ｄ７に時間をずらせて出力する８／４ビ
ツト変換素子である。

上記セレクトゲート２４３のＢ個入力端Ｂ。

−Ｂ２には、そのＡ個入力端Ａ。

−Ａ３に入力されるデータＤ。−Ｂ３゜Ｄ４〜Ｄ７が属
するチャンネルコードＣＣ１−ＣＣ５が３ビツトのデー
タとして入力される。

なお、残りのＢ個入力端Ｂ３は常時ｆｌ １ ｔ＋レベ
ルに保持されている。

この結果、上記セレクトゲート２４３の制御入力端ＫＢ
にＦＦ２３９のリセット出力ｅ＋ １ ｔ＋が加えられ
ている期間、セレクトゲート２４３の出力端り。

−Ｂ３からチャンネルコードＣＣ１〜ＣＣ３が磁気カー
ドへの書込み用データＤＯｏ−ＤＯ３として出力され、
またセレクトゲート２４３の制御入力端抱にＦＦ２３９
のセット出力“１”が加えられている期間は、出力端り
。

−Ｂ３から４ビツトずつのデータＤ。

−Ｂ３ ｊ Ｄ４〜Ｄ７が磁気カードへの書込み用デー
タＤＯｏ−ＤＯ３として出力される。

ところで、磁気カードには上記データＤ。

−Ｂ７、チャンネルコードＣＣ１〜ＣＣ３とともにクロ
ックパルスが同時に記録される。

そして読出し操作時にはこのクロックパルスを基準にし
て磁気カードから上記データＤ。

−Ｂ７、チャンネルコードＣＣ。〜ＣＣ３が読取られる
。

この実施例では磁気カードへ書込まれるクロックパルス
を書込みクロックＣＯと呼ぶ。

葎た後述するように磁気カードから読取られたクロック
パルスＣＩ（書込みクロックＣＯの反転信号）を処理し
て読出し操作時に使用されるクロックパルスを読出しク
ロックＣＫ１２と呼ぶ。

ここで上記書込みクロックＣＯの作成回路を説明する。

信号ＷＲＣはＤ型ＦＦ２３１の入力端に入力される。

このＦＦ２３１はタイミング信号ＰＳＨ１９をインバー
タ２８２により反転させた信号により、駆動される。

ＦＦ２３１のセット出力信号は信号ＷＣと称され、アド
レスジェネレータ１１（第１６図）に送られる。

またＦＦ２３１のリセット出力信号Ｗ−Ｃは、書込みク
ロックＣＯ作成回路２３５内のＮＡＮＤゲート２３６に
システムクロックＣＫｏとともに入力される。

ＮＡＮＤゲート２３６の出力端は抵抗Ｒ４０を介してＤ
型ＦＦ２３８の入力端りに接続され、またこの入力端り
はコンデンサＣ１５を介して接地される。

またＦＦ２３８の入力端Ｓには信号ＷＴがインバータ２
３７を介して入力される。

このＦＦ２３８は周波数１００ＫＨｚのクロックパルス
ＣＫ１により駆動されてそのセット出力端Ｑから書込み
用クロックＣＯを出力する。

システムクロックＣＫｏは周波数３９０Ｈｚのクロック
パルスであるが、書込み動作時には、このシステムクロ
ックＣＫｏの立上り（立下り）時にデータが磁気カード
へ書込まれる。

このため磁気カードへ記録されるクロックパルスＣＯが
システムクロックＣＫｏと同一タイミングで出力される
ようなりロックであると、この書込み動作時に何かの原
因でシステムクロックＣＫｏと書込みクロックのタイミ
ングがずれた状態で磁気カードに記録された場合、読出
し動作時にデータを正確に読出せないエラーが発生しう
る。

この実施例の上記書込みクロックＣＯ作成回路２８５に
て作成される書込みクロックＣＯはその立上り（立下り
〕位置がシステムクロックＣＫｏの立上り（立下り）〜
立下り（立上り）位置の中間に位置するように作成され
たクロックである。

このため上記のようなエラーの発生が確実に防止され、
常に安定した読出し動作が実行できる。

こメで書込みクロックＣＯ作成回路２３５の動作を第２
７図のタイムチャートを参照して説明する。

信号ＰＳＨ１９が出力されてＦＦ２３１のリセット出力
（信号ＷＣ）が１１１ ｊｊレベルになると、ＮＡＮＤ
ゲート２３６からはシステムクロックＣＫｏを反転させ
た信号ＣＫ。

が出力される。

この信号ＣＫ。は抵抗Ｒ４０を介してコンデンサＣ１５
を充放電させる。

またＦＦ２３８の入力端Ｓには信号ＷＴ（このとき°゛
１″１″レベル転信号ＷＴ ”Ｏ”が加えられ、また入
力端りにはコンデンサＣの端子電圧が加えられる。

したがって第２７図にみられるように、ＮＡＮＤゲート
２３６に加えられるシステムクロックＣＫＯはコンデン
サＣ１５に充放電される際に時間りだけ遅れてＦＦ２３
８の入力端りに伝達されるため、ＦＦ２３８のセット出
力すなわち書込みクロックＣＯも時間りだけ遅れて出力
される。

この結果、書込みクロックＣＯの立上り（立下り）位置
はシステムクロックＣＫｏの立上り（立下り）〜立下り
（立上り）間の中間に位置するものとなる。

次に、読出し用の制御回路の構成を説明する。

磁気カード上に上述のようにして４ビツト構成で記録さ
れたデータＤ。

−Ｄ３．Ｄ４〜Ｄ７チヤンネルコードＣＣ１〜ＣＣ３は
、この実施例の場合、カードリーダから逆極性の信号Ｄ
１．−ＤＩ３として読取られる。

このためこれら信号ＤＩｏ−Ｄ■３は、ディレィ２４６
の入力端り。

−Ｄ３に入力されて１ビツト分遅延され、その反転出力
端互。

〜互、から極性を反転されて出力される。

ディレィ２４６の出力をデータＤＴ１と呼び、このデー
タＤＴ１はディレィ２４５の入力端り。

−Ｄ３およびディレィ２４４の入力端Ｄ４〜Ｄ７に入力
され、ディレィ２４５にて１ビツト分遅延されて出力さ
れる。

ディレィ２４５の出力端Ｑ。

−Ｑ３からの出力データＤＴ２はディレィ２４４の入力
端り。

−Ｄ３に入力される。ここでまたディレィ２４４にて１
ビツト分遅延されて出力される。

そしてディレィ２４４の出力端Ｑ。〜Ｑ７からの出力デ
ータＤＴ３は８ビツトのデータＤｏ−Ｄ７としてデータ
バス２７へ出力される。

上記のように、磁気カードから読取られた４ビツトのデ
ータＤＩｏ〜責、はディレィ２４５、ディレィ２４４を
介することにより８ビツトのデータＤ。

−Ｄ７としてディレィ２４４から出力される。

したがって両ディレィ２４５，２４４は４／８ビツト変
換素子を形成する。

次に、上記ディレィ２４４〜２４６を駆動するクロック
パルスＳＣ，ＰＣＫ１□、およびリセット信号Ｒの作成
回路、更に上記読出しクロックＣＫ１２の作成回路につ
き説明する。

リセット信号Ｒ８と読出し動作時に出力される制御信号
ＲＤがＡＮＤゲート２５０に入力され、このＡＮＤゲー
ト２５０の出力がＲ８型ＦＦ２５２のセット入力端Ｓに
加えられる。

このＦＦ２５２は信号ＳＢＯをインバータ２５１により
反転された信号をリセット入力端Ｒに入力されてリセッ
ト状態にされ、このリセット出力信号が上記各ディレィ
２４４〜２４６のリセット入力端Ｈに加えられて各ディ
レィ２４４〜２４６が同時にリセットされる。

またＦＦ２５２のセット出力信号は、磁気カードから読
取られたクロックパルスＣＩ（ＣＯクロックパルスＣＩ
は書込みクロックＣＯと逆特性である。

）とともに。Ｘ２逓倍器２５３内のＮＡＮＤゲート２５
４に入力される。

ＮＡＮＤゲ゛−ト２５４の出力はＮＡＮＤゲート２５８
の第１入力端に入力されるほかに、インバータ２５５に
入力される。

インバータ２５５の出力はＮＡＮＤゲート２６０の第１
入力端に入力されるほかに、抵抗Ｒ４１を介して一端を
接地されたコンデンサＣ１６およびインバータ２５６に
入力される。

インバータ２５６の出力はＮＡＮＤゲート２６０の第２
入力端に入力されるほかに、インバータ２５７を介して
ＮＡＮＤゲート２５８の第２入力端に入力される。

更に両ＮＡＮＤゲート２５８．２６０の出力はＮＡＮＤ
ゲート２５９に入力される。

このＮＡＮＤゲート２５９の出力がクロックパルスＳＣ
として両ディレィ２４５，２４６およびＤ型ＦＦ２４９
の各クロック入力端ＣＫに加えられる。

ＦＦ２４９の入力端りとリセット出力端互はともに接続
されており、またそのセット出力信号が信号ＰＣＫ１２
と称されてディレィ２４４のクロック入力端ＣＫに加え
られるほかにＡＮＤゲート２６５の第１入力端に入力さ
れる。

更に、上記クロックパルスＳＣはＳＲ型ＦＦ２６１のセ
ット入力端ＳおよびＡＮＤゲート２６６．２６７．２６
８の各第１入力端に入力される。

またＡＮＤゲート２６６．２６７．２６８および２６５
の各第２入力端には、ＦＦ２６１．ＦＦ２６２．ＦＦ２
６３゜ＦＦ２６４の各セット出力が入力されている。

更に、ＡＮＤゲート２６６．２６７および２６８の各出
力信号はそれぞれＦＦ２６２．ＦＦ２６３゜ＦＦ２６４
の各セット入力端Ｓに入力される。

ＡＮＤゲート２６５の出力信号が上記読出しクロックで
ある。

上記ＦＦ２４９，２６１〜２６４の各リセット入力端Ｒ
にはＦＦ２５２のリセット出力信号を入力されてリセッ
トされる。

ここでクロックパルスＳＣと読出しクロックＣＫ１２の
作成回路の動作を第２８図のタイムチャートを参照して
説明する。

いま信号ＲＤは１″であり、このときリセット信号Ｒ８
が出力されるとＮＡＮＤゲート２５０からリセット信号
Ｒ８に同期した信号“１″が出力され、ＦＦ２５２がセ
ット状態となり、そのセット出力が１″となる。

ここで磁気カードから１発目のクロックパルスＣＩが読
出されると、ＮＡＮＤゲート２５４からはクロックパル
スＣＩの反転信号が出力される。

インバータ２５５の出力はクロックパルスＣＩに同期シ
た信号であり、この信号がコンデンサＣｔａに充電され
る。

このＲＣ回路は遅延素子であるから、インバータ２５６
の出力はインバータ２５５の出力信号の立上りよりやや
遅れて立下り、インバータ２５７を介してＮＡＮＤゲー
ト２５７に、また直接ＮＡＮＤゲート２６０に入力され
る。

したがってＮＡＮＤゲ゛−ト２５８の出力は、ＮＡＮＤ
ゲ゛−ト２５４の出力が立上り、次いでインバータ２５
７の出力が立下るまでの間ｎｏｎレベルとなり、他の期
間は”１″レベルの信号となる。

同様に、ＮＡＮＤゲート２６０の出力は、インバータ２
５５の出力が立上り、次いでインバータ２５６の出力が
立下るまでの間“０”レベルとなり、他の期間は°゛１
″１″１″１″レベルがってＮＡＮＤゲート２５９の出
力である信号ＳＣは両ＮＡＮＤゲート２５８．２６０の
出力が゛°０″レベルのときに”１″レベルのパルス信
号となる。

２発目以下のクロックパルスＣＩが順次読出されるとク
ロックパルスＳＣが２発ずつ出力される。

すなわち、クロックパルスＳＣはクロックパルスＣＩの
立上り、立下り時にそれぞれ出力されるパルスである。

ＦＦ２４９゜ＦＦ２６１〜２６４は読出し動作の開始時
とともにリセットされるから、１発目のクロックパルス
ＳＣが出力されると、ＦＦ２４９のセット出力（信号Ｐ
ＣＫ１２）が１″となり、同時にＦＦ２４９の入力端り
は“０”となる。

したがって２発目のクロックパルスＳＣが出力されると
ＦＦ２４９のセット出力（信号ＰＣＫ１２）が０″とな
る。

したがって信号ＰＣＫ１２は第２８図にみられるような
波形の信号となり、信号ＳＣが出力されるたびに反転す
る。

他方、ＦＦ２６１〜２６４では、１発目のクロックパル
スＳＣによりＦＦ２６１がセットされてそのセット出力
が１″となり、以後保持される。

ＦＦ２６２は２発目のクロックパルスＳＣによりセット
され、またＦＦ２６３．ＦＦ２６４はそれぞれ３発目と
４発目のクロックパルスＳＣによりセットされる。

したがって読出しクロックＣＫ１２は、４発目のクロッ
クパルスＳＣが出力されてＦＦ２６４がセットされてか
ら信号ＰＣＫ１２に同期して出力される。

このように読出しクロツリＣＫ１２は４段のＦＦ２６１
〜２６４の動作により、ディレィ２４４の出力データＤ
Ｔ３（Ｄｏ−Ｄ７）とのタイミングがとられている。

次に、磁気カードから読取られたデータＤＩ０〜ＤＩ３
に含まれるチャンネルコードＣＣ１〜ＣＣ３から、これ
らに対応するチャンネルコードＲＣ１〜ＲＣ３を検出す
る検出回路の構成を説明する。

第１２図の説明中に既に述べたように、この実施例の各
チャンネル信号ＣＨｏ−ＣＨ７は、第１表に示すコード
を有している。

したがってチャンネル信号ＣＨｏ−ＣＨ７（すなわちチ
ャンネルコードＲＣ１〜ＲＣ３）の検出は、相等しい桁
同志、たとえば第１桁目と第５桁目、第２桁目と第６桁
目等を比較すればよい。

また互いに比較されるデータＤ。〜Ｄ７の下位４ビツト
のデータＤ。

−Ｄ３と上位４ビツトのデータＤ４〜Ｄ７はディレィ２
４５の出力データＤＴ２とディレィ２４６の出力データ
ＤＴ１として得られる。

すなわち、ディレィ２４６の出力端ｑの出力（データの
第５桁目）とディレィ２４５の出力端ｑの出力とがＡＮ
Ｄゲート２４７に入力され、このＡＮＤゲート２４７の
出力がイネーブル信号として比較回路２７０の入力端ｅ
ｎａｂｌｅに入力される。

また比較回路２７０の入力端Ａ。−Ａ３および入力端Ｂ
。

−Ｂ３にはそれぞれ、データＤＴ、、データＤＴ２が入
力される。

同時にラッチ回路２４８の入力端ＤＴ１〜ＤＴ３にはデ
ィレィ２４６の出力端互、〜互３の出力（データの第５
〜７桁目）が入力される。

このラッチ回路２４８は比較回路２７０からの一致信号
がクロック入力端ＣＫに入力されると入力されたデータ
をラッチし、その出力端Ｑ１〜Ｑ３から３ビツトのチャ
ンネルコードＲＣ１〜ＲＣ３を出力する。

またラッチ回路２４８は信号ＳＢＯによりリセットされ
る。

上記構成のカード１１０ロジツクの書込み動作および読
出し動作を、次に第２９図と第３０図のタイムチャート
を参照して説明する。

先ず、書込みモードにつき説明する。

このとき信号ＷＴは゛１″レベルである。

また周波数３９０ＨｚのシステムクロックＣＫＯがカー
ド１１０ロジツク２２に入力され、更にリセット信号Ｒ
８が出力されてＦＦ２３９等がリセットされる。

同時に信号ＷＲＣが反転して”０″レベルとなり書込み
動作が可能となる。

そこでサンプリングタイミング信号Ｐ Ｓ Ｈ１９が出
力されるとインバータ２３２で反転した信号がＦＦ２３
１のクロック入力端に加えられ、この信号ＰＳＨ１，の
立上り時にＦＦ２３１の出力端頁から信号ＷＣ”１”が
得られる。

この信号ＷＣをＤ型ＦＦ２３３のＤ端子に入力し、クロ
ックＣＫＯで駆動すると１クロツク遅れてＦＦ２３３の
出力に信号Ｐ Ｓ ”１”が得られる。

これによってＦＦ２３９のセット出力が゛１″レベルに
反転し、以後“１”レベルを保持される。

ＦＦ２３９のセット出力が゛０″レヘルの間、すなわち
ＦＦ２３９のリセット出力が゛′１″レベルの間、セレ
クトゲート２４３の制御入力端ＫＢにＦＦ２３９のリセ
ット出力が加えられているから、このときセレクトゲー
ト２４３の８個入力端の入力データ、すなわちチャンネ
ルコードＣＣ１〜ＣＣ３が出力端り。

−Ｄ３からデータＤｏ−Ｄ３として出力され、磁気カー
ドの先頭に書込まれる。

ここで信号ＰＳＨ１９が出力され、インバータ２３２を
介してＦＦ２３１のクロック入力端ＣＫに加えられると
、ＦＦ２３１のセット出力信号（信号ＷＣ）は信号ＰＳ
Ｈ１，の立上り時に反転して゛０″レベルとなる。

同時に信号ＷＣが°１″レベルとなり、ＮＡＮＤゲート
２３６に入力される。

この時点からＮＡＮＤゲート２３６からは両インバータ
２４０，２４１を介して加えられるシステムクロックＣ
Ｋｏの反転信号が出力され、コンデンサＣＩ５を充放電
させる。

そして第２７図を参照して述べたようにして書込みクロ
ックＣＯが信号Ｐ Ｓ Ｈ２Ｏの出力時から出力されは
じめる。

セレクトゲート２４２はこの時点から、システムクロッ
クＣＫｏの入力状態に応じて入力データＤ。

−Ｄ７のうち、下位４ビツトのデータＤ。

−Ｄ３（Ｌ）または上位４ビツトのデータＤ４〜Ｄ７Ｈ
の各データを交互に出力してセレクトゲート２４３に送
る。

セレクトゲート２４３はＡ個入力端Ａ０〜Ａ３に順次入
力される上記データを出力データＤＯｏ−ＤＯ３として
出力する。

第２９図にみられるように磁気カードの先頭にチャンネ
ルコードＣＣ１〜ＣＣ３が書込まれたあと、そのチャン
ネルＯブロックの下位４ビツトのデータ（ＯＬ）、０ブ
ロツクの上位４ビツトのデータ（ＯＨ）、１ブロツクの
下位４ビツトのデータ（ＩＨ）、・・・と順次者データ
が書込まれてゆく。

また同時に書込みクロックＣＯも各データ（ＯＬ） 、
（ＯＨ）、（ＩＬ）・・・とともに書込まれる。

次に読出し動作を説明する。

この場合、信号ＲＤが゛１″レベルである。

また読出し動作に入る前に、信号ＳＢＯが゛０″レベル
のとき、この信号がインバータ２５１を介してＦＦ２５
２のリセット入力端Ｒに加えられＦＦ２５２をリセット
させでいるので、そのリセット出力“１”により、各デ
ィレィ２４４〜２４６ 、ＦＦ２４９．ＦＦ２６１〜２
６４はすべてリセットされている。

読出し動作に入り、リセット信号Ｒ８が出力されると、
ＡＮＤゲート２５０からこのリセット信号Ｒ８に同期し
た信号が出力され、ＦＦ２５２をセット状態にする。

そしてＦＦ２５２のセット出力゛１″が磁気カードから
読取られたクロックパルスＣＩとともにＮＡＮＤゲート
２５４に入力され、第２８図を参照して説明したように
、信号ＳＣが作成される。

信号ＳＣが出力されはじめると、この信号ＳＣによりデ
ィレィ２４５，２４６．ＦＦ２４９が駆動されはじめる
から、磁気カードから読取られたあるチャンネルのチャ
ンネルコードＣＣ１〜ＣＣ３、データ（ＯＬ）、（ＯＨ
）、（ＩＬ）、…が順次ディレィ２４６に入力され、デ
ィレィ２４５、ディレィ２４４に送り出される。

したがって第３０図にみられるように、各ディレィ２４
６，２４５゜２４４の出力データＤＴ１．ＤＴ２．ＤＴ
３は信号ＳＣ１発分ずつのずれがある。

そして読出しクロックＣＫ１２が出力されはじめると０
ブロツクのデータからデータＤＴ３（Ｄｏ ” Ｄ７
）として出力されテ゛−タバス２７に送り出される。

またチャンネルコードＣＣ１〜ＣＣ３の検出は両データ
ＤＴ１．ＤＴ２の比較が比較回路２７０にて実行され、
一致信号が出力されるとそのチャンネルコードＣＣ１〜
ＣＣ３がラッチ回路２４８によりラッチされ、チャンネ
ルコードＲＣ１−ＲＣ３として出力される。

以上でこの発明の上記実施例の各部の構成とその動作の
説明を終る。

（５−１２）動作モードの詳細説明 次にはじめに述べたこの発明の８つの動作モードの詳細
な説明を関連する図面を参照して説明する。

（１） Ｒ／Ｒモード（ＲＯＭｔｏＲＡＭモード）この
モードはＲＯＭ１４にあらかじめ記憶されている標準音
色情報を演奏開始時に直ちにＲＡＭ１３に転送して演奏
ができるようにするモードである。

電源スィッチ（図示路）を入れ、次いでリセットスイッ
チ３０を押すと、リセット信号ＲＥＴが出力される（第
３１図参照）。

第９図に於いて、信号ＷＴ、信号ＲＤがともに“０”レ
ベルであるから、ＮＡＮＤゲート８７゜８９が開かれ、
発振器８５からの周波数１００ＫＨｚのクロックパルス
がシステムクロックＣＫＯとして出力される。

また第４図に於いて、リセット信号ＲＥＴの消失時に信
号Ｒ／ＲがＦＦ４０から出力され、この信号Ｒ／ＲがＮ
ＯＲゲート１６７（第１６図）に送られる。

このためＮＯＲゲート１６７の出力が０″となってＡＮ
Ｄゲート１６８が閉じ、プログラムカウンタ１６９はプ
ログラムイネーブルされない。

プログラムカウンタ１６９はリセット信号ＲＥＴの出力
時にリセットされながら、これ以後システムクロックＣ
Ｋｏにより駆動されて計数動作を開始し、その出力はデ
ィレィ１７０に与えられて１ビツト遅延されたのちアド
レス信号ＡＤｏ−ＡＤ７としてアドレスバス２６に出力
される。

更にプログラムカウンタ１６９の出力は信号ＦＣ作成回
路１７６にも送られ、プログラムカウンタ１６９の内容
が最大計数値２５５になるたびに信号ＦＣが出力される
。

他方、８進カウンタ６９（第５図）が上記リセット信号
ＲＥＴの出力時にリセットされ、その内容が０となる。

この内容Ｏはゲート回路Ｇ２を介してチャンネルコード
ＣＣ１〜ＣＣ３として出力されるが、このときのこのチ
ャンネルコードＣＣ１〜ＣＣ３はチャンネルＯ（Ｃｈｏ
）を表わしている。

また８進カウンタ６９は信号ＦＣが出力されるたびにそ
の内容が１ずつアップして、チャンネルコードＣＣ１〜
ＣＣ３はチャンネル１、チャンネル２、…吉順次変化す
る。

チャンネルコードＣＣ１〜ＣＣ３はディレィ１８１（第
２０図）により１ビツト遅延されてからデコーダ１８２
によりチャンネルタイミング信号ＣＨｏ、ＣＨｌ、…、
ＯＨ７にデコードされる。

各チャンネルコードＣＣ１〜ＣＣ３と、これらチャンネ
ルコードに対応するアドレス信号ＡＤ０−ＡＤ７はそれ
ぞれディレィ１７０またはディレィ１８１により１ビツ
トずつ遅延されているので、第３１図にみられるように
両者の出力期間のタイミングは合致している。

このようにして各チャンネルごとにアドレスが指定され
るため、第２０図に示す各メモリブロック２００〜２０
７では、そのチャンネルタイミフグ時にＲＡＭおよびＲ
ＯＭがチップセレクトされるとともに、ＲＡＭの制御端
子π／Ｗには書込み指令が出力される。

このためＲＯＭの内容はＲＡＭの対応する個所に順次コ
ピーされてゆく。

チャンネル７に対する書込み動作が終了すると８発目の
信号ＦＣが信号ＦＣ作成回路１１６から出力される。

また信号ＣＨ７がＡＮＤゲート７６（第５図）から出力
されてＡＮＤゲート４２（第４図）を開くので８発目の
信号ＦＣが出力されるとこの信号ＦＣがディレィ４３に
より１ビット分遅延されてからＦＦ４０のリセット入力
端Ｈに入力され、ＦＦ４０がリセットされる。

したがって信号Ｒ／Ｒが反転して０″となり、各メモリ
ブロック２００〜２０７内のＲＡＭ。

ＲＯＭに対するチップセレクト信号が０”となり、Ｒ／
Ｒモードのすべての動作が完了する。

以上のようにして、演奏の開始時に電源スィッチとリセ
ットスイッチを投入すれば、標準音色情報を各チャンネ
ルごとに記憶しているＲＯＭの内容が直ちにＲＡＭに自
動的に書込まれる。

したがってこのあとは所望するチャンネル選択スイッチ
ＳＵ１．ＳＵ２．…、ＳＳ２やこれらチャンネル選択ス
イッチに属するトーンセレクトスイッチＴＳｏ−ＴＳ７
を操作しながら任意の標準音色情報による演奏が行える
。

また、後述するＰ Ｒ−ＷＴモードにより任意の音色情
報による演奏を行っているときでも、このＲ／Ｒモード
の操作を行えば直ちに標準音色情報による演奏に戻るこ
ともできる。

（２）演奏モード 次に第３２図等を参照して演奏モードの操作方法とその
回路動作を説明する。

この演奏モードはチャンネルスイッチとそのチャンネル
スイッチに属するトーンセレクトスイッチを操作するこ
とにより、ＲＡＭ１３（第２０図では１８７で示される
）内の指定されたチャンネル（この実施例では、メモリ
ブロック２００〜２０７内のＲＡＭに対応する）内の指
定されたブロックに記憶されている音色情報を、サンプ
ルホールド、ラッチ回路２１（第２図、第１５図）の該
当チャンネルに常時出力して演奏できるようにしたもの
である。

演奏に入る前に所望するチャンネルのチャンネルスイッ
チとそれに属する所望のトーンセレクトスイッチを操作
しておく。

たとえば、チャンネル０（Ｃｈｏ）のチャンネルスイッ
チＳＵ１とそのトーンセレクトスイッチＴＳｏ、同様に
スイッチＣＨＩ（Ｕ２）とＴＳ、 、 ＣＨ２（Ｌ、）
とＴＳ２．…、ＣＨ７（Ｓ２）とＴＳ７を操作する。

各信号ＷＴ、ＲＤ、ＥＸはともに出力されていないので
第５図のゲート回路Ｇ２のみ開いている。

また信号Ｒ／Ｒも０″であるから、パルス発生回路６４
内のＡＮＤゲート６７が開かれており、このＡＮＤゲー
ト６７からはサンプリングタイミング信号ＰＳＨ２ｏに
同期した信号が出力される。

この信号ＰＳＨ２ｏはＯＲゲート６８を介して８進カウ
ンタ６９のクロック入力端ＣＫに加えられ、カウンタ６
９を駆動する。

カウンタ６９が最初リセット状態にあればカウンタ６９
の内容はＯから＋１されてゆく。

したがってチャンネルコードＣＣ，〜ＣＣ３は信号ＰＳ
Ｈ２゜に同期して順次チャンネルタイミング信号Ｃ１１
−（Ｏ〜ＣＨ７に対応する内容に変化する。

また第９図に於いて、ＮＯＲゲート９２の出力が“１”
であるから、周波数１００ＫＨｚのパルス信号がシステ
ムクロックＣＫＯとして出力される。

このシステムクロックＣＫＯに駆動されて２０ビツトの
シフトレジスタ９９が動作し、上記サンプリングタイミ
ング信号ＰＳＨ２ｏ、ＳＨ０〜５Ｈ１９が順次出力され
る。

次に第１６図に於いて、チャンネルコードＣＣ−ＣＣ５
はデコーダ１４５に入力されてチャンネルタイミング信
号ＣＩ−（０〜ＣＨ７にデコードされ、各チャンネル選
択スイッチＳＵ１〜ＳＳ２に送られる。

そして、たとえばチャンネル選択スイッチＳＵ、では、
トーンセレクトスイッチＴＳｏが投入されているから、
信号ＣＨＯの出力時にスイッチＴＳｏの出力がＯＲゲー
ト群１４６を介して優先エンコーダ１４８に入力される
。

優先エンコーダ１４８の出力をインバーター４９〜１５
１により反転して得られるスイッチＴＳｏのコード信号
「０００ＪがＡＮＤゲート１５２〜１５４、ＯＲゲート
１５５〜１５７を介してプログラムカウンター６９の入
力端Ｐ５〜Ｐ７およびコンパレータ１６１の入力端Ａ、
〜Ａ７に入力される。

またこのとき、すなわちチャンネルタイミング信号がＣ
Ｈ７からＣＨＯに切りかわる時点に、コンパレータ１６
１の両人力の内容が一致して一致信号Ａ＝Ｂが出力され
る。

したがって信号０Ａ＝Ｂが回路１６２から出力されてＯ
Ｒゲート１６６、ＡＮＤゲート１６８を介してプログラ
ムカウンター６９の制御入力端ＰＥに加えられ、プログ
ラムカウンター６９がプログラムイネーブルされて、そ
の入力端Ｐｏ−Ｐ４”０”信号が入力される。

このためプログラムカウンター６９のすべでの入力が０
”となり、その内容が０となって、メモリブロック２０
０内のＲＡＭ１８７のブロック０の番地Ｏが指定される
。

プログラムカウンター６９はシステムクロックＣＫＯが
入力されるたびにその内容が＋１され、その内容はディ
レィ１７０を介してアドレス信号ＡＤｏ−ＡＤ７として
出力されるとともに、コンパレーク１６１の８個入力端
１６１にも入力される。

他方、第２０図に於いて、チャンネルコードＣＣ１〜Ｃ
Ｃ３がディレィ１８１を介してデコーダ１８２に入力さ
れ、チャンネルタイミング信号ＣＨＯがメモリブロック
２００に入力されているから、ＲＡＭ１８７がチップセ
レクトされている。

そしてこのＲＡＭ１８７のアドレス入力端Ａ０−Ａ７に
上記アドレス信号ＡＤｏ−ＡＤ７が入力され、その０番
地の内容（データＤ。

−Ｄ７）から順次読出されてデータバス２７に出力され
る。

なお、ＲＡＭ１８７のＲ／Ｗ入力端には信号０が読出し
指令として入力されている。

また第１５図のサンプルホールド、ラッチ回路に於いて
、チャンネルコードＣＣ−ＣＣ５がデコーダ１３８によ
りデコーされ、チャンネルタイミング信号ＣＨ０がディ
レィ１３９を介して回路１３０に入力されている。

また第２０図のＲＡＭ１８７から読出されたスイッチＴ
Ｓｏに対するデコーダＤ。

−Ｄ７が第１５図のＤ／Ａ変換器１４０およびラッチ回
路１４３に入力され、サンプリングタイミング信号５）
（０〜５Ｈ１０，ＰＳＨ２ｏに同期して、ＲＡＭ１８７
の番地０〜２０に格納されていたデータＤ。

−Ｄ７が各サンプルホールド回路Ｓ／Ｈ６〜Ｓ／Ｈ１９
およびラッチ回路１４３に順次記録される。

またこれらの出力データ０°−０２５は第１図ａのチャ
ンネルＯ（、ＣＨｏ）の楽音形成回路２０に供給される
。

このようにしてチャンネル選択スイッチＳＵ１に対する
動作が完了し、プログラムカウンター６９の内容が２０
となると、コンパレータ１６１の両人力の内容が一致し
、一致信号Ａ＝Ｂが出力され、次いで信号０Ａ＝Ｂが出
力されてプログラムカウンタ１６９がプログラムイネー
ブルされる。

このときチャンネルがチャンネル１に切りかわり、チャ
ンネル選択スイッチＳＵ２のトーンセレクトスイッチＴ
Ｓ、に対する同様な動作が開始される。

この場合、プログラムカウンタ１６９にはメモリブロッ
ク２０１内のＲＡＭの先頭番地として番地３２が与えら
れ、またコンパレータ１６１のＡ個入力端には、ＲＡＭ
の最終番地５２番地が与えられている。

このようにして投入されているチャンネル選択スイッチ
ＳＵ、〜Ｓ８２に対応するＲＡＭの内容が一通りサンプ
ルホールド・ラッチ回路１３０〜１３７に記憶されると
、各チャンネル選択スイッチに対応する鍵盤を操作すれ
ば、異なる音色で演奏を行うことができる。

（３）ＰＲ−ＷＴモード このＰＲ−ＷＴモードは、音色セツティングボード１６
内の楽音決定要素制御ボリュームＴＶＲｏ−ＴＶＲｌ、
または楽音決定要素制御スイッチＴ ５Ｗ２ｏ−Ｔ Ｓ
Ｗ２．を、鍵盤キーを操作しながら操作して、任意の音
色で演奏できるようにするモードであり、上記楽音決定
要素制御ボリュームＴＶＲｏ−ＴＶＲ１９の出力はＡ／
Ｄ変換装置１７によりディジタル量に変換されてデータ
バス２６２にのせられ、更にＤ／Ａ変換装置２０により
アナログ量に変換されてサンプルホールド回路２１ａに
記憶される。

また楽音決定要素制御スイッチＴＳＷ２ｏ−ＴＳＷ２５
の出力はデータバス２７を介してラッチ回路２１ｂに送
られラッチされる。

先ず、第３図、第４図のプロデユーススイッチ３２を操
作する。

またこの例では、チャンネル１（Ｕ２）およびこのトー
ンセレクトスイッチＴＳ１を操作しておき、第１図ａの
上鍵盤１１を操作してこのモードによる演奏を行うもの
と仮定する。

このとき第３図、第４図のオール・セレクトスイッチ３
１を５ＥＬＥＣＴ側に設定する。

これにより、第４図に於いて、信号ＰＲと信号ＳＬが出
力され、ともに１″となる。

また第８図Ｂにみられるように、８進カウンタ６９（第
５図）が信号ＰＳＨ２ｏに駆動されて計数動作を行い、
カウンタ６９の内容はゲート回路Ｇ２を介してチャンネ
ルコードＣＣ１〜ＣＣ３として出力される。

更に第９図に於いて、信号ＷＴ、信号ＲＤはともに出力
されていないから、周波数１００ＫＨｚのクロックパル
スがシステムクロックＣＫｏとして出力される。

したがってサンプリングタイミング信号ＰＳＨ２０，５
Ｈｏ−８Ｈ１９が順次出力されて、第２図または第１５
図のサンプルホールド・ラッチ回路２１（１３０〜１３
７）に送られる。

またチャンネル選択スイッチＳＵ２が操作されているの
で、このチャンネル選択スイッチＳＵ２の出力が優先エ
ンコーダ７１（第５図）ＮＯＲゲート７０に入力される
。

これにより優先エンコーダ７１からチャンネル選択スイ
ッチＳＵ２に対するコード信号が出力されてデコーダ７
９に送られる。

このときデコーダ７９の禁止入力端には、ＮＯＲゲート
７０の出力ｆｌｏｊｌが加えられて禁止が解除されてい
るから、チャンネル選択スイッチＳＵ２に対するチャン
ネルタイミング信号５ＣＨ１がデコーダ７９から出力さ
れ、“１”となる。

以上のようにして各信号が出力されるから、チャンネル
コードＣＣ１〜ＣＣ３はデコーダ１３８（第１５図）に
よりデコードされ、更にディレィ１３９により１ビツト
遅延されてチャンネルタイミング信号ＣＨｏ−ＣＨ７が
サンプルホールド・ラッチ回路１３０〜１３７に入力さ
れる。

また第１２図に於いて、既に詳細に述べたように２１進
カウンタ１０３の計数動作により、デコーダ１０２から
は順次ゲート群１０１内の各ゲート１０１ｏ〜１０１１
９を導通させるタイミング信号が出力されており、楽音
決定要素制御ボリュームＴＶＲｏ−ＴＶＲ，９の出力電
圧は、順次バッファアンプ１０７を介してＡ／Ｄコンバ
ータ１０９に送られ、それぞれ対応するディジタル量の
データに変換され、これらデータはランチ回路１１２，
１１３、セレクトゲート１１５、シフトレジスタ群１１
８を介してセレクトゲート１１９のＡ個入力端Ａ。

−Ａ７に送られている。

また楽音決定要素制御スイッチＴＳＷ２ｏ−ＴＳＷ２５
のオン・オフ情報は直接セレクトゲート１１９のＢ個入
力端Ｂ。

−Ｂ５に送られている。

セレクトゲート１１９からは、タイミング信号ＰＳＨ１
，の出力状態に応じて楽音決定要素制御ボリュームＴＶ
Ｒｏ−ＴＶＲｌ。

出力かまたは楽音決定要素制御スイッチＴＳＷ２゜〜Ｔ
ＳＷ２．の出力がデータＡ／Ｄ５として出力される。

このデータＡ／Ｄ５はコンパレーク１２０により、第１
表に示すように、予め規定されているチャンネルコード
と一致しないかどうかが比較され、データＡ／Ｄ５がチ
ャンネルコードと異っておれば、そのままディレィ１２
３により１ビツト遅延されてからデータバス２６２にデ
ータＤ。

−Ｂ７として送り出され、更にチャンネル信号ＣＨ１の
出力時にＤ／Ａ変換器１４０、（第１５図参照）バッフ
ァアンプ１４１を介して、或いは直接にサンプルホール
ド・ラッチ回路１３１に送られる。

また第１２図に示すデータＡ／Ｄ５が万一チャンネルコ
ードと一致していた場合には、このデータＡ／Ｄ５の１
桁目が“０”とされてからディレィ１２３に出力され、
これによりチャンネルコードとの一致が防止される。

なお、ディレィ１２３の制御入力端ＤＩＳに於いては、
信号５ＣＨ１が常時“１”であるから、チャンネル信号
ＣＨ，の出力時にのみＡＮＤゲーＮ２１１の出力が“１
″となる。

また信号ＰＲもｎ、ｎであるから、ＮＡＮＤゲート１２
６の出力はＡＮＤゲート１２１１の出力に同期してｕＯ
ｕ信号となり、上記の制御入力端ＤＩＳに入力される。

したがってディレィ１２３はチャンネル信号ＣＨ１の出
力期間中解除されて、上述のようにデータＡ／Ｄ５をデ
ータＤ。

−Ｂ７としてデータバス２６□に出力する。

またデータＤ。−Ｂ７はディレィ１２３により、更にチ
ャンネルタイミング信号ＣＨｏ−ＣＨ７はディレィ１３
９によりそれぞれ１ビツト遅延されているので、第１５
図のサンプルホールド、ラッチ回路１３０〜１３７には
同一タイミングで入力される。

以上のようにして、上記例では、サンプルホールド・ラ
ッチ回路１３１に、チャンネル選択スイッチＳＵ２のト
ーンセレクトスイッチＴＳ、に対する楽音決定要素制御
ボリュームＴＶＲｏ−ＴＶＲｌｇ、楽音決定要素制御ス
イッチＴＳＷ２ｏ−ＴＳＷ２．の出力データがチャンネ
ルタイミング信号ＣＨ１の出力ごとにデータバス２６□
を介して送られてくる。

したがって上鍵盤１．を操作すれば、この設定された音
色情報による演奏が行える。

勿論、演奏中に何れかの楽音決定要素制御ボリュームや
楽音決定要素制御スイッチを同時に操作すれば、その都
度具った音色で演奏が行える。

勿論投入するチャンネル選択スイッチの数やトーンセレ
クトスイッチの数を増やせば、更に複雑な音色による演
奏を自由に行うことができる。

（４）ＰＲ−ＷＴモード このモードは、上述したＰＲ−ＷＴモードにて設定され
た音色情報り。

−Ｄ７をデータバス２６２を介してカード１１０ロジツ
ク２２に送りこのカード１１０ロジツク２２にて上記８
ビツトの情報を４ビツトの情報に変換し、併せて書込み
クロックを作成して書込みクロックを上記４ビツトの情
報とともに磁気カードに記録する。

Ｐ Ｒ−ＷＴモードのスイッチ操作に続いて、カードリ
ーダ２３に磁気カードをセットする。

次いで書込みスイッチ２８を操作する。

このとき第４図のＦＦ４７が書込みスイッチ２８の出力
信号によりセットされてそのセット出力により信号ＷＴ
が′１″となる。

この信号ＷＴにより第９図のＮＡＮＤゲート８８が規制
解除され、一方ＮＡＮＤゲート８７が閉じられる。

この結果、このＰ Ｒ−ＷＴモードで使用される周波数
３９０ＨｚのクロックにシステムクロックＣＫＯが切り
かわる。

このシステムクロックＣＫｏによりＦＦ９８、シフトレ
ジスタ９９が駆動されるので、これらから出力されるサ
ンプリングタイミング信号５Ｈｏ−８Ｈ２ｏ、ＰＳＨｏ
−ＰＳＨ２ｏの周波数も変化する。

また上述したＰＲ−ＷＴモードのスイッチ操作はそのま
まであるから、信号ＰＲ１信号ＳＬが出力されている。

またチャンネル選択スイッチＳＵ、とトーンセレクトス
イッチＴＳ１も投入されている。

更に、Ｐ Ｒ−ＷＴモード時と同様に、第５図のカウン
タ６９の出力がゲート回路Ｇ２を介してチャンネルコー
ドＣＣ，〜ＣＣ３として出力される。

また楽音決定要素制御ボリュームＴＶＲｏ−ＴＶＲ１９
、楽音決定要素制御スイッチＴＳＷ２ｏ−ＴＳＷ２５の
出力が信号ＰＳＨ１９の出力状態に応じてセレクトゲー
ト１１９（第１２図）から出力され、ディレィ１２３に
より１ビツト遅延されてデータＤ。

〜Ｄ７としてデータバス２６２に出力されている。

また、チャンネル１のトーンセレクトスイッチＴＳ、の
出力が第１６図の優先エンコーダ１４８に入力され、Ｐ
Ｒ−ＷＴモードで述べたようにプログラムカウンタ１６
９、コンパレータ１６１が動作している。

プログラムカウンタ１６９の出力はディレィ１７０によ
り１ビツト遅延されてアドレスバスクＡＤｏ−ＡＤ７と
してアドレスバス２６に出力されている。

このとき、カードリーダ制御ロジック２４（第２２図）
では、第２５図のタイムチャートにみられるように、カ
ードリーダ２３から出力される制御信号Ｒ８Ｓ 、ＷＰ
Ｓ 、ＳＢＯから信号ＷＲＣ、リセット信号Ｒ８が作成
される。

また第２６図のカード１１０ロジツク２２では、ＦＦ２
３９がリセット状態にあるときにはセレクトゲート２４
３からチャンネル１を表わすデータＤＯｏ−ＤＯ３が出
力され磁気カードに書込まれる。

次いでＦＦ２３９がセットされるとデータバス２７から
送られてきた８ビツトのデータＤ。

−Ｄ３がシステムクロックＣＫｏの１″とｕＯｕの各状
態に応じてセレクトゲート２４２から４ビツトのデータ
Ｄ。

−Ｄ３．Ｄ４〜Ｄ７として出力され、更にセレクトゲー
ト２４３からこれらデータがデータＤＯｏ−Ｄ０３とし
て出力され磁気カードに書込まれる。

同時に回路２３５では書込みクロックＣＯが作成されて
上記各データＤＯｏ−ＤＯ３と同時に磁気カードに書込
まれる。

このようにして上記トーンセレクトスイッチＴＳ、に対
する音色データが１ブロック分、すなわち２１ワ一ド分
書込まれると、第１６図のコンパレータ１６１から一致
信号Ａ＝Ｂが出力され、したがって信号０Ａ−Ｂが出力
される。

この結果、第４図のＡＮＤゲート４４の出力が“１”と
なり、この信号が両ＯＲゲート４５，４６を介してＦＦ
４７のリセット入力端Ｈに加えられ、ＦＦ４７かリセッ
トされる。

したがって信号ＷＴが消失し、上記トーンセレクトスイ
ッチＴＳ１に対するＰＲ−ＷＴモードが完了する。

これにより１音色分のデータが磁気カードに記録される
。

上記ＰＲ−ＷＴモードとＰＲ−ＷＴモードを連続して何
度も繰返せば、多数の音色情報が多数の磁気カードに記
録でき、したがって演奏に際して任意の磁気カードを選
択し、その磁気カードに記録されている音色情報を使っ
て直ちに演奏に入ることができる。

また、上記のようにして作成した８枚の磁気カードを後
述するＲＤ−８Ｌモードの操作によりあるチャンネルの
各ブロックに順次書込み、次いで後述するＷＴ−ＡＬモ
ードにより１枚の磁気カードに８音色分のデータを記録
すれば、演奏に際して更に便利になり、また使用される
磁気カードの枚数も少くてすむ。

（５）ＲＤ−８Ｌモード このモードは上述したＰＲ−ＷＴモードおよびＰＲ−Ｗ
Ｔモードにより１音色分の情報を記録された１枚の磁気
カードから、この１音色分の情報を任意のチャンネルの
任意のブロック内に書込み、演奏に利用できるようにす
るモードである。

いま、１音色分の情報をそれぞれ記憶した磁気カードが
既に多数作成されているものとすん先ず第８図および第
４図で示されるオール・セレクトスイッチ３１をセレク
ト（ＳＬ）側に設定し、次いでカードリーダ２３に１音
色分の情報を記憶している磁気カードをセットする。

次に読出しスイッチ２７を操作し、所望のチャンネルの
チャンネル選択スイッチとそのトーンセレクトスイッチ
を１個ずつ操作する。

この例ではチャンネル選択スイッチＳＵ２とトーンセレ
クトスイッチＴＳｏを操作するものとする。

このような各スイッチの操作により、第４図のＦＦ４９
がセットされて信号ＲＤが′１″となり、また信号ＳＬ
も１″となる。

また第５図のチャンネル選択スイッチＳＵ２が投入され
ているからその出力が優先エンコーダ７１とＮＯＲゲー
ト７０に入力される。

このためデコーダ７９が禁止解除されて動作状態となり
、また優先エンコーダ７１からチャンネル選択スイッチ
ＳＵ２のコード信号が出力されて上記デコーダ７９とゲ
ート回路Ｇ３に出力される。

ゲ゛−ト回路Ｇ３はＯＲゲート８０から出力される信号
ＲＤ−８Ｌにより開かれている。

したがってゲ゛−ト回路Ｇ３からはチャンネル１を表わ
すチャンネルコードＣＣ１〜ＣＣ３が出力され、またデ
コーダ７９からは信号５ＣＨ１が出力される。

また磁気カードがデータを読取られはじめる直前に第２
２図Φカードリーダ制御ロジック２４からリセット楡号
Ｒ８が出力される。

このリセット信号Ｒ８は第１６図のプログラムカウンタ
１６９の制御入力端ＰＥにＯＲゲート１６６、ＡＮＤゲ
ート１６８を介して入力され、プログラムカウンタ１６
９をプログラムイネーブルさせ、その入力端Ｐ０−Ｐ４
に信号“０”を供給させる。

このときプログラムカウンタ１６９の入力端Ｐ５〜Ｐ７
には優先エンコーダ１４８から出力されるトーンセレク
トスイッチＴＳｏのコード信号「０００１が入力されて
いる。

このコード信号は同時にコンパレータ１６１の入力端Ａ
５〜Ａ７にも入力される。

更にリセット信号Ｒ８によりカード１１０ロジツク（第
２６図）のＦＦ２５２がセットされる。

次いで磁気カードからクロックパルスＣＩがデータＤＩ
ｏ−ＤＩ３とともに読取られはじめるが、このクロック
パルスＣＩから作成される読出しクロックＣＫ、２はク
ロックパルスＣＩより４ビツト遅れて出力される（第２
８図参照）から、１発目のクロックパルスＣＩが読取ら
れてこのクロックパルスＣＩに対応する１発目の読出し
クロックＣＫ１°が出力されるまでに、チャンネル１を
表わすチャンネルコードＲＣ，〜ＲＣ３が第２６図のラ
ッチ回路２４８から先ず出力される。

（第３０図、第３３図参照）次いで１発目の読出しクロ
ックＣＫ１２が出力されると、に山ゲ二） ９０ （第
９図）から読出しクロックＣＫ１２が出力され、以後こ
の読出しクロックＣＫ１２がシステムクロックＣＫｏと
して出力される。

したがってＦＦ９８とシフトレジスタ９９がこのシステ
ムクロックＣＫｏにより駆動され、信号ＳＨ８〜５Ｈ２
ｏ、ＰＳＨｏ−ＰＳＨ２ｏが出力されはじめる。

また上記プログラムカウンタ１６９（第１６図）もシス
テムクロックＣＫＯに駆動されて内容Ｏから＋１されて
ゆき、アドレス信号ＡＤ３〜ＡＤ７としてアドレスバス
２６Ｉに出力される。

チャンネル１に対応するメモリブロック２０１（第２０
図）内のＲＡＭがこのとき、チャンネル信号ＣＨ１と信
号５ＣＨ１によりチップセレクトされており、上記アド
レス信号ＡＤｏ−ＡＤ７と、磁気カードから読取られた
データＤ。

−Ｄ７がＲＡＭに入力される。

またこのＲＡＭには書込み指令＋１１１１がＡＮＤゲー
ト１８６から送られている。

この結果、第１６図のプログラムカウンタ１６９の内容
に応じて順次ＲＡＭ内のブロックＯの番地Ｏ〜２０に上
記データＤ。

−Ｄ７が順次書込まれる。

書込みがすべて終了するとコンパレータ１６１から一致
信号Ａ＝Ｂが出力され、次いで信号ＯＡ−〇が出力され
ると、第４図のＦＦ４７およびＦＦ４９のリセット入力
端Ｒに゛１″レベルの信号ＳＬ・０Ａ＝Ｂが入力されＦ
Ｆ４７およびＦＦ４９がリセットされる。

したがって信号ＷＴおよびＲＤが０″となる。

以上の動作により磁気カード内の１音色分の情報が指定
されたチャンネル１のＲＡＭ内のブロック０にすべて書
込まれる。

ＰＲ−ＷＴモードでも述べたように、異なる情報を１音
色分ずつ記憶している８枚の磁気カードにつき上記のＲ
Ｄ−８Ｌモードを８回繰返せば、たとえばチャンネル１
のＲＡＭの全ブロック（０〜７ブロツク）に８音色分の
データを記憶させることができる。

この際チャンネル選択スイッチＳＵ１とともにトーンセ
レクトスイッチＴＳｏ−ＴＳ７のうちブロックＯ〜７に
対応するものを操作すればよい。

このようにしてチャンネル１のＲＡＭに書込まれた８音
色分の情報は次に述べるＷＴ−ＡＬモー゛ドの操作によ
り、１枚の磁気カードに書込むことができる。

上記ＲＤ−８Ｌモードの操作により、ある音色情報をＲ
ＡＭの任意のチャンネルの任意のブロック（実施例では
、任意のチャンネルのＲＡＭの任意のブロック）内に書
込むことができ、これにより、演奏に際し、ある系列の
トーンセレクタスイッチを選択しながら、任意の音色で
演奏できる利点がある。

（６）ＷＴ−ＡＬモード このモードはＲＡＭ内に上記ＲＤ−８Ｌモードを繰返し
て書込まれた８音色分の情報を１枚の磁気カード内に記
録するモードである。

この例では、チャンネル１のＲＡＭ内のデータを磁気カ
ードに記録するものとすると、チャンネル選択スイッチ
ＳＵ２を操作し、次いでオール・セレクトスイッチ８１
をオール（ＡＬＬ）側に設定する。

そして８音色分の記憶容量をもつ磁気カードをカードリ
ーダ２３にセットし、最後に書込みスイッチ２８を操作
する。

上記スイッチ操作により、信号ＡＬＬ、ＷＴがともにｅ
＋ Ｉ Ｉ＋となる。

これによって第９図のＮＡＮＤゲート８７を閉じ、ＮＡ
ＮＤゲート８８を開くのでシステムクロックＣＫｏは周
波数３９０Ｈｚの書込み用クロックに切りかえられる。

またこのシステムクロックＣＫＯによりサンプリングタ
イミング信号５Ｈｏ−８Ｈ２ｏ、ＰＳＨｏ−ＰＳＨ２ｏ
が出力される。

また第５図のゲート回路Ｇ３を介してチャンネル選択ス
イッチＳＵ２を表わすチャンネルコードＣＣ１〜ＣＣ３
が出力される。

また信号ＳＣＨ，がデコーダ７９から出力される。

また第２２図において磁気カードがリバーススイッチに
より検出され、リセット信号Ｒ８がカードリーダ匍制御
ロジック２４から出力されると、このリセット信号Ｒ８
によりＦＦ２３９（第２６図）がリセットされ、そのセ
ット出力が０″、リセット出力が１″となる。

同時にＡＮＤゲ゛−ト１７３（第１６図）の出力ＡＬ−
Ｒ８が１″となり、プログラムカウンタ１６９がこのと
きリセットされてその内容が０となる。

このプログラムカウンタ１６９はシステムクロックＣＫ
Ｏが出力されるたびにその内容が＋１されてゆく。

ところで第３４図のタイムチャートにみられるように、
プログラムカウンタ１６９はその内容が２０となると、
次のタイミングで第１６図のＡＮＤゲート１７２の出力
ＣＫｏ−ＷＣ−ＰＳＨ２０−ＡＬが１″となり、再度リ
セットされ、その内容が０となる。

これは第２９図のタイムチャートから分かるように、信
号ＷＣが信号ＳＨ１゜が出力され、次いで信号５Ｈ２ｏ
が現われたときｕＯｕとなるためである。

第１６図のプログラムカウンタ１６９が最初リセットさ
れてから再度リセットされるまでの期間、上記ＦＦ２３
９のリセット出力が１″であるからセレクトゲート２４
３のＢ個入力端Ｂ。

−Ｂ５に入力されるチャンネルコードＣＣ１〜ＣＣ３が
磁気カードに記録される。

またチャンネルコードＣＣ１〜ＣＣ３および信号５ＣＨ
１によりメモリブロック２０１（第２０図）のＲＡＭが
チップセレクトされており、またこのＲＡＭには読出し
指令が送られている。

したがってプログラムカウンタ１６９が再度リセットさ
れてその内容が０となり、順次＋１されてゆくさ、その
内容はアドレスデータＡＤｏ−ＡＤ７として出力され、
メモリブロック２０１の上記ＲＡＭに送られる。

またこのとき第２６図のＦＦ２３９のセット出力が１″
になっているから、セレクトゲート２４３からは、ＲＡ
Ｍから送られてきた８ビツトのデータＤ。

−Ｂ７が４ビツトずつのデータＤｏｏ−ＤＯ３，ＤｉＤ
７として出力され、書込みクロックとともに磁気カード
に書込まれる。

このようにして、０ブロツクの音色情報から順にＲＡＭ
から読出されてゆき、磁気カードに書込まれる。

プログラムカウンタ１６９の内容が２５５となると、信
号ＦＣが回路１７６（第１６図）から出力され、この信
号ＦＣが両ＯＲゲート４５，４６（第４図）を介してＦ
Ｆ４７のリセット入力端Ｈに加えらる。

したがってＦＦ４７かリセットされて信号ＷＴが０″と
なり、チャンネル１のＲＡＭの全ブロックの内容がすべ
て１枚の磁気カードに記録される。

以上のようにして、１枚の磁気カードに８音色分の情報
が書込まれたから、このような磁気カードを多数用意し
ておけば、次に述べるＲＤ・ＡＬモードの説明から分か
るように、上記磁気カードの内容を演奏前にＲＡＭに読
込んで、短時間のうちに多数の音色情報をミュージック
シンセサイザにセットできる。

（７）ＲＤ−ＡＬモード このモードでは、上記ＷＴ−ＡＬモードにより８音色分
の情報を書込まれた１枚の磁気カードから、任意のチャ
ンネルのＲＡＭの全ブロック内に上記８音色分の情報を
書込むモードである。

この場合、磁気カードの先頭に書込まれているチャンネ
ルに依らず、チャンネルスイッチによりチャンネルを指
定してその指定されたチャンネルのＲＡＭ内に８音色分
の情報をコピーする場合と、磁気カードの先頭に書込ま
れているチャンネルのＲＡＭ内に情報をコピーする場合
と２通りある。

先ずチャンネルを指定する場合の操作方法と動作を第３
５図等を参照して説明する。

第３図および第４図のオール・セレクトスイッチ３１を
オール（ＡＬＬ）側に設定し、８音色分の情報を書込ま
れている１枚の磁気カードをカードリーダ２８（第２図
）にセットする。

次に読出しスイッチ（ＲＥＡＤ）２７を押し、最後にチ
ャンネル選択スイッチを１個、たとえばチャンネル１の
ＳＵ２を押してチャンネルを指定する。

上記スイッチ操作により、信号ＡＬＬ、信号ＲＤがとも
に“１”となる。

また第５図に於いて。信号ＲＤ−ＡＬが”１″のためゲ
ート回路Ｇ３が開かれている。

チャンネル選択スイッチＳＵ２が投入されているから、
優先エンコーダ７１、ゲート回路Ｇ３を介してチャンネ
ル１を表わすチャンネルコードＣＣ１〜ＣＣ３が出力さ
れる。

更に、デコーダ７９からチャンネルタイミング信号５Ｃ
Ｈ１が出力される。

また信号ＡＬが１″のため、ＮＯＲゲート１６７（第１
６図）の出力がｎＯｕとなる。

このためプログラムカウンタ１６９のＰＥ端子はこのモ
ードでは常に°゛０″となり、プログラムイネーブルさ
れない。

磁気カードがリバーススイッチに検出されてリセット信
号Ｒ８（第２５図）が出力されると、ＡＮＤゲート１７
３の出力ＡＬ−Ｒ８が１″となり、この信号によりプロ
グラムカウンタ１６９がリセットされてその内容がＯと
なる。

また信号ＣＨ１と信号ＳＣＨ，によりメモリブロック２
０１のＲＡＭがチップセレクトされており、またこのＲ
ＡＭには書込み指令が出力される。

ＲＤ−３Ｌモードの説明中にも述べたように、このモー
ドで使用される読出しクロックＣＫ、２は、磁気カード
から読取られたクロックＣＩより４ビツト遅れて出力さ
れるから、第１見目の読出しクロックＣＫ１２が出力さ
れるまでは第１６図のプログラムカウンタ１６９の内容
はＯのまま変化せず、したがってアドレス信号ＡＤｏ−
ＡＤ７は０を表わしている。

この期間、磁気カードからチャンネルコードＣＣ１〜Ｃ
Ｃ３が読取られてデータＤＩｏ−ＤＩ３として第２６図
のディレィ２４６に入力され、更にデータＲＣ，〜ＲＣ
３としてラッチ回路２４８から出力される。

然しなから、第５図に於いて、チャンネル選択スイッチ
ＳＵ２が投入されてＮＯＲゲート７０の出力が“０′で
あるため、ＡＮＤゲート７７の出力も”０″となり、ゲ
ート回路Ｇ、が閉じている。

このため上記チャンネルコードＲＣ１〜ＲＣ３はゲート
回路Ｇ１から出力されず、このチャンネルコードは使用
されない。

すなわち、チャンネル選択スイッチＳＵ２で指定された
チャンネル１が使用され、磁気カードに書込まれていた
チャンネルは使用されない。

読出しクロックＣＫ、２が出力されはじめると、ＮＡＮ
Ｄゲート８７，８８が閉じられているためこのクロック
ＣＫ１□がシステムクロックＣＫｏとなり、プログラム
カウンタ１６９は＋１ずつされてその内容が変化する。

したがってアドレス信号ＡＤｏ−ＡＤ７が出力されはじ
めてメモリブロック２０１のＲＡＭのアドレスが順次指
定され、磁気カードから読取られて８ビツトに変換され
た対応するデータＤ。

−Ｄ７がＲＡＭ内に書込まれる。

プログラムカウンタ１６９の内容が２５５となると回路
１７６から信号ＦＣが出力され、この信号ＦＣによりＦ
Ｆ４９がリセットされて信号ＲＤが０″となり、指定し
たチャンネル１のＲＡＭ内への８音色分の情報の書込み
が完了する。

次にチャンネル選択スイッチによりチャンネルを指定す
ることなく、磁気カニドの先頭に書込まれているチャン
ネルにしたがってそのチャンネルのＲＡＭ内へ８音色分
の情報を書込む場合につき説明する。

操作方法は、何れのチャンネル選択スイッチも操作しな
いこと以外は前者の場合と同じである。

チャンネル選択スイッチが操作されないため、デコーダ
７９（第５図）からの信号５ＣＨｏ−８ＣＨ７は何れも
出力されない。

またＮＯＲゲート７０の出力が１″となるから、ＡＮＤ
ゲート７７の出力が１″となり。

この信号“１”により、ゲート回路Ｇ１がゲート回路Ｇ
３に代って開かれる。

この場合の回路動作は、前者と殆ど同一であるか、磁気
カードからチャンネルコードＲＣ１〜ＲＣ３が読取られ
ると、このチャンネルコードＲＣ１〜ＲＣ３がゲート回
路Ｇ１からチャンネルコードＣＣ１〜ＣＣ３として出力
される。

したがってこのチャンネルコードＣＣ１〜ＣＣ３により
そのチャンネルのＲＡＭがチップセレクトされる。

そしてこのＲＡＭの全ブロックに８音色分の情報が書込
まれる。

以上のようにして磁気カード内の８音色分の情報がある
チャンネルのＲＡＭにコピーされれば、演奏に際しては
トーンセレクトスイッチＴＳＷｏ−ＴＳＷ７を操作しな
がら任意の音色による演奏が自由に行える。

（８）ＥＸモード このモードは同一チャンネル内または異なる２チヤンネ
ル内のブランクの内容（音色情報）を互いに交換するモ
ードであり、一時記憶用のＲＡＭ１５が利用される。

先ず、同一チャンネルのＲＡＭ内の２つのブロックに記
憶されている情報を互いに交換する場合の操作方法とそ
の動作を、第３６図、第３７図等を参照して説明する。

オールセレクトスイッチ３１（第３図、第４図）をセレ
クト側にセットし、内容を交換したいＲＡＭが属するチ
ャンネルのチャンネル選択スイッチ、たとえばチャンネ
ル１のスイッチＳＵ２を操作し、またこのチャンネル１
のＲＡＭ内の交換したいブロック、たとえばブロック１
と７に対応するトーンセレクトスイッチＴＳ１．ＴＳ７
を操作する。

最後に、イクスチェンジスイッチ２９を操作する。

これらのスイッチ操作により、信号ＳＬが１″となる。

また、両信号ＷＴ−ＲＤがともに０″であるから、ＮＡ
ＮＤゲート８７（第９図）が開き、周波数１００ＫＨｚ
のシステムクロックＣＫＯとなる。

このシステムクロックＣＫｏにより、信号５Ｈｏ−８Ｈ
２ｏ、ＰＳＨｏ−ＰＳＨ２ｏの周波数も変化して出力さ
れる。

ここでＦＦ５５（第４図）はリセット状態にあるのでイ
ンバータ５６の出力は１″でありシフトレジスタ５７は
リセットされている。

そうしてイクスチェンジスイッチ２９の操作によりＦＦ
５５ （第４図）がセットされ、そのセット出力信号
により信号ＥＸが１″となる。

とシフトレジスタ５７がリセット解除され、信号ＰＳＨ
２ｏにより順次シフトされる。

すなわちこのシフトレジスタ５７は信号ＰＳＨ２゜が出
力されるたびに信号ＥＸ１．ＥＸ２．ＥＸ３゜ＥＸ４を
発生し、信号ＥＸ５の出力時にリセットされて初期状態
に戻る。

チャンネル選択スイッチＳＵ１の出力は、優先エンコー
ダ７１，７２（第５図）に入力されており、またゲート
回路Ｇ３は上記信号ＥＸ１．ＥＸ４の出力時に開かれ、
またゲート回路Ｇ４は信号ＥＸ２．ＥＸ３の出力時に開
かれる。

したがって両ゲート回路Ｇ３．Ｇ４からチャンネル１を
表わすチャンネルコードＣＣ１〜ＣＣ３が出力される。

また、テ゛コーダ７９からは信号５ＣＨｏが出力され、
この信号５ＣＨＯとチャンネルコードＣＣ１〜ＣＣ３か
ら作成される信号ＣＨ１（第２０図参照）により、メモ
リブロック２０１のＲＡＭがチップセレクトされている
。

なお、このＲＡＭの端子π／Ｗには、信号ＥＸ３．ＥＸ
４の出力時にＡＮＤゲート１８８の出力“１”を加えら
れて書込み指令を受け、また信号ＥＸ１．ＥＸ２の出力
時には０″を加えられて読出し指令を受ける。

更に第１６図に於いて、デコーダ１４５からチャンネル
タイミング信号ＣＨ１がチャンネル選択スイッチＳＵ２
に対し出力される。

またトーンセレクトスイッチＴＳ１とＴＳ７が投入され
ているから、スイッチＴＳ、の出力は優先エンコーダ１
４７を介してスイッチＴＳ７の出力は優先エンコーダ１
４８を介してそれぞれ出力される。

優先エンコーダ１４７は、第１９図にみられるように、
信号ＥＸ１゜ＥＸ２の出力期間中イネ−フルされてスイ
ッチＴＳに対するコード信号「０１１」をプログラムカ
ウンタ１６９の入力端Ｐ５〜Ｐ７に出力する。

またプログラムカウンタ１６９は信号ＰＳＨ２ｏの出力
ごとにＡＮＤゲート１７９の出力Ｐ Ｓ Ｈ２Ｏ”ＥＸ
が１″となるためプログラムイネーブルされてその入力
端Ｐ。

−Ｐ４に信号ｕＯｔ＋を加えられる。

また一時記憶用ＲＡＭ１９８（第２０図）は信号ＥＸに
よりチップセレクトされているが、信号ＥＸ１．ＥＸ２
の出力時には書込み指令を受け、信号ＥＸ３．ＥＸ４の
出力時には読出し指令を受ける。

更にＲＡＭ１９８のアドレス入力端ＡＤ５は信号ＥＸ２
．ＥＸ４の出力時に、これらの信号により゛１″レベル
に保持されている。

以上のように各信号が出力されるので、イクスチェンジ
スイッチ２９が投入されてから１発目の信号ＰＳＨ２ｏ
が出力されると、信号ＥＸ、が出力されて゛°１″レベ
ルとなり、２発目の信号ＰＳＨ２゜が出力されるまで保
持される。

また１発目の信号ＰＳＨ２ｏによりプログラムカウンタ
１６９がプログラムイネーブルされ、且つ入力端Ｐ、〜
Ｐ７には優先エンコーダ１４８から出力されるトーンセ
レクトスイッチＴＳ７のコード信号［１１１Ｊが入力さ
れる。

したがってプログラムカウンタ１６９の内容が２２４と
なりＲＡＭのブロック７（ＢＬ７）の先頭番地が与えら
れる。

プログラムカウンタ１６９はシステムクロックＣＫＯが
入力されるたびに＋１されその内容がアドレス信号ＡＤ
ｏ−ＡＤ７として出力されてメモリブロック２０１のＲ
ＡＭのアドレス入力端と一時記憶用ＲＡＭ１９８のアド
レス入力端ＡＤｏ−ＡＤ４に与えられる。

したがってメモリブロック２０１のＲＡＭのブロック７
の情報が順次ＲＡＭ１９８のブロックＯ（何故ならば、
ＲＡＭ１６９のアドレス入力端ＡＤｏ−ＡＤ７には、１
発目の信号ＰＳＨ２ｏの出力時にすべて０″が加えられ
、以後プログラムカウンタ１６９とともに＋１され、そ
の内容は０番地から２０番地まで変化し、これはブロッ
クＯにあたるためである。

）に書込まれる。

第３７図にはこの状態を図式的に示しである。

プログラムカウンタ１６９の内容が２４４となると、こ
の書込み動作が終了し、次いで２発目の信号ＰＳＨ２ｏ
が出力される。

この信号ＰＳＨ２ｏにより信号ＥＸ２が出力されるさと
もに、プログラムカウンタ１６９がプログラムイネーブ
ルされてその入力端Ｐ。

−Ｐ４に信号“０”を加えられ、また入力端Ｐ５〜Ｐ７
には優先エンコーダ１４７から出力されるスイッチＴＳ
１のコード信号「００１」が入力される。

この結果、プログラムカウンタ１６９の内容は、メモリ
ブロック２０１のＲＡＭのブロック１の先頭番地３２を
設定され、以後＋１されて４２まで変化する。

他方、一時記憶用ＲＡＭ１９８のアドレス入力端ＡＤｏ
−ＡＤ、には、２発目の信号ＰＳＨ２ｏの出力時に入力
端ＡＤ５のみが１″となって番地３２を設定されている
。

これはＲＡＭ１９８のブロック１の先頭番地である。

したがって信号ＥＸ２の出力中に、メモリブロック２０
１のＲＡＭのブロック１の内容が、一時記憶用ＲＡＭ１
９８のブロック１にも書込まれる。

プログラムカウンタ１６９の内容が５２になればこの書
込み動作が完了し、次いで３発目の信号ＰＳＨ２ｏが出
力され、同時にＥＸ３が′１′”となる。

前述したことと同様にして、このときプログラムカウン
タ１６９がプログラムイネーブルされ、また入力端Ｐ、
〜Ｐ７にはスイッチＴＳ１のコード信号「００１」が入
力されて、プログラムカウンタ１６９の内容が再び３２
となる。

他方、ＲＡＭ１９８のアドレス入力はすべて”０″とな
り、ＲＡＭ１９８のブロック０が指定される。

このときからＲＡＭ１９８には読出し指令が出力され、
他方メモリブロック２０１内のＲＡＭには書込み指令が
出力される。

このため、ＲＡＭ１９８のブロック０に書込まれていた
情報（すなわち、はじめメモリブロック２０１のＲＡＭ
のブロック７に記憶されていた情報）がメモリブロック
２０１のＲＡＭのブロック１に書込まれる。

この動作が完了すると４発目の信号ＰＳＨ２゜が出力さ
れ、同時に信号ＥＸ４が出力される。

このとき、プログラムカウンタ１６９の内容が２２４に
セットされ、またＲＡＭ１９８は３２にセットされる。

このためＲＡＭ１９８のブロック１の情報（すなわち、
はじめメモリブロック２０１のＲＡＭのブロック１に記
憶されていた情報）がメモリブロック２０１のＲＡＭの
ブロック７に書込まれる。

この動作が完了すると、信号ＥＸが０となり、すべての
動作が完了する。

この結果、メモリブロック２０１のＲＡＭのブロック１
とブロック７の内容が互いに交換される。

次に２つのチャンネルの１ブロツクずつの情報を互いに
交換する場合につき説明する。

この例では、たとえばチャンネル１のトーンセレクトス
イッチＴＳ１（メモリブロック２０１のＲＡＭのブロッ
ク１）とチャンネル４のトーンセレクトスイッチＴＳ７
（メモリブロック２０３のＲＡＭのブロック７）の情報
を交換するものとする。

このとき、オール・セレクトスイッチ３１をセレクト側
に設定し、チャンネルスイッチＳＵ２とＳｂ２およびト
ーンセレクトスイッチＴＳ１とＴＳ７をそれぞれ操作す
る。

そして最後にイクスチェンジスイッチ２９を操作する。

このときの動作は同一チャンネル内の交換の場合と殆ん
ど同一であるから、その詳細な説明は省略する。

第３８図にはこの動作を図式的に示す。

第５図に於いて、チャンネル選択スイッチＳＵ２の出力
は優先エンコーダ７１に入力され、またチャンネル選択
スイッチＳＬ２の出力は、優先エンコーダ７２に入力さ
れる。

このため信号ＥＸ、とＥＸ４の出力時に出力されるチャ
ンネルコードＣＣ１〜ＣＣ３はチャンネル１（ＣＨｌ）
となり、また信号ＥＸ２．ＥＸ３の出力時に出力される
チャンネルコードＣＣ１〜ＣＣ３はチャンネル４（ＣＨ
４）なる。

したがって第２０図のメモリブロック２０１とメモリブ
ロック２０３がチャンネルコードＣＣ１〜ＣＣ３により
指定され、一時記憶用ＲＡＭ１９８との情報の交換が行
われ、チャンネル１とチャンネル４の各ＲＡＭのブロッ
ク１とブロック７の情報の交換が実行される。

（６）発明の効果 （１）以上のようにして任意のチャンネルのＲＡＭの任
意のブロック同志の情報の交換が互いに行えるから、ト
ーンセレクトスイッチに対応する音色情報の配列を任意
に変更でき、演奏に際して都合のよい鍵盤による演奏が
行える利点がある。

（２）なお、上記説明ではこの発明をミュージックシン
セサイザに適用したが、勿論電子オルガン等の他の同様
な電子楽器にもこの発明を適用できる。

（３）この発明は以上説明したように、楽音の音色を制
御する複数の音色情報を記憶する第１の記憶装置と、こ
の第１の記憶装置から転送される音色情報を一時記憶す
る第２の記憶装置と、第１の記憶装置内の複数の音色情
報をそれぞれ第２の記憶装置に転送して一時記憶させ、
且つこれら音色情報を更に第１の記憶装置に転送させる
こさにより、これら音色情報が第２の記憶装置へ転送さ
せる以前に記憶されていた領域と異なる第１の記憶装置
の領域内にそれぞれ記憶されるようにする制御装置とか
ら成る電子楽器の音色制御装置を提供したから、上記実
施例の場合、チャンネルスイッチおよびトーンセレクト
スイッチ等を操作するだけで、第１の記憶装置（ＲＡＭ
１３）の２ブロツク内に記憶されている２種類の音色情
報を互いに相手側のブロック内に記憶させることができ
、これにより各ブロックに対応している鍵盤との対応関
係を交換することができる。

たとえばこれまで上鍵盤でフルートの音色による演奏を
行っていたものをペダル鍵盤により演奏できるようにす
ることが、チャンネルスイッチおよびトーンセレクトス
イッチ等の簡単なスイッチ操作のみで行える。

すなわち、トーンセレクトスイッチに対応する音色情報
の配列（詰り、音色情報と各鍵盤との対応関係）を任意
に変更でき、またその変更も簡単なスイッチ操作で行え
るから、片手で演奏しながら他方の手で上記配列を変え
ることもでき、演奏上極めて都合がよい。

【図面の簡単な説明】 図面はこの発明の一実施例によるもので、第１図ａは同
側の音色制御装置を含む電子楽器の全体構成図、第１図
すはシンセサイザ方式の電子楽器に使用される楽音形成
用制御波形図、第２図は同側の音色制御装置の全体構成
図、第３図は同側の操作パネルの平面図、第４図および
第５図はそれぞれ同側のパネルコントロールロジック２
５をそれぞれ分離して示した回路構成図、第６図は同側
のパネルコントロールロジック２５内のパルス作成回路
３７の動作波形図、第７図は同側のパルス作成回路５０
の動作波形図、第８図は同側のパルス作成回路６４の動
作波形図、第９図は同側のクロックジェネレータ１８と
タイミングパルスジエネレータ１９の回路構成図、第１
０図は同側の禁止信号作成回路９４の動作波形図、第１
１図は同側のサンプリングタイミング信号の波形図、第
１２図は音色セツティングボード１６およびＡ／Ｄ変換
装置１７の回路構成図、第１３図および第１４図は同側
のＡ／Ｄ変換装置１１の動作波形図、第１５図は同側の
Ｄ／Ａ変換装置２０、サンプルホールド・ラッチ回路２
１の回路構成図、第１６図は同側のトーンセレクタ１０
、アドレスジェネレータ１１の回路構成図、第１７図は
同側の信号０Ａ−８作成回路１６２の動作波形図、第１
８図は同側の信号ＦＣ作成回路１７６の動作波形図、第
１９図は同側のＦＦ１５９の動作波形図、第２０図はメ
モリ装置Ｍの回路構成を表わし、同側のメモリ装置Ｍの
回路構成であって、メモリコントロールロジック１２、
ＲＡＭ１３．ＲＯＭ１４゜ＲＡＭ１５の回路構成図、第
２１図は同側のＲＡＭ１３、ＲＯＭ１４の記憶領域の概
念図、第２２図はカードリーダ制御ロジック２４の回路
構成図、第２３図および第２４図は上記カードリーダ制
御ロジック２４の一部回路の動作波形図、第２５図は上
記カードリーダ制御ロジック２４の書込みモードまたは
読出しモード時の動作波形図、第２６図は同側のカード
１１０ロジツク２２の回路構成図、第２７図は同側の書
込み用クロックＣＯ作成回路２３５の動作波形図、第２
８図は同側のＸ２逓倍器２５３およびＦＦ２６１〜２６
４等の動作波形図、第２９図は上記カード１１０ロジツ
ク２２の書込みモード時の動作波形図、第３０図は上記
カード１１０ロジツク２２の読出しモード時の動作波形
図、第３１図は同側のＲ／Ｒモード時の動作波形図、第
３２図は同側の演奏モード時の動作波形図、第３３図は
同側のＲＤ−８Ｌモ一ド時の動作波形図、第３４図は同
側のＷＴ−ＡＬモモ一時の動作波形図、第３５図は同側
のＲＤ−ＡＬモモ一時の動作波形図、第３６図は同側の
ＥＸモード時に於いて同一チャンネル内のブロックの内
容を交換するときの動作波形図、第３７図は第３６図の
ＥＸモードの状態を図式的に示す図、第３８図は同側の
ＥＸモード時に於いて異なるチャンネル内のブロックの
内容を交換する際の状態を図式％式％ …音色制御装置、１０……トーンセレクタ、１１……ア
ドレスジエネレータ、Ｍ……メモリ装置、１２……メモ
リコントロールロジツク、１３……ＲＡＭ、１４……Ｒ
ＯＭ、１５……一時記憶用ＲＡＭ、１６……音色セツテ
ィングボード、１７……Ａ／Ｄ変換装置、１８……クロ
ツクジエネレータ、１９……タイミングパルスジエネレ
ータ、２０……Ｄ／Ａ変換装置、２１……サンプルホー
ルド・ラッチ回路、２２……カード１１０ロジツク、２
３……カードリーダ、２４……カードリータ制御ロジツ
ク、２５……パネルコントロールロジツク、２７……読
出しスイッチ、２８……書込みスイッチ、２９……イク
スチエンジスイツチ、３０……リセツトスイツチ、３１
……オール・セレクトスイッチ、３２……プロデユース
スイツチ、３３……チヤンネルスイツチ、６０〜６３…
…ゲ一ト回路、ＴＶＲｏ−Ｔ Ｖ Ｒ１９……楽音決定
要素制御ボリユーム、ＴＳＷ２ｏ−ＴＳＷ２．……楽音
決定要素制御スイッチ、１０９……Ａ／Ｄコンバータ、
１１９……セレクトゲート、 １２０，１２１，１２２
……チヤンネルコ一ド検出回路、１３０〜１３７……サ
ンプルホールド・ラッチ回路、１４０……Ｄ／Ａコンバ
ータ、ＴＳｏ−ＴＳ７……トーンセレクトスイッチ、１
６９……プログラムカウンタ、１８７……ＲＡＭ、１８
８……ＲＯＭ、２００〜２０７……メモリブロツク、
２４５，２４７，２４８゜２７０……チヤンネルコ一ド
検出回路。

Claims (1)

【特許請求の範囲】
1. １ 楽音の音色を制御する複数の音色情報を記憶する第
   １の記憶装置と、この第１の記憶装置から転送される音
   色情報を一時記憶する第２の記憶装置と、第１の記憶装
   置内の複数の音色情報をそれぞれ第２の記憶装置に転送
   して一時記憶させ、且つこれら音色情報を更に第１の記
   憶装置に転送させることにより、これら音色情報が第２
   の記憶装置へ転送される以前に記憶されていた領域と異
   なる第１の記憶装置の領域内にそれぞれ記憶されるよう
   にする制御装置とから成ることを特徴とする電子楽器の
   音色制御装置。