JPS5824947B2 - Hand tie souchi - Google Patents

Hand tie souchi

Info

Publication number
JPS5824947B2
JPS5824947B2 JP50021142A JP2114275A JPS5824947B2 JP S5824947 B2 JPS5824947 B2 JP S5824947B2 JP 50021142 A JP50021142 A JP 50021142A JP 2114275 A JP2114275 A JP 2114275A JP S5824947 B2 JPS5824947 B2 JP S5824947B2
Authority
JP
Japan
Prior art keywords
oxide film
silicon
porous
silicon oxide
porous silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP50021142A
Other languages
Japanese (ja)
Other versions
JPS5195786A (en
Inventor
坂本充
山中洋示
浜野邦幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP50021142A priority Critical patent/JPS5824947B2/en
Publication of JPS5195786A publication Critical patent/JPS5195786A/en
Publication of JPS5824947B2 publication Critical patent/JPS5824947B2/en
Expired legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)

Description

【発明の詳細な説明】 本発明は弗酸中の陽極反応によって得られる多孔質シリ
コン膜を酸化して得られる多孔質シリコン酸化膜を有す
る半導体装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device having a porous silicon oxide film obtained by oxidizing a porous silicon film obtained by an anodic reaction in hydrofluoric acid.

従来シリコン表面を上記の如く弗酸中で多孔質化し、そ
の多孔質化されたシリコン膜を酸化性雰囲気中で熱酸化
して得られた多孔質シリコン酸化膜は、多孔質シリコン
膜の酸化速度が単結晶のシリコン基板に比して非常に速
いために容易に厚いものが得られる事から半導体素子に
於いて厚い酸化膜を形成する場合に用いられて来た。
Conventionally, a porous silicon oxide film obtained by making the silicon surface porous in hydrofluoric acid as described above and thermally oxidizing the porous silicon film in an oxidizing atmosphere has a high oxidation rate. It has been used to form thick oxide films in semiconductor devices because it is much faster to form a thick oxide film than that of a single-crystal silicon substrate.

しかしながらこの多孔質化シリコン膜を酸化して得られ
た多孔質シリコン酸化膜とシリコン基板との間にはスト
レスが入りやすいとか、又、多孔質シリコン酸化膜と単
結晶であるシリコン基板との間には完全には酸化されな
い多孔質シリコン層が介在するという事があり、従って
多孔質シリコン酸化膜に接してp−n接合がある場合、
そのp−n接合の逆方向の漏洩電流が非常に大きくなる
事があるという大きな欠点があった。
However, stress tends to occur between the porous silicon oxide film obtained by oxidizing this porous silicon film and the silicon substrate, and between the porous silicon oxide film and the single crystal silicon substrate. There is a porous silicon layer that is not completely oxidized, so if there is a pn junction in contact with the porous silicon oxide film,
A major drawback is that the leakage current in the reverse direction of the pn junction can become very large.

従って、本発明は上記の欠点を除去した半導体素子を提
供するものである。
Therefore, the present invention provides a semiconductor device that eliminates the above-mentioned drawbacks.

本発明の半導体素子及びその製造方法は、多孔質シリコ
ン酸化膜と単結晶シリコン基板の間に、単結晶シリコン
を酸化して得られたシリコン酸化膜を形成し、そのシリ
コン酸化膜に接してp−n接合を形成する構造をとる。
A semiconductor device and a method for manufacturing the same of the present invention include forming a silicon oxide film obtained by oxidizing single crystal silicon between a porous silicon oxide film and a single crystal silicon substrate, and forming a silicon oxide film obtained by oxidizing single crystal silicon in contact with the silicon oxide film. -The structure forms an n-junction.

この発明の素子に於いてはp−n接合は、単結晶シリコ
ンを酸化して得られたシリコン酸化膜に接しているから
p−n接合の逆方向の漏洩電流は、歪及び残っている多
孔質シリコン膜の影響を殆んど受けないので、非常に少
くすることが可能である。
In the device of this invention, the p-n junction is in contact with a silicon oxide film obtained by oxidizing single crystal silicon, so leakage current in the opposite direction of the p-n junction is caused by strain and remaining porous holes. Since it is hardly affected by the quality silicon film, it is possible to reduce the amount to a very small amount.

さらに、深い酸化膜を必要とする部分、例えば素子を形
成していない部分の酸化膜は多孔質シリコン酸化膜とな
っており、このため十分に厚い且つ深い酸化膜とするこ
とが出来るから多孔質シリコン酸化膜の上の配線とシリ
コン基板との間の容量を大巾に下げることができるとい
う大きな利点を有する。
Furthermore, the oxide film in areas that require a deep oxide film, such as areas where no elements are formed, is a porous silicon oxide film, which allows the oxide film to be sufficiently thick and deep. This has the great advantage that the capacitance between the wiring on the silicon oxide film and the silicon substrate can be greatly reduced.

次に本発明をよりよく理解するために図面を用いて説明
する。
Next, the present invention will be explained using drawings in order to better understand the present invention.

第1図を参照すれば、従来の多孔質シリコン酸化膜を用
いた素子に於いてはP型シリコン101を選択的に多孔
質化した後酸化することに依って得られる多孔質シリコ
ン酸化膜102と、この多孔質シリコン酸化膜102に
接して回路素子等の一部であるn型シリコン層103を
形成した構造になっている。
Referring to FIG. 1, in a device using a conventional porous silicon oxide film, a porous silicon oxide film 102 is obtained by selectively making P-type silicon 101 porous and then oxidizing it. The structure is such that an n-type silicon layer 103, which is part of a circuit element, etc., is formed in contact with this porous silicon oxide film 102.

P型シリコン基板101とn型シリコン領域103の間
に形成されるp−n接合104が多孔質シリコン酸化膜
102に接している。
A pn junction 104 formed between a p-type silicon substrate 101 and an n-type silicon region 103 is in contact with a porous silicon oxide film 102.

この多孔質シリコン酸化膜102の近傍のP型シリコン
領域105は多孔質シリコン膜が酸化される時にストレ
スを得け、従ってその結果生じる欠陥が入り易く、かつ
多孔質シリコンが全て多孔質シリコン酸化膜102に変
化せず残っている。
The P-type silicon region 105 near this porous silicon oxide film 102 receives stress when the porous silicon film is oxidized, and is therefore susceptible to the resulting defects, and the porous silicon is completely replaced by the porous silicon oxide film. It remains unchanged at 102.

そのためP型基板101とn型シリコン領域103の間
に逆方向バイアスを印加した場合にはp−n接合104
が領域105に入っている部分106で大きな漏洩電流
が生じかつ又、逆方向のブレークダウン電圧も低いもの
であるという重大な欠点があった。
Therefore, when a reverse bias is applied between the P-type substrate 101 and the n-type silicon region 103, the p-n junction 104
There are serious drawbacks in that a large leakage current occurs in the region 106 where the voltage falls within the region 105, and the breakdown voltage in the reverse direction is also low.

第2図を参照すれば本発明の一実施例には多孔質シリコ
ン膜を用いた半導体素子に於いてはP型シリコン基板2
01を選択的に多孔質化した後、配化することに依って
得られた多孔質シリコン酸化膜202と、その多孔質シ
リコン酸化膜202の周辺に位置し、単結晶シリコンで
あるP型シリコン基板201を酸化して得られた二酸化
シリコン膜203が形成された後、n型シリコン領域2
04が形成されている。
Referring to FIG. 2, in one embodiment of the present invention, a P-type silicon substrate 2 is used in a semiconductor device using a porous silicon film.
A porous silicon oxide film 202 obtained by selectively making 01 porous and distributing it, and P-type silicon, which is single crystal silicon, located around the porous silicon oxide film 202. After a silicon dioxide film 203 obtained by oxidizing the substrate 201 is formed, an n-type silicon region 2 is formed.
04 is formed.

かかる本発明の一実施例による半導体素子によればp−
n接合205は多孔質シリコン酸化膜202に接してお
らず、二酸化シリコン膜203に接している。
According to the semiconductor device according to the embodiment of the present invention, p-
The n-junction 205 is not in contact with the porous silicon oxide film 202 but is in contact with the silicon dioxide film 203.

すなわち、欠陥が多くかつ多孔質シリコンの存在するシ
リコン領域206と直接には接しないために、p−n・
接合205の漏洩電流を小さくすることができ、又、ブ
レークダウン電圧も小さくするという事のない大きな利
点を有する。
That is, since it does not directly contact the silicon region 206 where there are many defects and porous silicon, the pn.
This has the great advantage of being able to reduce the leakage current of the junction 205 and not reducing the breakdown voltage.

第3図を参照すれば、本発明の一実施例をMOSFET
に適用すると、例えば次のように実現し得る。
Referring to FIG. 3, one embodiment of the present invention is illustrated in a MOSFET.
For example, it can be realized as follows.

つまり同図aに示すようにP型シリコン基板301の上
に窒化膜302を選択的に配し、その窒化膜302で被
覆されていない部分を多孔質化した後酸化して多孔質シ
リコン酸化膜303゜303′を形成し同時に窒化膜3
02を酸化させて二酸化シリコン膜304を窒化膜30
2の上に形成する。
In other words, as shown in Figure a, a nitride film 302 is selectively disposed on a P-type silicon substrate 301, and the portions not covered with the nitride film 302 are made porous and then oxidized to form a porous silicon oxide film. 303°303' and at the same time, the nitride film 3 is formed.
02 and converts the silicon dioxide film 304 into a nitride film 30.
Form on top of 2.

次に同図すに示すように二酸化シリコン膜304をマス
クとして窒化膜302で多孔質シリコン酸化膜303,
303’に接している近傍をエツチングして除去後、除
去された窒化膜の下のシリコンを酸化して二酸化シリコ
ン膜305゜305′を形成する。
Next, as shown in the same figure, using the silicon dioxide film 304 as a mask, the porous silicon oxide film 303 is
After etching and removing the area in contact with 303', the silicon under the removed nitride film is oxidized to form silicon dioxide films 305 and 305'.

その後同図Cに示す如く酸化膜304及び窒化膜302
を除去した後通常のMOSトランジスタの製造方法と同
じくソース領域306、ドレイン領域307、ゲート酸
化膜308を形成し、最後に各々ソース領域306、ド
レイン領域307、ゲート酸化膜308に接続される金
属配線309.310.311を形成して得ることがで
きる。
After that, as shown in FIG. C, an oxide film 304 and a nitride film 302
After removing the MOS transistors, a source region 306, a drain region 307, and a gate oxide film 308 are formed in the same manner as in the normal MOS transistor manufacturing method, and finally, metal wirings are formed to be connected to the source region 306, drain region 307, and gate oxide film 308, respectively. 309.310.311.

この発明の実施例のMOS型トランジスタはソース領域
306及びドレイン領域307は単結晶1シリコンを酸
化して得られた二酸化シリコン膜305.305’に各
々接していて、多孔質シリコン酸化膜303,303’
には接していないから漏洩電流は少いきいう利点がある
In the MOS transistor according to the embodiment of the present invention, the source region 306 and the drain region 307 are in contact with silicon dioxide films 305 and 305' obtained by oxidizing single crystal silicon, respectively, and the porous silicon oxide films 303 and 303 are in contact with silicon dioxide films 305 and 305' obtained by oxidizing single crystal silicon. '
It has the advantage that the leakage current is small because it is not in contact with the

更にそれらソース領域306、ドレイン領域307を形
成する時の目合わせ時には、ずれが大きくなってもそれ
らソース領域306、ドレイン領域307は直接多孔質
シリコン酸化膜303,303’には接しないから目合
わせの余裕が生じ、又、金属配線309.310及び3
11は大部分が厚い多孔質シリコン酸化膜303,30
3’の上を通るからこれらの金属配線とP型シリコン基
板301の間の容量を大巾に小さくすることが出来ると
いう大きな利点を有することになる。
Furthermore, when aligning the source region 306 and the drain region 307 when forming them, even if the misalignment becomes large, the source region 306 and the drain region 307 do not come into direct contact with the porous silicon oxide films 303 and 303'. There is also a margin for metal wiring 309, 310 and 3.
11 is mostly thick porous silicon oxide film 303, 30
3', it has the great advantage that the capacitance between these metal wirings and the P-type silicon substrate 301 can be greatly reduced.

本発明はMOSトランジスタを含むMOS集積回路に極
めて有効に実施され得る。
The present invention can be very effectively implemented in a MOS integrated circuit including MOS transistors.

特に金属配線309.310.311とP型シリコン基
板301の間の容量を小さくすることができる事及びソ
ース領域306、ドレイン領域307とP型シリコン基
板301の間の漏洩電流を小さくすることができること
はMOS )ランジスタを組み込んだ半導体メモリー素
子のスイッチング特性及び保持特性を大巾に向上させる
という大きな利点を有するものである。
In particular, the capacitance between the metal wiring 309, 310, 311 and the P-type silicon substrate 301 can be reduced, and the leakage current between the source region 306, the drain region 307 and the P-type silicon substrate 301 can be reduced. This has the great advantage of greatly improving the switching characteristics and retention characteristics of a semiconductor memory device incorporating a MOS (MOS) transistor.

本発明は上記MOSトランジスタ及びMOS集積回路装
置に限らず、バイポーラ集積回路にも有効に実施できる
The present invention is not limited to the above-mentioned MOS transistors and MOS integrated circuit devices, but can also be effectively implemented in bipolar integrated circuits.

すなわち、多孔質シリコン酸化膜を用いて接合容量の小
さな絶縁分離を為したバイポーラ集積回路は、高温長時
間の拡散工程を必要とすることなく、したがって表面結
晶の乱れや不純物の異常拡散が少いという効果があるが
、本発明にかかるバイポーラ集積回路はかかる従来の効
果を何ら損うことなく、金属配線と半導体基板との浮遊
容量の小さな、かつPN接合に基づく接合容量が少なく
、さらに漏洩電流の小さなバイポーラ集積回路を得るこ
とができる。
In other words, bipolar integrated circuits that use a porous silicon oxide film for isolation with low junction capacitance do not require a high-temperature, long-duration diffusion process, and therefore are less prone to surface crystal disorder and abnormal diffusion of impurities. However, the bipolar integrated circuit according to the present invention does not impair the conventional effects, has small stray capacitance between the metal wiring and the semiconductor substrate, has small junction capacitance based on the PN junction, and has low leakage current. small bipolar integrated circuits can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の半導体装置を説明するための断面図、第
2、第3図は本発明の半導体装置を説明するための断面
図である。 101.20L3(N・・・・・・P型シリコン基板、
102.202,303,303’・・・・・・多孔質
シリコン酸化膜、103,204・・・・・・n型シリ
コン層、104 、205・・・・・・p−n接合、1
06 、206・・・・・・多孔質シリコン酸化膜近傍
のP型シリコン領域、203,304,305,305
’・・・・・・二酸化シリコン膜、306・・・・・・
ソース領域、301・・・・・・ドレイン領域、308
・・・・・・ゲート膜、309゜310 、311・・
・・・・金−属配線である。
FIG. 1 is a sectional view for explaining a conventional semiconductor device, and FIGS. 2 and 3 are sectional views for explaining a semiconductor device of the present invention. 101.20L3 (N...P-type silicon substrate,
102.202, 303, 303'... Porous silicon oxide film, 103, 204... N-type silicon layer, 104, 205... p-n junction, 1
06, 206... P-type silicon region near porous silicon oxide film, 203, 304, 305, 305
'...Silicon dioxide film, 306...
Source region, 301...Drain region, 308
・・・・・・Gate film, 309°310, 311...
...It is metal wiring.

Claims (1)

【特許請求の範囲】[Claims] 1 多孔質半導体の酸化物の周囲に、単結晶の半導体の
酸化物を有し、該単結晶半導体の酸化物の側面に接して
PN接合面を有する事を特徴とする半導体装置。
1. A semiconductor device comprising a single-crystal semiconductor oxide surrounding a porous semiconductor oxide, and a PN junction surface in contact with a side surface of the single-crystal semiconductor oxide.
JP50021142A 1975-02-20 1975-02-20 Hand tie souchi Expired JPS5824947B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP50021142A JPS5824947B2 (en) 1975-02-20 1975-02-20 Hand tie souchi

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP50021142A JPS5824947B2 (en) 1975-02-20 1975-02-20 Hand tie souchi

Publications (2)

Publication Number Publication Date
JPS5195786A JPS5195786A (en) 1976-08-21
JPS5824947B2 true JPS5824947B2 (en) 1983-05-24

Family

ID=12046634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50021142A Expired JPS5824947B2 (en) 1975-02-20 1975-02-20 Hand tie souchi

Country Status (1)

Country Link
JP (1) JPS5824947B2 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4991580A (en) * 1972-12-29 1974-09-02
JPS4999479A (en) * 1973-01-29 1974-09-19

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4991580A (en) * 1972-12-29 1974-09-02
JPS4999479A (en) * 1973-01-29 1974-09-19

Also Published As

Publication number Publication date
JPS5195786A (en) 1976-08-21

Similar Documents

Publication Publication Date Title
JPH04348053A (en) Manufacture of semiconductor device
JPS5824947B2 (en) Hand tie souchi
JPS618969A (en) Semiconductor integrated circuit device
JPS606104B2 (en) MIS semiconductor device
JPH03101250A (en) Manufacture of semiconductor device
JPS604596B2 (en) Method of manufacturing complementary MOS integrated circuit
JP3333485B2 (en) Method for manufacturing semiconductor device
JPS63133662A (en) Manufacture of semiconductor device
JPS6244862B2 (en)
JPS61214557A (en) Manufacture of semiconductor integrated circuit device
JPH04127539A (en) Manufacture of semiconductor device
JP3521921B2 (en) Method for manufacturing semiconductor device
JPS5918875B2 (en) Method for manufacturing semiconductor integrated circuit device
JPH05315604A (en) Manufacture of semiconductor device
JPS61156830A (en) Semiconductor device and manufacture thereof
JPH08274313A (en) Semiconductor device and its manufacture
JPS5943832B2 (en) Manufacturing method of semiconductor device
JPS6038874B2 (en) Method for manufacturing insulator gate field effect transistor
JPS60105249A (en) Method for introducing impurity
JPS58194356A (en) Semiconductor integrated circuit device
JPH01241868A (en) Semiconductor device
JPS5936429B2 (en) Hand tie souchi
JPH01260859A (en) Semiconductor device
JPS59231833A (en) Semiconductor device and manufacture thereof
JPS63152168A (en) Semiconductor device