JPS582440B2 - ヨミトリセンヨウ メモリニプログラムオツクルソウチ - Google Patents

ヨミトリセンヨウ メモリニプログラムオツクルソウチ

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JPS582440B2
JPS582440B2 JP49048859A JP4885974A JPS582440B2 JP S582440 B2 JPS582440 B2 JP S582440B2 JP 49048859 A JP49048859 A JP 49048859A JP 4885974 A JP4885974 A JP 4885974A JP S582440 B2 JPS582440 B2 JP S582440B2
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shunt
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Description

【発明の詳細な説明】 この発明はマトリックス回路網が導体ワイヤと半導体バ
ンドとて構成された集積読出し専用メモリのプログラム
装置に関するものである。
読出し専用メモリは選ばれた語を伝送する行と、それら
の語に相応するビットを決定する例または欄とで作られ
たグリッドの形のマトリックス回路網で構成される。
ビットは語を運ぶ行を、語に対して適応するビットを割
当てる列に結合するメモリ素子によって特定の語に相応
するように作られる。
従ってメモリ素子はメモリが形成するグリッドの交叉点
に置かれる。
読出し専用特性はメモリ素子の配置が固定されているこ
とから生じるものである。
実際の場合読出し専用メモリを作るとき時として交叉点
全部に破壊できるリンク素子を設け、使用に際してリン
ク素子の或る素子を破壊してメモリのマトリックス回路
網内に適当な結合模様を生じさせることができる。
このようにして行なわれるものはプログラム作製操作で
あり、従って一般用メモリはプログラム可能メモリとし
て知られている。
破壊できるメモリ素子は二つの種類に分ける事ができ、
一は初めに行と列との間に導通リンクを形成しているが
過負荷によって破壊できるものであり、例えば融解でき
る材料で作られ破壊されたとき回路を開くものであり、
他はダイオードのようにリンクに対して障碍を生じるも
のであり、逆にバイアスされるものであるが過負荷また
過大電圧で破壊され、メモリが普通に使用されるとき短
絡するものである。
従ってプログラム作製操作は一般に破壊される素子に電
気的過負荷を与え、素子が接続されている語の行とビッ
トの列を選んで破壊する。
従って回路網を形成する導体はこの過負荷を損失を生じ
ることなく通ることができなければならない。
さもなければ選ばれた素子に達したとき過負荷は必要な
効果を生ずるのに弱わすぎる結果を生じる。
これは或る種のメモリのように半導体基層に集積され、
例えば行が基層内に平行なバンドをドーブすることによ
って形成され、これらのバンドは交叉する金属ワイヤよ
りも大きな抵抗を有し、ワイヤは絶縁層を通じて基層に
与えられ、その金属ワイヤがマトリックス回路網の列を
形成し、それぞれのバンドに破壊できるリンクによって
接続される。
読出し専用集積メモリのプログラムを作るときに生じる
問題を解決するため、一つの方法は理論上明らかなよう
にメモリ回路網の行と列を形成するのに金属導体を使用
することである。
しかしこの方法は材料上の問題から実際に行なうのは極
めて困難であり従って極めて高価につく。
この発明によるとプログラム化される読出し専用メモリ
は、プログラムを作る手段が設けられ、その手段として
は良導体の分路を設け、半導体基層に設けられた抵抗バ
ンドまたは少なくとも一つのバンドからプログラム化電
流を分路し、その結果これらのバンドに半導体構造を通
じて接続され、半導体構造の導通状態は破壊されるメモ
リ素子が関連するワイヤとバンドとの間に電位差を与え
ることによって制御される。
このようにしてプログラム化電流は希望されるワイヤを
制御された半導体構造を通じて流れ、適宜の分路を通じ
て戻り、分路は読出し専用メモリの列を形成する金属ワ
イヤと同様に半導体基層に与えられる金属ワイヤであっ
てもよく、これは図示されている。
また前述の構造は４層の交互に配置された導通型であり
、メモリの水平線を形成する導体バンド内に配置されて
もよい。
これらのバンドが形成される半導体材料は前記構造の１
層の材料として使用されてもよく、構造を動作させる制
薗グリッドまたはゲートとして使用されてもよい。
破壊できる素子が反対の導電型である二つの半導体層に
構成されるダイオードである場合、半導体層の一つはビ
ットワイヤに接続され、他の層は制御された導体構造の
４層の一つであってもよい。
従来集積回路では行Ｍは半導体基板（第５図、第６図で
いうと４２，４６）に拡散された平行な半導体バンドで
作られ、それからこの基板は例えば二酸化硅素の絶縁層
４８．６８により覆われる。
一方欄（列）の導体Ｂはこの絶縁層４８，６８の頂部に
蒸着された金属（良導体）の平行な線である。
プログラム可能の素子つまり破壊記憶素子が拡散された
行Ｍに一側で接続され他側で金属欄（列）の導体Ｂに接
続される。
要するに従来のＦＲＯＭでは第３図に示すよう］に金属
導体つまりワイヤＢ（Ｂ１Ｂ２Ｂ３Ｂ４）よりプログラ
ム可能メモリ素子としての可融部材Ｆ（Ｆ１Ｆ２ＦｓＦ
４）とダイオードＣ（ＣｔＣ２Ｃ３Ｃ４）或はダイオー
ドＤ（ＤｉＤ２Ｄ３Ｄ４）と背中合せのダイオードＣ（
Ｃ５Ｃ６Ｃ７Ｃ８）をへて半導体バンドＭ（ＭＩＭ２）
より接地へとプログラム電流を流していたが、半導体バ
ンドＭの抵抗が２２．２４，２６．２８で示すようにＲ
ＯＭセルのプログラミングを重大にさまたげる結果とな
っていた。
というのはこれ等プログラム可能メモリ素子の融解には
１００ｍＡのように高レベル電流を必要としたからであ
る。
このような半導体バンドの一連の抵抗を最小にするのに
Ｉ．Ｂ．Ｍの米国特許第３，６４１，５１６号のように
犬なる下を通る接続（ｕｎｄｅｒｐａｓｓ）つまり太い
金属短絡線を語列に用いプログラム可能メモリ素子とし
ての融解可能の背中合せ接続のダイオードや融解可能の
抵抗を用いる半導体ＦＲＯＭや或は抵抗性拡散線を所々
で短絡する金属グリッドを用いたりした改良も試みられ
た。
本発明では特にこれ等を改良して金属導体つまりワイヤ
Ｂ（Ｂ５Ｂ６Ｂ７Ｂ８）よりプログラム可能メモリ素子
Ｆ（Ｆ５Ｆ６Ｆ７Ｆ６）とＴ（ＴＩＴ２Ｔ３Ｔ４）或は
Ｄ（Ｄ５Ｄ６Ｄ７Ｄ８）とＴ（Ｔ５Ｔ６Ｔ７Ｔ８）、を
へて分路ｓ（ｓｔ８２）をプログラム化電流に対し設け
接地することによりこれ等プログラム可能メモリ素子の
融解に高レベルの電流を必要としないようにしたもので
ある。
この発明の特徴及び利点は添付図面についての次の説明
から明らかにされるが、この発明は図示実施例に限定さ
れるものではない。
第１図は既にプログラムが作られた読出し専用メモリ１
０を示し、語の行Ｍ１，Ｍ２・・・・・・Ｍｎとビット
の列Ｂ１，Ｂ２・・・・・・Ｂｎの回路網で形成される
。
各行はメモリ素子Ｃ１またはＣ。
等を通じてビット列と連絡されるが行と列の間の接続は
行なわれるかまたは行なわれない。
語の行は全部が語セレクタ１２に接続され、列は全部が
Ｐビットリーダ（ＲＥＡＤＥＲ）を含むユニット１４に
接続されている。
読出し専用メモリ１０は初めに各交叉点に破壊できるリ
ンク素子Ｃを有しているのでプログラムを作ることがで
きる。
すべてのリンク素子Ｃが第１図のリンクＣ１と同じに導
通接続であると、プログラム化操作は或る素子Ｃ。
を破壊し、プログラム化操作間に変化されなかった導通
素子によって形成された所要のパターンのみを残す。
この場合破壊できるリンクは第２図に示すように融解で
きる物質Ｆで普通形成され、或る行Ｍに電圧−Ｕが与え
られたときビット列Ｂｊから電流ｉを流し、一度破壊さ
れると（Ｆｌで示される）語の行Ｍを関連するビットＢ
ｋから絶縁する。
マトリックスが製造されたとき、メモリ１０内のすべて
のリンクＣは絶縁素子型であることもできる。
従ってこの場合、プログラム化操作は初めＣｎ型であっ
た素子の或るものを０１型にすることである。
ｃｏ素子は逆バイアスダイオードであってもよく、第２
図に示したダイオードＤのように語の行Ｍを列Ｂｅに接
続する。
後で説明するように操作はダイオードＤを語の行Ｍを、
語の行Ｍをビット列Ｂｍに接続する接続Ｄ１と同様に導
通接．続されることである。
普通は破壊リンクはダイオードＣと関連され、電流ｉを
一方向のみに流し、マトリツクス回路網内でプログラム
化電流に影響を与える過渡現象に対する阻止を行なわせ
る。
このダイオードＣは破壊されるべきではない。
第３図は従来のプログラム化操作がどのように行なわれ
ていたかを示す。
二つの語の列Ｍ１とＭ２と四つのビット列Ｂ１ｙＢ２，
Ｂ３＋Ｂ４がスイッチ部材２０でそれぞれ接続され、基
準電圧に関して電圧（＋■）にされる。
電圧（＋Ｖ）は基準電圧に対して正である。
更に語の行Ｍ１は可融部材Ｆ１とＦ２によって列Ｂ１と
Ｂ２とに接続され、ダイオーードＤ１とＤ２で列Ｂ３と
Ｂ４に接続され、同様に語の行Ｍ２は可融部材Ｆ３とＦ
４を通じて列Ｂ１とＢ２に接続され、ダイオードＤ３と
Ｄ４を通じて列Ｂ３とＢ４に接続される。
語の行Ｍ１が基準電圧に、ビットの列Ｂ１が電圧＋Ｖに
されたとき可融部材Ｆ１を流れる電流の大きさは部材を
融解し電気接続を断つことができるように調節される。
反対に列Ｂ２は基準電圧にされているので可融部材Ｆ２
の両端は同電圧であり、変化を生じない。
同様に可融部材Ｆ３の両端は電圧＋Ｖである。
更にダイオードＣ４は可融部材Ｆ４に電流が流れるのを
阻止し、もしダイオードＣがない場合は可融部材Ｆ４は
行Ｍ２からの電圧＋Ｖとビット列Ｂ２の基準電圧との間
にある。
ビットの列Ｂ４とＢ３はそれぞれ基準電圧と＋■電圧で
あるのでダイオードＤ１は逆バイアスが与えられ、電圧
＋Ｖの特性と大きさによって破壊されるかも知れない。
ダイオードＤ２はその電極が同一電圧であるので変化が
生じない。
ダイオードＤ３でも同じである。
しかしダイオードＤ４はダイオードＣ８が無いと正方向
にバイアスされ、ダイオードＣ８は問題の電圧差に耐え
るように設計される。
ダイオードＤ４はこのようにして保護され変化しない。
列の導体は完全な導体であり、行Ｍ１とＭ２の導体は抵
抗導体であるとする。
その単位長さの抵抗は第３図の抵抗２２ないし２８を配
置することにより示される。
行Ｍ１と関連した可融部材Ｆ１のみが破壊され、流れる
プログラム化電流は抵抗２２の端子間に電圧降下＋■を
生じる。
もし、同様にビット欄Ｂ３が電圧＋Ｖに設定されている
とダイオードＤ１を流れる電流は抵抗２４の端子間に電
圧降下＋ｖ′、抵抗２２の端子間に電圧降下十■″を生
じさせる。
その結果行に表わされた抵抗とそれに流れる電流の強さ
によって、破壊されるリンクに供給される電力はその目
的に必要な電力よりも小さい。
このような状態は読出し専用のプログラム化された集積
メモリで半導体基層上及び内に作られた両方の場合に生
じる。
第５図、第６図に更に明らかなように行（または列）は
半導体基層にドーブして形成された抵抗半導体バンドで
あり、列（または行）は一般に基層上に配置された電気
良導体の金属線である。
集積メモリは半導体バンドが抵抗を有するためプログラ
ム化することが困難である。
前述の問題を解決するこの発明による配置が第４図に示
される。
第４図は事実この発明が操作されるのを説明する配置図
で、第３図の配置と同じであり、この発明の利点を説明
するために従来の配置を示す。
第４図においても語の行Ｍ３と鳩の２行と、ビットの列
Ｂ５ｔＢａｔＢ７ｔＢ３の４列とを有し、それぞれは第
３図のスイッチ装置２０と同様のスイッチ装置３０に接
続されている。
行Ｍ３と列Ｂ６とＢ８は電圧＋Ｖであり、行Ｍ４と列Ｂ
５とＢ７は基準電圧に接続されている。
この例では列Ｂ５ないしＢ８は完全な導体であり、各行
は単位長さ当り或る抵抗を有し、抵抗３２ないし３８と
して記号的に示される。
第３図に示したようにビット列Ｂ５とＢ６に対するリン
クは可融部材Ｆ５〜Ｆ８であり、ビット列Ｂ７とＢ８に
対するリンクはダイオードＤ，ないしＤ８である。
この発明によると列Ｂが作られているような導体材料で
作られ、列Ｂに平行に分路Ｓ１と８２（第４図）が形成
される。
プログラムが作られるとき分路は第４図に示すように基
準電圧に保たれる。
この発明による装置は半導体構造Ｔ１ないしＴ８（第４
図）を含み、それらの導通状態は制御することができ、
四つの半導体層が交互に重ね合わされて構成され、一つ
の制御層を有し構造のゲートを形成する。
構造はサイリスタのように動作する。構造Ｔ１ないしＴ
４のそれぞれは可融部材Ｆ５ないしＦ８を分路Ｓ１に接
続し、ゲート（この場合は陽極グリッドを形成する内部
の層）はリンクが相応する語の行に接続される。
分路Ｓ２に接続されたダイオードＤ５ないしＤ８に対す
る構造Ｔ５ないしＴ８の関係も同じである。
読出し専用メモリにこの発明によってプログラムを作る
のを説明する。
可融部材Ｆ５とダイオードＤ５の場合、相応するサイリ
スタＴ１，Ｔ５のゲートの電圧は＋Ｖであり、それらの
陽極から陰極への電圧は０である。
従って電流は流れずリンクＦ，とＤ，はプログラム作製
中変化しない。
可融部材Ｆ６とダイオードＤ６にそれぞれ対応するサイ
リスタＴ２とＴ６の場合は、それらのゲートの電圧は陽
極電圧＋■と同じ電圧であるので部材Ｆ６とＤ６は変化
しない。
リンクＦ７とＤ７に相応するサイリスタＴ３とＴ７の場
合は全部の電極が基準電圧であり、その結果電流は流れ
ず素子Ｆ７とＤ７はプログラム化に際して変化しない。
サイリスタＴ４とＴ８はそれらのゲートは基準電 圧
であり、陽極は陰極に対して＋■の電圧にある。
サイリスタＴ４とＴ８はトリガされ列Ｂ６とＢ８からの
電流が流れ、分路Ｓ１と８２を通じて大地に流れる前に
リンクＦ８とＤ８は破壊される。
このようにしてプログラム化電流は良導体である分路Ｓ
１と８２とを通じて流れ、通過するリンクを破壊する。
この場合、行の作用は単に選ばれたサイリスクにトリガ
電流を流すことによって動作させることにある。
プログラムが完成されるとサイリスタのゲートと陽極と
の間の接続は導通し、接続は破壊されていない可融部材
または短絡を生じるよう破壊されたダイオードのいずれ
かを通じて行なわれる。
するとサイリスタの他の接合を通じて流れないことが保
証され、これはもし分路Ｓ１と８２が絶縁されるか、ま
たはビット列と同一の電位に保持されている場合に常に
事実である。
又本発明のＲＯＭの使用方法について述べると第１図で
示したと同様第４図でビット列Ｂ５Ｂ６Ｂ７Ｂ８はｐ人
カビットリーダ１４に接続されており、第１の状態セル
では前述のようにプログラムが完成されると陽極即ちビ
ット列Ｂ６とＴ４のゲート即ち半導体バントＭ４との間
の接続が導通する。
それ故電流が選択Ｂ６（＋ｙにあるＢ６）より選択Ｍ４
（接地にあるＭ４）に流れる。
リーダ１４はＢａ（接地）の電圧ＶＢ６＝ＧＮＤ＋ｖＴ
を検出する。
又第２の状態セルではＢ８とＭ４が選択された時（例え
ばＢ８は＋■にＭ４は接地に）サイリスタＴ８はオフで
電流は流れずｖＢ＝十ｖである。
半導体基層上及び内の読出し専用メモリをプログラム化
するこの発明による実施例の二つを第５図と第６図を示
し、リンクは第５図の可融部材、第６図のダイオードで
ある。
初め第５図において、読出し専用メモリの地域４０は例
えばシリコンのような半導体物質で形成された基層４２
で作られる。
エビタキシアル（ＥＰＩＴＡＸＩＡＬ）処理と呼ばれる
方法によって基層４２から出発してＮ型導通の不純物で
ドーブされた材料４６を生長させ、この材料４６内に線
状バントを絶縁して語Ｍｐ，Ｍｐ＋１を表わす平行バン
ドを形成し、これらの語の行は第３図、第４図において
説明したものと同じである。
これらのバンドに垂直に例えばアルミニウムのような良
導体の金属線を基礎層に設け、例えばシリカで作られた
絶縁層４８によって絶縁される。
第５図では一つの導体Ｂｍのみが示され、これは位置ｍ
のメモリの列を形成する。
ビット列Ｂｍと語の行Ｍｐとの交叉点に可融部材Ｆｍで
ある破壊リンクが示される。
可融部材Ｆｍは絶縁層４８の孔５０を通じて突出する接
点Ｐｍによって語の行Ｍｐに接続される。
この孔５０のある場所にＰ型導電を有する地域５２が形
成され、語の行Ｍｐが構成される材料層４６で囲まれて
いる。
この発明によると少なくとも一つのビット列は第４図に
示すようにプログラム化電流に対する分路を有している
。
第５図ではビット列Ｂｍは相応する分路Ｓｍを有し、分
路Ｓｍは相接するビット列に平行に基層上に形成され、
良導体材料で作られ、メモリ内の列と物理的に同様な形
と組成である。
その分路Ｓｍは絶縁層４８の孔５４を通じて行Ｍｐ，Ｍ
ｐ＋１に沿うた交叉点に接続される。
孔５４の場所に二つの地域５６と５８が、メモリの語の
行Ｍが構成されるＮ型導通の物質４６内に形成され、地
域５６は地域５８内に囲まれ分路Ｓｍと接触している。
地域５８の導通特性はＰ型であり、地域５６はＮ型であ
る。
地域５２と、地域５２と５８の間の場所と、地域５８と
、地域５６とが、交互に異なった導電型の四つの相接す
る層を有する半導体構造を形成し導電状態は制御するこ
とができる。
この構造は一つのサイリスクと比較することができ、制
御グリッドまたはゲートを構成する層は地域５２と５８
との間にあり、適当な語の行を形成するＮ型物質４６で
構成される。
もし第４図に用いた電圧を用いてメモリ４０にプログラ
ムを作るには、可融部材Ｆｍに接続された地域５２はサ
イリスクの陽極を形成し、地域５６は第４図に配置が示
されたと同様に陰極を形成する。
行が半導体のバンドであり、列が良導体の金属線であり
、破壊できるリンクはダイオードであるプログラム化で
きる読出し専用メモリである第６図について考える。
第６図は読出し専用メモリの地域６０の斜視図を示し、
シリコンのような材料で作られた半導体基層６２を有し
ている。
第５図のようにメモリの行の中で行Ｍ９とＭｑ＋１のみ
が示されている行はエビタキシアル方法によって基層６
２から生長され次いで絶縁されたバンド６６である。
バンド６６はＮ型にドープされている。
列ｎとｎ＋１のみが示されるビット列はアルミニウムの
ような良導体で作られ、シリコンで作られた絶縁層によ
って基層から絶縁されて形成されるのがよい。
読出し専用メモリ６０の回路網に形成された交叉点で絶
縁層６８内に孔７０が形成され行と列とを接続する。
図示実施例では第４図に示したようなダイオードＤ，な
いしＤ８がＮ型物質で囲まれた地域７２と７４をドープ
することによって形成され、Ｎ型物質はメモリの語の行
を表わすバンド６６を形成する。
バンド６６を形成する物質はＮ型であり、地域７４はＰ
型で地域７２がその中に含まれる。
地域７２はビット列と接触するＮ型である。この発明に
よるとメモリ６０内にプログラムを作る装置は分路Ｓｎ
を有し、各分路はそれに接した少なくとも一つのビット
列と関連される。
第６図は二つのビット列に対する分路の実施例を示し、
その作用は第４図でビット列Ｂ７とＢ８の分路Ｓ２に対
する関係と同じである。
第６図から明らかなように分路Ｓｎの形と物理的構成は
相隣るビット列と同じであり、分路は絶縁層６８内に形
成された孔７８を通じて交叉する語の行に同様に接続さ
れる。
第５図と同様に制御された半導体構造は相反する導通型
Ｐ−Ｎ−Ｐ−Ｎの４層を有し、第１層はビット列の場所
に形成されるダイオードの地域７４を備えている。
最後の２層は地域７８と８０とで形成され、Ｎ型とＰ型
であり、その間に語の行を形成するＮ型部材が配置され
ている。
前の場合と同様にサイリスクのゲートに相応する制御層
はＰ型地域７４と８０との間に形成された層である。
第７図、第８図は第５図、第６図に示した配置に対する
等価電気回路をそれぞれ示す。
第７図ではビット列Ｂｍを形成する導体は可融部材Ｆｍ
とＰＮ接合部を通じて語の行Ｍ，を形成する半導体バン
ドに接続され、その単位長さ当りの抵抗は抵抗８２で表
わされる。
制御された導通４層構造はトランジスタ８４と８６で表
わされ、各ベースは他のコレクタで励起される。
最後に分路鑵はトランジスタ８６のエミツタに直接接続
される。
メモリの外部にあり各部に電圧を与える装置はスイッチ
装置８８で表わされ規準電圧または電圧＋■のいずれか
を与える。
第４図と同じく第７図においても語の行の外端が規準電
圧であるときにのみプログラム化電流が生じることが見
られる。
第８図は第６図に示した配置に対する電気回路を示し、
ビット列ＢｎとＢｎ＋１は金属棒であり、その間に分路
Ｓｎが設けられる。
第６図の層７２と７４を分離する接合部を表わすダイオ
ードはＰＮ接合部を介して関連する語の行Ｍ，に接続さ
れ、その抵抗は抵抗９０として示される。
制御された導通構造に対する回路は第７図に示すように
二つのトランジスタ９２．９４を備え、各トランジスタ
のベースは互いに他のトランジスタのコレクタで制御さ
れる。
トランジスタ９４のエミツタは分路Ｓ。
に直接接続される。
第８図、第４図で見られるようにプログラム化電流は二
つのダイオードの一つまたは二つを同時に、列Ｂｎ，Ｂ
ｎ＋１が電圧＋■であり語の行ｍｑが基準電圧であると
きに流れる。
第８図に示したようにプログラム化電流はビット列Ｂｍ
に相応するダイオードを通じてのみ流れる。
破壊されるリンクは従ってスイッチ装置９６で選ばれ、
スイッチ装置は接続されている部材を基準電圧または電
圧＋Ｖのいずれかに接続することができる。
この発明は図示し説明した実施例に限定されるものでな
く、使用されるバイアス電圧、行と列を接続するリンク
の特性、制御された半導体構造等は変更することができ
、特に行と列を接続するダイオードを形成する地域の一
つは制御導通構造の層であると考えることができる。
一般にこの発明は説明したものと技術的に同等物及びそ
れらの組合せがこの発明の特許請求範囲内で行なわれる
限り、それらの全部も含むものと考えられる。
この発明は特許請求の範囲内で次のような態様で実施す
ることができる。
（１）分路ＳはワイヤＢに平行であり、基層に同様の方
法で与えられ、同じ材料で作られる。
（２）導通制御半導体構造ＴはバンドＭ内に配置される
。
（３）前記半導体構造は交互に導通する型の相接する４
層で形成され、その構造のゲートを形成する一つの制御
層を有している。
（４）前項記載のメモリにおいて、半導体構造のゲート
を形成する層は前記バンドが形成される特殊のドープさ
れた物質で構成される。
（５）前記第３または第４項記載のメモリにおいて前記
半導体構造は陽極グリッドで制御される。
（６）前記第３または第４項記載のメモリにおいて前記
半導体構造は陰極グリッドで制御される。
（７）前記各項記載のメモリにおいて、前記破壊できる
素子は可溶融部材であり導電性が前記特定の型とは反対
の型の材料の層を通じて形成されたバンドの材料に接続
され、その層は前記バンドが構成された物質で形成され
る。
（８）前記各項記載のメモリにおいて前記破壊できる素
子は前記抵抗バンドが構成される材料内に反対の導電型
の二つの半導体層で形成されるダイオードであり、その
一つは前記ワイヤの一つに接続され、他の層は前記制御
導通半導体構造の４層のーを形成する。
（９）前記各項記載のメモリにおいて、前記抵抗バンド
と前記導体ワイヤは語の行とビットの列とをそれぞれ形
成する。
（１０）前記各項記載のメモリにおいて、前記導体ワイ
ヤと前記抵抗バンドとは語の行とビットの列とをそれぞ
れ形成する。
【図面の簡単な説明】
第１図は一つの特定の場合に使用されるようプログラム
が作られた読出し専用メモリを形成する配置を示し、第
２図はプログラム化されるメモリに広く使用されている
結合素子の例を示し、第３図は従来の読出し専用メモリ
に広く使用された種種の方法を示し、第４図はこの発明
による方法を使用してプログラムを作るのを説明し、第
５図と第６図は半導体基層内に集積された読出し専用メ
モリにプログラムを作るに使用される二つの実施例を示
し、第７図は第５図に示した配置に対する電気結線図、
第８図は第６図に示した読出し専用メモリにプログラム
を作るこの発明による実施例の電気結線図を示す。 １０・・・・・・読出し専用メモリ、１２・・・・・・
セレクク、１４・・・・・・ユニット、２２〜２８・・
・・・・抵抗、２０，３０・・・・・・スイッチ装置、
４０・・・・・・メモリ、４２・・・・・・基層、４６
・・・・・・Ｎ型層、４８・・・・・・絶縁層、５０・
・・・・・孔、５２・・・・・・Ｐ型地域、５４・・・
・・・孔、５６．５８・・・・・・地域、６０・・・・
・・メモリ、６２・・・・・・基層、６６・・・・・・
バンド、６８・・・・・・絶縁層、７０・・・・・・孔
、７２，７４・・・・・・地域、７６・・・・・・孔、
７８．８０・・・・・・地域、８２・・・・・・抵抗、
８４，８６・・・・・・トランジスタ、８８・・・・・
・スイッチ装置、９０・・・・・・抵抗、９２，９４・
・・・・・トランジスタ、９６・・・・・・スイッチ装
置、Ｂ（Ｂ，Ｂ６Ｂ７Ｂ８）・・・・・・ワイヤ（ビッ
ト列）、Ｄ（Ｄ５Ｄ６Ｄ７Ｄｓ ）・・・・・・ダイオ
ード、Ｆ（Ｆ５Ｆ６Ｆ７Ｆ８ ）・・・・・・可融部材
、Ｍ（Ｍ３Ｍ４）・・・・・・バンド（語の行）、Ｓ（
ＳＩＳ２）・・・・・・分路、Ｔ（ＴＩＴ２Ｔ３Ｔ４Ｔ
５Ｔ６Ｔ７Ｔ８）・・・・・・半導体構造。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板に語の行とビット列からなるマトリック
    ス回路として集積回路形態で形成されたプログラム可能
    な読出し専用メモリであって、しかも前記マトリックス
    回路が前記半導体基板に互いに平行に形成された特定の
    導電率特性を有する型の直線状の抵抗半導体バンド（Ｍ
    ｌ−ｎ）および前記基板上に絶縁層４８．６８を介して
    互いに平行に設けられた良好な導電体からなるワイヤ（
    Ｂｌ−ｒ１）によって形成されており、前記バンド（Ｍ
    ｌ−ｎ）と前記ワイヤ（Ｂｌ−ｎ）との交差点に破壊時
    に前記バンドを前記ワイヤに接続する破壊記憶素子ｐ，
    Ｄを有している前記プログラム可能な読出し専用メモリ
    において、前記プログラム可能な読出し専用メモリをプ
    ログラミングするためのプログラミング手段を設け、前
    記プログラミング手段は、良好な導電体から形成されて
    少なくとも１つの前記バンドからプログラミング電流を
    側路するための分路（８１−ｎ）を有し、前記分路（Ｓ
    ｔ−ｎ）は破壊読出しを行なう前記破壊記憶素子に関連
    の前記バンド（Ｍｌ−ｎ）と前記ワイヤ（Ｂｌ−ｎ）と
    の間に電位差を印加することにより導通状態が制御され
    る半導体構造（ＴＩ−ｎ）を介して前記バンド（Ｍｌ−
    ｎ）に接続されていることを特徴とする読取り専用メモ
    リにプログラムを作る装置。
JP49048859A 1973-05-04 1974-05-02 ヨミトリセンヨウ メモリニプログラムオツクルソウチ Expired JPS582440B2 (ja)

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NL (1) NL7405612A (ja)

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