JPS5823924B2 - ハンドウタイソウチノセイゾウホウホウ - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関するものである。

半導体装置の製造に際して、その出発材料となる基板に
第１図に示す様な一導電型の不純物を高濃度に含む領域
２とそれに相接した同導電型の不純物を極少量含んだ高
比抵抗領域３とによって構成された基板１を使用するこ
とが多い。

しかも、高濃度不純物領域２は基板１の厚みの殆んどを
占め、低濃度の高比抵抗領域３は厚みが薄くしてしかも
その厚みの制御が厳密であるような要求がしばしば生じ
る。

この点に関して更に具体的に述べる為、たとえば縦形構
造の接合型ＦＥＴを例にあげて説明しよう。

このＦＥＴは３極真空管に近い電圧電流特性や、温度特
性、歪率、安全動作領域などの優れている点で近年急激
に脚光を浴びて来ている。

更にはその製造方法の改善により高周波大電力用の半導
体装置として大きく期待されている。

その構造は基本的には第２図に示すようなもので、倒れ
はＰチャンネル型について説明すれば、高不純物濃度の
Ｐ＋層２と低不純物濃度の高比抵抗層Ｐ一層３とを有す
るシリコン単結晶基板１を準備し、Ｐ一層３の表面に相
互に接続された網目状の複数個のＮ型ゲート領域４を選
択拡散により形成し、更にその表面に気相成長Ｐ層６を
形成した後、表面からゲート電極をとり出すためのｖ型
の深い拡散領域６とソース電極７、ゲート電極８、ドレ
イン電極９を形成する。

このような構造のＦＥＴで耐圧を上げるためには高抵抗
領域３の比抵抗を更に上げることと厚みを増すことが支
配的であるが、一方発明者らの研究によれば電圧増巾率
μがドレイン電圧に対して一定、即ち増巾率の直線線を
良くするためにはバイアス電圧のまだか５らない状態で
もゲート領域から延びた空乏層がはゾＰ一層３を占めＰ
＋層２に達しか−っている必要のあることが明確になっ
ている。

従って設計値以上にＰ一層３の厚みを増すことはμの特
性及び直列抵抗の上からも好ましくなく、厚みの制御が
極めて重要になって来る。

また、耐圧を大きくするために厚みを増すことはできず
、より一層Ｐ一層３の比抵抗を高くしなければならない
。

たとえば゛４００Ｗ出力のＦＥＴのＰ一層３の比抵抗値
は２００Ω−篩、そして厚みは４０ミクロンである。

従来このようなＰ＋層２とＰ一層３をもって構成された
シリコン基板１を形成するためには、Ｐ＋型のシリコン
基板に気相成長によりＰ一層３を形成するか、Ｐ−型の
基板に片面よりＰ＋層を拡散して形成する方法がとられ
て来た。

しかしながらＰ＋型の基板にＰ一層を気相成長する場合
には気相成長時のオートドーピング現象などによって高
比抵抗値を達成するのは困難で高度の熱線によってせい
ぜい５０Ω−儂、生産ラインとしてはたかだか３０Ω−
儂かはゾ限界であった。

更に気相成長層の厚みの制御もたとえは３０ミクロンの
厚みに対して、ロフト間では１０パーセントに押えるの
かせい一杯であった。

また、このような高濃度の不純物を含む基板に気相成長
すると成長層の結晶の完全性も良いものが得られにくか
った。

一方、フローテイングゾーン法で精製したシリコン結晶
では比較的高比抵抗のものが得られるため、Ｐ−の基板
を先づ準備して片面よりＰ＋拡散を深くする方法がある
が、高濃度で深く拡散するための長時間の高温熱処理を
必要とし、かつ拡散しない反対表面をマスク材で保護せ
ねばならず通常これが不可能であるため基板両面に拡散
してしまい、その後で片面の拡散層を機械的に研磨除去
してＰ＋層２とＰ一層３の基板１としていた。

この為、Ｐ一層３の厚みは研磨深さとＰ＋拡散の深さに
よって規定され極めて制御性が悪い。

また機械的研磨による歪が結晶に加えられる為に結晶性
も悪く、更にＰ＋層２とＰ一層３の界面はなるべく不純
物濃度の変化が急勾配であって欲しいのに長時間拡散に
より傾斜面となってしまうなどの好ましくない点が多か
った。

以上述べて来たものはＰチャンネルＦＥＴを例にしたも
のであるが、ＮチャンネルＦＥＴに於けるＮ＋層、Ｎ一
層を有する基板についても全く同様であり単に電導型式
を逆にして同様のことが云えるし、縦形ＦＥＴのみなら
ず高耐圧バイポーラトランジスタ用の基板や、可変容量
ダイオードサイリスタ及びインバットダイオード等でも
全く同様である。

本発明はかＮる点にかんがみ、工程が簡単であり、かつ
前述の欠点を生じない半導体装置の基板の製造方法を提
供せんとするものである。

本発明の他の目的は高比抵抗層を有する半導体装置の歩
留りの良い製造方法を提供するものである。

更に本発明の他の目的は上記基板を用いた縦形構造接合
型ＦＥＴの高耐圧化を達成させるものである。

さて、シリコン結晶を弗化水素酸水溶液中で電解研磨す
る際、ある電圧電流条件で反応させると結晶は電解研磨
されずに内部に向って多孔質層が形成されることが良く
知られている。

また、この多孔質層の形成される厚みは、半導体での熱
拡散や熱酸化と異なり、処理時間に対してはゾ比例して
増加することや、形成された多孔質層内での不純物拡散
係数が通常のシリコンに於けるものの２桁以上も大きい
ことなどが明らかにされている。

発明者らは上記縦形ＦＥＴの製造における前述のＰ＋層
とＰ一層を有する基板の形成に上記多孔質層を適用する
ことによって、極めて良好な結果が得られることを見出
した。

すなわち、極めて高比抵抗の半導体基板の片面に多孔質
層を形成した後、拡散速度の大きい特徴を利用して多孔
質層に高濃度の不純物を熱拡散することにより、極めて
短時間の拡散処理によってＰ＋層を形成させるものであ
って、この場合Ｐ＋拡散層のＰ−基板との界面の不純物
濃度勾配は急峻となり、また短時間の熱拡散のため拡散
しない反対表面は２酸化硅素又は窒化硅素等の皮膜によ
る保護で充分マスクされて片面拡散が可能になったもの
である。

更に、発明者らはシリコン結晶を多孔質化した場合、そ
のまトでは極めて高比抵抗性を示すが不純物拡散をする
と著るしく低抵抗化することを見出した。

以下具体的な実施例について図を用いて説明する。

第３図は多孔質層の形成装置を示すものであって１１は
耐弗酸性のたとえば３弗化樹脂による容器、１２は４６
パ一セント濃度の弗化水素酸水溶液、１３は陰極となる
白金板電極、１４は陽極となる多孔質化の処理をされる
試料のシリコン結晶基板、１５は耐弗酸性材料からなる
試料取付板であり、かつ試料の裏面が液と接触して反応
するのを防ぐためのマスクの役割も果たし、更に取付板
１５の内部に設けられた取り出し電極１６と試料の裏面
は機械的に接触し試料へ電流を通じられるようになって
いる。

１７はリード線、１８は直流電源である。

第４図は本発明の具体的な実施例についてＰチャンネル
の縦形構造接合型ＦＥＴの場合の製造工程を示すもので
ある。

図に従って説明すると、第４図ａに示すようにフローテ
ィングゾーン法によって精製されたＰ型２００Ω−儒、
厚み３００μの（１：１．１ ）シリコン基板１を準備
する。

その裏面２１に先ず厚さ２５０μの多孔質層２２を形成
する。

多孔質層の形成は前述の第３図の装置を用い、化成電流
を電流密度にして１００ ｍＡ／ｃｙｒｔで５０分間、
処理をする。

ＮチャンネルＦＥＴの場合には基板１はＮ型となるため
Ｎ型シリコン基板の多孔質化が必要で、この場合は反応
速度が非常に遅いので通常は電流密度を増したり試料表
面に光照射をして反応を促進させる。

光照射としてはたとえば５００Ｗの白色光源を試料から
約３０センチメートルの距離で照射する方法がとられる
。

また高比抵抗の基板とくにＮ型の場合には、多孔質化処
理試料の電極のとり出しが単なる機、械的接触では。

困難な場合があり、第４図ａ′に示す様に基板の多孔質
化しない面、すなわち多孔質化処理の際の電極をとり出
す面２３に極めて薄く基板と同導電型の不純物を高嫉度
に拡散して縮退層２４を形成しておくと良い。

これは例えばＮ型の場合１１００℃。で１０分隣合拡散
して約１μのＮ＋層を形成すれば充分である。

多孔質化処理が終了した後、適当な段階でこの縮退層２
４は化学的研磨によって除去される。

さて第４図ａのように深さ２５０μの多孔質層、が形成
されると次に同図すのように多孔質層２２にＰ型不純物
（たとえば硼素）を拡散してＰ十層２を形成する。

これは例えば硼素を１１８０℃で３０分プレデポジショ
ンした後、１２５０℃で３時間ドライブインすることに
よって達成される。

多孔質７層に於ける拡散速度は、既に述べたよう（こシ
リコン単結晶の場合と比較すると非常に速いので多孔質
層はすべてＰ＋型となり更に多孔質化していない高比抵
抗領域へもわづかに拡散してＰ＋層２の厚みは多孔質層
２２の厚みよりもわづかに厚くなる。

多孔質層は通常、拡散係数が大きいばかりでなく、熱酸
化速度も大きいので上記の拡散工程での酸化の進行を防
ぐため真空拡散の様に酸化性雰囲気を避ける方法をとる
場合もあるし、拡散途中または終了後に表面２１にＣＶ
Ｄ法などによる窒化膜（図示せず）を被着しておくこと
もありうる。

次に、第３図Ｃに示すごとくシリコン基板のＰ″″″層
３の表面２５に周知の選択拡散技術によってＮ型のゲー
ト領域４を形成する。

このゲート領域４は丁度真空管のグリッドと同じように
図では単に一断面のみを示しているにすぎないが、網目
状や格子状縞状なとの形状であり、その一部で相互に接
続された平面形状を有している。

Ｎ型ゲート領域４を形成した後、更に表面２５にはＰ型
の気相成長層５をエピタキシャル技術によって形成する
（同図ｄ）。

次に同図ｅのごとく、気相成長層５の表面２６よりＮ型
ゲート領域４にまで達するＮ型拡散層６を選択拡散法に
より形成し、更に表面２６の所定領域に周知の手段によ
ってソース電極７及びゲート電極８を、裏面２１にドレ
イン電極９を形成すればＰチャンネル縦形構造の接合形
ＦＥＴが完成する。

本発明の要点とするところは極めて高比抵抗の領域の厚
みを正確に制御して、かつこれに接した厚い低比抵抗の
領域を形成し、この両頭域の界面における不純物濃度の
勾配を急峻にする点にあり、上記ＦＥＴにおける電極構
成の方法には現在いろいろな形式がとられてはいるが、
そのいづれの方法に関しても本発明を適用できることは
明白である。

たとえば第３図ｆに示すような気相成長層５をメサエッ
チングにより一部除去してゲート領域の一部を露出させ
、こ５から直接電極をとり出す方法や、同図ｇに示す如
くゲート領域の形成後その表面に気相成長をせず、選択
的に酸化して絶縁領域２７を形成した場合についても、
基板１を構成する高比抵抗領域３と低比抵抗領域２の形
成方法については全く同様であって本発明を適用できる
ことは当然である。

また、本実施例ではＰチャンネルの場合について述べた
が、Ｎチャンネルの場合も本旨とするところは全く凹じ
てあって、すべての導電形式を逆にすればよい。

但し、Ｎ型シリコンの場合には金属とのオーミック接触
を良好にするために、多孔質層形成の際の説明で述べた
ように、ソース電極７についても同様であり、一旦ソー
ス電極を被着する前にその部分にＮ＋領領域形成してお
くこさが通常おこなわれている。

本発明の第２の実施例を第５図に示す。

すなわち高耐圧バイポーラトランジスタに本発明を適用
した場合であって、図に従って説明するとＮ型導電度１
００Ω−儂、厚み３００μのシリコン単結晶基板３０の
一十面を第３図の装置を用い多孔質化する。

多孔質層形成の条件は電流密度を２００ ｒｒ＋Ｊ／ｍ
の定電流条件で光照射のもとに３０分間処理をすること
により多孔質層の形成厚み約１５０μを得る。

次に基板反対面を絶縁膜で被覆し、多孔質層に砒素を拡
散してＮ＋層３１を形成する。

拡散する不純物としては砒素の他にアンチモン、燐を用
いる事も可能である。

また第１の実施例で説明したように、Ｎ＋層３１は基板
の多孔質化した領域のみに形成しても良く、また更に基
板の単結晶領域に更に多少拡散を進行させても良い。

次に多孔質化していない反対表面からＰ型不純物を拡散
してベース領域３３を形成し、更に周知の選択拡散によ
ってＮ型不純物を拡散しエミツク領域３４を形成する。

しかる後、素子の不要領域３５をメサエッチング除去し
てエミッタ電極３６、ベース電極３７及びコレクタ電極
３８を形成する。

ベース領域３３とコレクタＮ＋領域３１との間には本来
の基板のま５の高抵抗領域３２が残存し、この領域の比
抵抗値と厚みを制御することが本実施例の高耐圧化に特
に重要である。

即ち、以上述べて来た２つの実施例からもわかるように
、本発明は半導体装置の基板領域の一部に厚みを良く制
御する高比抵抗領域を形成することを可能としたもので
あり、更に高比抵抗領域と低比抵抗領域の不純物炭塵勾
配を急峻にし得た。

また、従来の方法に比して基板の高濃度領域を形成する
のに長時間の高温熱処理を必要とせず、拡散処理時間を
著るしく短縮したことから、結晶性の品位を向上し、半
導体装置としての特性を向上させたほか、工程時間の短
縮に伴う経済効果も著るしいものがある。

なお以上述べたものでは不純物濃度勾配が同じ導電型の
不純物についての場合であったが、異なる導電型の不純
物界面についても同様であり、本発明の５不純物層度勾
配“なる字句は相異する導電型及び同導電型における不
純物の濃度勾配の両方を含んでいるものとする。

【図面の簡単な説明】

第１図は半導体装置の製造に際しての出発材料となる基
板の説明図、第２図は縦形構造の接合型ＦＥＴの構造を
示す説明図、第３図は本発明を実施するに当っての多孔
質層形成装置の基本構成図、第４図ａ ”−ｇは本発明
の具体的な一実施例としての縦型電界効果トランジスタ
を製造する工程断面図、第５図は本発明の第２の実施例
としての高耐圧バイポーラトランジスタの断面図である
。 １・・・・・ウリコン結晶基板、２・・・・・・高濃度
に不純物を含む領域（Ｐ＋層）、３・・・・・・高比抵
抗領域（Ｐ一層）、５・・・・・・Ｐ型気相戎長層、２
２・・・・・・多孔質層、３０・・・・・・シリコン単
結晶基板、３２・・・・・・高抵抗領域、３３・・・・
・・ベース領域。

Claims (1)

【特許請求の範囲】
1. １ シリコン結晶基板の一方の主面をマスクして他方の
   面のみに多孔質層を形成する工程と、この多孔質層の厚
   み方向に熱拡散を行って低比抵抗領域を前記多孔質層お
   よびこの多孔質層を僅かに越えた上記基板に形成する工
   程と、上記基板の一方の主面に選択的に不純物を導入も
   しくは気相成長を行う工程とを備えたことを特徴とする
   半導体装置の製造方法。