JPS5823377A - デ−タ記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＤＡＳＤ（直接アクセス記憶装置）のようガ
パッキング・ストア（バンキング記憶機構）と、キャッ
シュとして使用される前面ストア（前面記憶機構）（ラ
ンダム・アクセス・メモリ・システムより構成されるこ
とが望ましい）とを有するページング記憶システムに関
する。

先行技術の脱−開− ページング及びスワツピング・ストアはいくつかの型態
をとることができる。例えば・ページング及びスワツピ
ング・データを直接記憶するため、各種の直接アクセス
記憶装置が使用されてきた。

そのような装置を使用することの問題点は、ページング
及びスワツピング・データを記憶するのに比較的長いア
クセス時間がかかることで、これは全体的な中央処理ユ
ニット又はデータ処理システムの効率に悪い影響を与え
る。即ち、そのようなページング及びスワツピング記憶
機構は、通常、中央処理ユニット又はデータ処理システ
ムによって実行されるべき命令を記憶している。従っ°
〔、そのような命令のプログラムは・命令実行を早める
ため、迅速にアクセスされることが極めて重要である。

ＩＢＭ社から出版された［Ｉ　ＢＭ２３０５固定ヘツド
記憶装置１　（Ｉ　ＢＭ２３０５　ＦｉｘｅｄＨｅａｄ
　　Ｓｔｏｒａｇｅ　　Ｍｏｄｕｌｅ、ＧＡ−２６−１
５８９）には、ページング及びスワツピング環境で使用
されるストレージ・ドラムが記載されている。

ストレージ・ドラムが直接アクセス記憶装置より優れて
いる点は、ページング及びスワツピング命令信号へ比較
的早くアクセスできることである。

その不利な点は、ストレージ・ドラムの所与の容量に対
して、比較的高価につくこ与である。従って、多くのペ
ージング及びスワツピング・アプリケーションにおいて
、ＩＢＭ２３０５ユニットのヨウナストレージ・ドラム
は、命令データのアクチブなページを記憶し、比較的ア
クチブでない命令データは、直接アクセス記憶装置に保
存される。

直接アクセス記憶装置からストレージ・ドラムへ命令デ
ータを転送するには、命令実行時間がインパクトを受け
ないように、ユニットをオフラインにするのが常である
。従って、高速アクセスを有する前面ストア之、比較的
大容量及び低コストを有い従って長いアクちス時間を有
するバッキング・ストアとの間で、ページング及びスワ
ツピング・データ・セットの形で命令データを自動的に
転送する階層ページング記憶システムが望まれる。

史に、データの複数の露出方法が０工能でなければなら
ない。即ち、所与のデータ・ユニットにアクセスするた
め、２つ以上のアドレスが使用可能でなければならない
。この点に関して、Ｉ　ＢＭ２３０５ユニツトは多くの
要求を満たすものである。

何故ならば、アドレス０−７は、物理アドレス０を有す
る磁気記憶ドラムへのアクセスを生じ、グループ８−１
５にあるアドレスは、物理アドレス８を有するドラム・
モジュールを選択するからである。勿論λ各ドラムは、
所与の１時点で１つのアクセスのみを許す。従って、所
与のドラム・モジュールに対するアドレスの１つを通し
て実行された所与のアクセスは、そのドラム・モジュー
ルへのアドレスの全てを、所謂ビジィ又はアクセス不可
能状態へ置く。

ページング及びスワツピング・データ・セットの形式で
記憶されかつ使用される命令プログラムの実行を改善す
るため、今までより大きな複数アドレソング領域におけ
る柔軟性が望まれる。

今マで各種のバッキング・ストアを有する階層記憶装置
が各種のアプリケーションのために使用された。例えば
、バッキング・ストアは磁気テープ・レコーダ、磁気デ
ィスク記憶装置（例えばＤＡＳＤ）、比較的に遅いラン
ダム・アクセス・メモリ、磁気バブル又はシフト・レジ
スタ形のメモリ、レコード・ライブラリィ・システムな
どの型態をとってよい。更に、バッキング・ストアに対
して比較的長いアクセス時間をマスクするように設計さ
れる前面ストアは、各種の型態をとってよい。例えば、
ＩＢＭ３８５０大容量記憶装置において、バッキング・
ストアは磁気テープ・ライブラリィから構成され、前面
ストアは複数の直接アクセス記憶装置から構成される。

直接アクセス記憶装置へのアクセスは、自動テープ・ラ
イブラリィに含まれるデータ・カートリッジのデータへ
のアクセスと比較した場合、比較的に早かった。更に、
Ｅｄｅｎの米国特許３５６９９６８において、データ処
理システムへの見かけの記憶装置として、階層ストアが
与えられる。この特許には、比較的高−速のストアが、
比較的低速アクセスのストアに対するバッファとして動
作するというキャッシュ概念が示されている。この例で
は、ランダムｅアクセス・メモリは前面ストア又はキャ
ッシュとして使用され、バッキング・ストアはテープ又
はディスク記憶装置であってよい。見かけの記憶装置の
大きさは、バッキング・ストアの容量であり、アクセス
・タイムは、前面ストアの早いアクセスに等しい見かけ
のアクセスを与える。５ｐｅｎｃｅｒの米国特許３８３
９７０４には、他の階層ストアが示されている。この特
許では、直接アクセス記憶装置は、ディレクトリイ構造
を介してアクセス可能なランダム・アクセス・メモリに
よってバッファされる。ディレクトリイ構造は、バッキ
ング用直接アクセス記憶装置のためにアドレスを解釈し
、そのアドレスを、データ処理技術分野で周知のテーブ
ルｅルックアップ機構を通してバッファ・アドレスへ変
換する。ｆ３ｐｅｎｃｅｒの目的は、直接アクセス記憶
ユニットに対して比較的長いアクセスをマスクするため
である。更にスペンサーは、階層ストアへ接続されるデ
ータ処理システムがデータを必要とする前に、データを
直接アクセス記憶装置からバッファへ転送し、データへ
のアクセス・タイムを最小にしようとする。これら２つ
の米国特許は、各種の周辺記憶装置にキャッシュを設け
る場合の一般的構成を示す。更に、ページング及びスワ
ツピング記憶システムに対する現代の要求に応えるため
、種々の制御回路が必要である。

キャッシュによって効率が改善される他の技術分野は、
コンピュータ又は中央処理ユニットの主記憶領域である
。即ち、各データ処理７ステムは、キャッシュ又は高速
ストアを有する中央処理ユニツｌ含む。このキャッシュ
に対するバッキング・ストアは、通常のメイン・メモリ
である。キャッシュ動作を高めて、中央処理ユニットの
命令実行及びオペランド・データの転送を最大にするた
め、各種の技術が使用されて来た。中央処理ユニット及
びメイン・メモリに関して、キャラ・／ユの動作を制御
する例は、Ｃａ１ｌｅその他による米国特許４’０７５
６Ｂ６に示される。この米国特許は、キャッシュを使用
すること・が常に有利とは言えないこと、即ち、成る場
合には、キャッシュをノ（イパスすることによって効率
が高まることを教える。

これはいくつかの方法でなされる。例えば、メイン・メ
モリはセグメント状に構成される。これらセグメントの
成るものは、入出力動作又は周辺動作のため専用に使用
される。これらセグメントへの全てのアクセスは、メイ
ン・メモリ・キャッシュをバイパスする。同様に、成る
状況の下では、直接アクセス記憶装置のためのキャッシ
ュは、選択された装置又は装置部分のためにバイパスさ
れることができる。Ｃａ１ｌｅによる米国特許の他の局
面において、指令ベースでキャッシュを選択的にバイパ
スすることによって、効率の改善が達成される。この例
において、メイン・メモリ領域への指令は・キャッシュ
・バイパス・ビットを含む。

ビットが１へセットされていれば、キャッシュが使用さ
れ、メイン・メモリは直接にアクセスされる３、もしキ
ャッシュ・バイパス・ビットがゼロへリセットされてい
れば、キャッシュが使用される。

キャッシュの選択的な）くイノ（スは、多くの場合、メ
イン・メモリ・キャッシュ・システム又はＤＡＳＤキャ
ッシュ・システムのような記憶／ステムの効率を最適化
することができるカニ、現今のページング及びスワツピ
ング・データ転送の厳しい要求を満足させるためには、
他の制御回路力Ｅｄｌｙ要で゛あると思われる。

階層システムにおいて、通常、同一データのいくつかの
重複したものが存在する即ち、）くツキング・ストアは
データの第１のコピーを含み、キャッシュ又は前面スト
アは第２のコピーを含む。データの完全性を保つために
、所与の一時、へで、キャッシュのみ又はノくツキング
・ストアのみ力；アクセスされる。この制約は、今まで
引用した文献で暗黙的に認められている。

ページング及びスワツピング環境において、言己憶シス
テムに対するホストの制御を最＄　ｉＣシつつ、マルチ
タスクのページング・アクセスのために、複数アクセス
が可能であることｌＪＸ望まれる。ＲＯち、ページング
及びスワツピング記憶システムは、ホスＶＸは子犬処理
ユニットの動作を最大化するための良好な制御手段を有
していなければならないが、他方では、それぞれの独立
した動作の連続性を維持して、ページング及びスワツピ
ング環境の統一性を確保しなければならない。

本発明の要約 本発明に従うページング兼スワツピング記憶システムハ
、前面ストア（キャッシュ）、バッキング・ストア、及
びこれらの間で信号を転送する手段を有する階層型のシ
ステムである。本発明の１つの局面において、バッキン
グ・ストアの各種の部分に一対してなされる中央処理ユ
ニットの直接のアクセスは、キャッシュ及びバッキング
・ストアの間におけるデータ転送と同じアクセス優先順
位を有する。本発明の第２の局面において、バッキング
・ストアのそれぞれの物理的部分は、所謂直接アクセス
・モードを介して中央処理ユニットへ予約されることが
でき、他方では、中央処理ユニットへ予約されたそのよ
うな物理的部分ヘキャツユを介してなされるアクセスは
、上記直接アクセス・モードにおける予約を無視する。

予約の制限を無視する第２のアクセス方法は、ページン
グ・モードと呼ばれる。本発明の第６の局面に“おいて
、バッキング・ストア及びキャッシュの双方に記憶され
た所与のデータについて、完全に独立したまた同時的な
アクセスがキャッシュ及びノ（ツキング・ストアへなさ
れる。

実施例の説明 第１図及び、第２図は本発明を使用する周辺システム１
０を示す。第１図はシステムを論理形態で示し、第２図
はシステムを電子回路又は）・−ドウエア形態で示す。

第１図において、単一のホスト１１は、ページング及び
スワツピング・データのために、周辺システム１０と通
信する。複数の■１０（入出力）接続１２．１６．１４
．１５はホスト１１をページング・ストアである周辺・
システム１０へ接続する。これら■１０接続は、周知の
如（、ＩＢＭコンピュータと共に使用されることができ
る３、ページング及びスワツピング・データは、２レベ
ル階層ストアの低レベルを構成スるバッキング・ストア
に記憶される。バッキング・ストアは複数のＤＡＳＤ１
６．１７．１８より構成される。ＤＡＳＤ１８は１本の
ストリングとして示されるが、これは複数のＤＡＳＤを
含む。本発明を使用して、４０９６バイトのデータ・ブ
ロックがホスト１１とＤＡＳＤ１６−１８との間を迅速
に転送される。ＤＡＳＤ１６はアドレスＤＯを有し、Ｄ
ＡＳＤ１７はアドレスＤ１を有し、ＤＡＳＤ１８はアド
レスＤ２−Ｄ７を有する。これらのＤＡＳＤは、Ｉ１０
接続１２−１５の任意のものを介して独立的にアクセス
される。即ち）ポスト１１はＩ１０接続の任意のものを
介して、ＤＡＳＤ１６−１８の任意のものをアドレスす
ることができる。ＤＡＳＤ１６−１８の各々に対して、
複数アクセス通路の外に、複数アクセス・アドレスが与
えられている。そのようなアクセス・アドレスはアドレ
ス形式２０で示される。制御ユニット・アドレス（シス
テム１０アドレス）は部分ＣＵで示される。ＣＵは典型
的には６ビツトである。

ＤＡＳＤ　１６−１８の物理アトＬ／スは部分ＤＥＶで
示される。これは８個のＤＡＳＤのために６ビツトを有
する。物理アドレスを修正するビットは部分ＡＣにあり
、これはアクセス・アドレス修正ビット（露出アト、レ
ス修正ビット）と呼ばれる。

ＡＣ部分は２ビツトを含む。ＤＡＳＤ１６をアドレスす
る４つのアクセスには、直接アクセスが含まれる。その
場合、アドレス２１で示されるように、ＡＣ部分が共に
ゼロであり、ＤＥＶ部分も全てゼロである。ＤＡＳＤ　
１６に対する他の６つのアクセスはキャッシュ４０を介
するものであり、これらはビット・パターン２２（０１
，１０，１１より構成される）によって示される。ＤＥ
Ｖ部分はこれら３つのアクセスについて同じである。

ホスト１１が、４つのアクセスの１つを使用して、ＤＡ
ＳＤ１６のデータにアクセスする時、アクセスの各々は
、別個の論理装置として処理され、複数の独立したＩ１
０動作がＤＡＳＤ１６に関して実行される。１つの独立
した動作はアクセスの各々に対応する。システム１ｏの
電子回路構成に従って、ＤＡｓＤ１６は、６つのキャッ
シュ関連アクセス・アドレスの１つによってキャッシュ
４゜をアクセスすることと同時にかつそれから独立して
、アドレス２１によってアクセスされることがテキル。

７　）”　Ｌ／ス２１は、論理装置のアクセスト同じよ
うに、Ｉ１０接続１２−１５の任意のものについて、ホ
スト１１によって与えられることができる。ＤＡＳＤ　
１７は、Ａ　Ｃ部分力０　’Ｔ：　Ｄ　Ｅ　Ｖ部分が０
０１であるアドレス２４によって直接アクセスされる。

ＤＡＳＤ１７に対する論理装置アクセス（キャッシュ・
アクセス）２５が、ＤＡＳＤ１６に対する論理装置アク
セス２６と同じように図示される。ＤＡＳＤ１８に対す
るアクセスも同じようにしてなされる。

前面ストア又は周辺７ステム１ｏのベージング・ストア
の上部レベルハ、システム・ストレージ３０を含ｔｒ。

システム・ストレージ３ｏはコントロール６１によって
動作的にアクセスされかつ制御すれる。システム・スト
レージ３０．コントロール３１、ホスト１１の間の信号
転送は、複数のチャネル・アダプタ３２を介して行われ
る。チャネル・アダプタ６２はＣＡＡ、ＣＡＢ、ＣＡＣ
。

ＣＡＤと表示されている。これらのチャネル・アダプタ
は、Ｉ１０接続１２−１５を介してＩＢＭコンピュータ
へ付加される制御ユニットにあるアタッチメント回路で
ある。ＤＡＳＤ　１６−１８及び７ステム・ストレージ
５０　Ｎ　コントロール５１の間の信号転送は、データ
・フロー回路３３を介して行われる。データ・フロー回
路３３は、当技術分野で周知のように、データ処理シス
テム中の通常のディジタル信号を、ディスク記憶装置と
共に使用可能な直列形式及びプロトコルへ変換する。

ｆ−トフロー回路３６は、装置アダプタ５４、及びディ
スク制御アダプタ３５を介して、信号を転送する。ＤＡ
ＳＤ１６−１８はアドレスＤｃＨＲによってアドレスさ
れる。ここで、Ｄは装置アドレスＤＥＶに対応し、Ｃは
シリンダ・アドレスを示し、Ｈはヘッド・アドレスを示
し、Ｒはレコード番号を示す。レコードは周知の如く、
ディスり記１意装置−トの回転位置によって迅速に決定
されることができる。ンステム・ストレージ３０は３つ
の主たる部分を有する。第１の（最大の）部分はキャッ
シュ４０である。キャッシュ４０は、ホスト１１によっ
て迅速にアクセスされるページング・データを記憶し、
かつＤＡＳＤ　１６−１８へ書込まれろページング・デ
ータを記憶するためのものであって、ホスト１１がその
ようなデータを受取るのにＤＡＳＤ１６−１８を待機す
る必要がないようにする。ＤＡＳＤ１６−１８のために
キャッシュを設ける原理は、参照文献中に説明されてい
る。キャッシュ４０にあるデータへアクセスするには、
複数のレジスタより成るディレクトリイ４６を使用する
。これらのレジスタはＤＡＳＤ１６−１８のアドレス（
ＤＣＨＲ）、データが記憶されているキャッシュ４０中
のレジスタのアドレス、及び他の制御情報を表わす信号
を含む。これに一ついては、後に第３図を参照して説明
する。

キャッシュ４０は比較的大きいので（数メガバイト）、
キャッシュ４０に対するアクセスは、ハツシュ回路４４
で実行されるハツシュ法によって高められる。ハツシュ
・アドレスは周知であり、ハツシュ法は本発明と直接の
関連を有しないので、これ以上の説明を省略する。ハツ
シュ回路４４の出力はスキャタ・インデックス・テーブ
ル４５をアドレスする。スキャタ・インデックス・テー
ブル４５は、ディレクトリイ４３をアドレスしてキャッ
シュ４０ヘアクセスするため、ディレクトリイ４５への
ハツシュ・アドレスヲインデックスする。

各ハツシュ出力には、１つ又はそれ以−ヒのディレクト
リイＯエントリイが含まれてよい。所与のノ・ツシュ出
力に関連する複数のエントリイは・・ツシュ・クラスと
呼ばれ、単一の又は二重にリンクされたリストを使用し
てリンクされる。それによって、ディレクトリイ４３に
対する単一のアクセスは、ＤＡＳＤ　１６−１８の所−
与のアドレス範囲について、キャッシュ４０を完全に走
査する。キャッシュ４０は、バス４０を介してチャネル
・アダプタ３２との間で信号を転送し、バス４２を介し
てデータφフロー回路６６との間で信号を転送する１、
／ステム・ストレージ６ｏのために使用されるフンダム
・アクセス・メモリとＤＡＳＤ１６−１８との間のデー
タ信号の転送は周知であり、これ以−Ｆ説明しない。

コントロール３１は３つの主たる部分を有する。

最初の部分であるアドレス及び指令評価器５ｏはバス接
続５１．５２．５３．５４を介してチャネル・アダプタ
ろ２へ接続される。評価器５０は、チーＡ′ネル・アダ
プタ３２を介してホスト１１がら各１・１ｉの入出力指
令を受取り、それを部分的にデコートシ、ホスト１１か
も指令と共に受取られたアドレスが、直接アクセスのア
ドレスか論理アクセスノ゛アドレスかを決定する。その
アドレスによって直接アクセスが指定されると（第１図
のアドレス２１及び２４）、評価器５ｏかもの信号は、
直接アクセス・コントロール５６へ与えられる。コント
ロール５６は、ＤＡＳＤ１６−１８をホスト１１へ接続
する制御ユニットの技術を使用して構成される。このよ
うなアクセス制御は周知であるカ０、これ以上説明しな
い。コントロール５６の１部は本発明と関係している。

ホスト１１からコントロール５６を介してＤＡＳＤ１６
−１８までの動作は、チャネル・アダプタ３２０１つを
介してＤＡＳＤ１６−１８をホスト１１へ予約する能力
を含む。これは、ＤＡＳＤへのアクセスが、特定のチャ
ネル・アダプタ３２を介して制限されることを意味する
。ＩＢＭコンピュータで実行される予約及び解放原理は
周知であり、これ以上説明しない。

アドレスを伴う指令をホスト１１から受取る評価器５０
は、６つの論理アクセスの１つを検出することができる
（第１図のビット・パターン２２を参照）。この場合、
評価器５０は通路６００１つヲ介シてキャッシュ・アク
セス・コントロール６１と通信する。それは、キャッシ
ュ４０にアクセスして、そこへページング・データを記
憶したり、又はそこからページング・データを検索する
ためである。論理アクセスがホスト１１からの指令によ
り指定された時、ＤＡＳＤ１６−１８は予約され得ない
。即ち、もしＤＡＳＤ１６がホスト１１によるアクセス
のためにチャネル・アダプタＣＡＡへ予約されていれば
、ホスト１１は、通路１４及びコントロール６１を介し
て、周辺システム（記憶／ステム）へデータの独立した
リクエストを送ることができる。リクエストされたデー
タカキーヤッノユ４０にない場合、コントロール６１は
通路６６及びコントロール５６を介してＤＡＳＤｌ６へ
アクセスする。それは、ＤＡＳＤｌ６がチャネル・アダ
プタＣＡＡヘアクセスのため予約サレテイル時にも行わ
れる。このようにして、ページング・データは、キャッ
シュ４０へ転送されカッ＊　スト１１へ中継されること
ができる。従って、ＤＡＳＤｌ６−１８はデータ処理動
作のために予約されるが、ページング・データ動作のア
クセスのためにも完全に開放されている。

コントロール６１は複数の状況表示レジスタと共に動作
する。例えば、論理装置制御ブロック・レジスタ６２は
、キャッシュ４０を介する論禅装置アクセスに関連した
制御情報を含み、ＤＡＳＤｌ　６−１８に対するそれぞ
れのリクエストされたアクセスが、周辺システム１０に
よって独立的に処理されるようにする。バス４１を介す
るキャッシュ４０とチャネル・アダプタ３２との間のデ
ータ信号の転送は、チャネル制御ブロックと抗ばれる１
群のレジスタ６３に記憶されている。キャッシュ４０へ
のアクセスハ、ハス６４を介してハッシュ回路４４ヘハ
ツシユ動作をリクエストすることによって行われる。１
度ハツシュ回路４４がディレクトリイ４３にある正しい
エントリイを認識すると、そのエントリイはシステム・
ストレージ６０からアクチブ・ディレクトリイ・エント
リイ・バッファと呼ばれるレジスタ７６へ転送サレ、コ
ントロール６１は、そのような制御情報を得るためそれ
以上システム・ストレージ３ｏを参照しないで、キャッ
シュ４０と動作することができるようになる。もしディ
レクトリイ４３が、論理アクセスを通してリクエストさ
れたデータがキャッシュ４０ぬないことを表示すると、
ディレクトリイのエントリイはなく、リクエストされた
データはＤＡＳＤｌ（５−１８からキャッシュ４５．０
へ転送され、次いでホスト１１へ中継されねばならない
１、これは、そのような装置読取リクエストを１群のキ
ュー・レジスタ６９へ待ち行列させることによって、高
度に非同期的方法で達成される。成る場合には、コント
ロール６１は、ディレクトリイ４６がハツシュ回路４４
又はスキャタ・インデックス・テーブル４５に頼ること
なくアクセスでキルヨうに１先行アドレス情報を有する
。このアクセスは、ディレクトリイ４６へ直接アクセス
するバス６５′　によって示される。キャッシュ４゜に
データがない場合、コントロール６１は、通路６６を介
してＤＡＳＤｌ６−１８へアクセスする。

コノトロニール５６がバス４２を介してデータ信号をＤ
　Ａ　Ｓ　Ｄ　１６−１８からキャッシュ４ｏへ転送し
た時（バス４２は、キャッシュ４ｏに関する同時転送が
実行されない時、バス４１と結合するこトカテキル）、
コントロール５６は、コントロール６１へ通路６７を介
して、ページング・データがキヤノンユ４０ヘステージ
又はプロモートされたことを知らせる。次にコントロー
ル６１は、適当な表示信号をホスト１１へ与え、ホスト
１１がシステム１０からデータをリクエストして、その
データがキャッシュ４０からホスト１１へ迅速に中継さ
れるようにする。このような手順は先行技術で知られて
おり、ＩＢＭデータ処理ンスシステム連して使用される
場合には、チャネル指令リトライと呼ばれる。

ホスト１１によって周辺システム１０へ与えられる入出
力指令は、ディスク記憶装置を動作させることに関連し
て使用される指令である。論理アクセスのための他の指
令は、ページ・モード・パラメータ設定指令を含む。こ
の指令は、後に説明するようにコントロール６１を起動
する。複数アクセスのためのアドレス形式２０は、直接
アクセス・アドレスのみを使用するディスク記憶装置に
対するアドレス構造と同じである。従って、本発明を実
施するに当っては、コントロール５６を介して通常の直
接アクセス記憶装置を使用するホスト１１の入出力構成
には、最小限の変更を加えれば足りる。更に注意すべき
は、ＤＡＳＤ　１６−１８及びホスト１１に関するキャ
ッシュ４ｏの動作は、改善された同時的アクセスを可能
にし、キャッシュ原理に基いて見かけの記憶装置を実現
することである。この記憶装置は高い効率及び大きな容
；１（゛を有する。

第２図は第１図に示される実施例の変形である。

コントロール３１はコンピユータ化された形態で示され
る。即ち、第２図のディジタル・プロセッサ６１Ｐは、
通路５１−５４を介してチャネル・アダプタろ２と直接
に通信する。ホスト１１とＤＡＳＤ１６−１８との間の
データ・フローは、チャイ・ル・アダプタからデータ・
フロー回路６３へ直接に延長されるバス７ｏを介して行
われる。チャネル・アダプタ６２は、現今の制御ユニッ
トによって実施されるように、バス７ｏとの間の切換え
を実行する既知の切換回路を有する。プロセッサ３１Ｐ
は、周知の如く、バス７１を介してデータ・フロー回路
３６を制御する。プロセッサ６１Ｐは、バス７２を介し
てシステム・ストレージ６０と噛信する。バス７２は、
典型的にはアドレス信号、読取指令信号、書込指令信号
などを７ステム・ストレージ６０へ送る。プロセッサ３
１　Ｐｉｄ、コントロール・ストア７ろに記憶されたマ
イクロコード・プログラムのセットによって側倒されろ
。

プロセッサ６１Ｐは、バス７４を介してマイクロコード
・プログラムをフェッチする。マイクロコード・プログ
ラムは、プロセッサ３１Ｐ’ｅ能動化シテ、コントロー
ル′５１について説明した制御機能の全てを実行する。

例えば、評価器５０は、その機能ヲ、プログラム５０Ｐ
’ｉ実行するプロセッサ３１Ｐによって実行される。同
様に、コントロール５６は、その機能を、プログラム５
６Ｐを実行スるプロセッサろ１Ｐによって実行される。

同様に、コントロール６１は、プログラム６ＩＰに対応
する。勿論、ストレージ・システムを動作させるには、
診断その他のために、プログラム７５によって示される
ような多くの他のプログラムを必要とする。更に、コン
トロール・ストア７３は論理装置制御ブロック・レジス
タ６２、アクチブ・ディレクトリイ・エントリイ・バッ
ファ・レジスタ７６、キュー・レジスタ６９、チャネル
制御ブロック・レジスタ６３、及び本発明と関連を有し
ないがシステム１０を動作させるためにプロセッサ３１
Ｐが使用する他のレジスタを含む。例えば、ハツ７ユ回
路４４は、その機能をプログラム７５によって実行され
る。プログラム７５とシステム・ストレージ５０にある
スキャタｅインデックス・テーブルとの通信は、勿論プ
ロセッサ６１Ｐを介して行われる。プロセッサ３１Ｐは
、プログラムを実行して、バス７・２を介して、適当な
出力１ｔｉｌｌ　＃信号をシステム・ストレージ３０へ
送る。

テーブル４５がコントロール・ストア７６に設けられれ
ば・動作はスピードアップされる。他の全ての点に関し
ては、サブシステム１０の動作は、第１図と第２図にお
いて同じである。

第１図及び第２図の記憶システムで実施されるよ・うな
本発明の詳細な動作を続ける前に、本発明の太施を成功
させるために必要な制御データを含ムシ・ジスタについ
て、第３図を参照しながら説明する９、レジスタ６２は
、アドレス形式２０によって表わされる論理装置の各々
に関して、記憶／ステム１０の全ての動作を成功裡に処
理するため、プロセッサ３１Ｐによって使用される制御
データを含む。従って、ＤＡＳＤ１６−１８の各々のた
めに、６つの論理装置制御ブロックが存在する。

８個の装置を有する記憶システム１０において、２４個
の論理装置制御ブロックが存在する。コントロール５６
を介して処理されるＤＡＳＤ１６−１８への直接アクセ
スは、論理装置制御ブロックを必要としない。コントロ
ール５６は、先行技術に基くディスク記憶装置と同じよ
うに処理するからである。

レジスタ６２は、制御データを４つのＥｌ・たる部分に
配列することによって最良に理解できる。基本部分８０
は、実施例の基本的構造機能を説明する制御データに関
連する。ベージング・パラメータ部分８１は、ホスト１
１から受取られたページング・モード・パラメータ設定
指令に関連する制御データを含む。指令パラメータ部分
８２は、ホスト１１から受取られたセクタ設定、シーク
、及びＩＤ探索指令に関連する制御データを含む。読取
パラメータ部分８６は、データ信号をキャッシュ４０へ
転送するため、ＤＡＳＤ１６−１８にアクセスする時に
使用される制御データを含む。

基本部分８０は、次のような制御データ・フィールドを
含んでいる。装置フィールド９０は、現在の論理装置制
御ブロックに関連した論理装置に関し、装置終了がホス
トのために生じたことを示す中−のビットである。チャ
ネル・マスク・フィールド９１は、キャッシュ４０を介
して指定されたＤＡＳＤ　１６−１８のデータへアクセ
スするため、ホスト１１のどのチャネル・アダプタ３２
が（従って、どのチャネルが）論理装置を能動化したか
を示す。論理アドレス・フィールド９２は、論理アドレ
スのいずれが論理装置制御ブロックに関連してｂるかを
示す。例えば、ＤＡＳＤ１６のフィールド９２は、ＤＡ
ＳＤ１６に基〈３つの論理装置の第１のものに対してビ
ット・パターン０１０００ｅ含む。実際問題として、論
理装置制御ブロックのアドレシングは、ベース・アドレ
スからのオフセット値として使用される論理装置アドレ
スによる。論理装置アドレス・フィールド９２はレジス
タ６２の検査及び／−り指定機能を含む。

指令フィールド９３には、指定された論理装置に対して
ツステム１０で現在アクチブになっているホスト１１か
ら受取られた指令が記憶される。シーケンス・フィール
ド９４Ｈ、シーケンシャル−アクセスがホスト１１によ
って指定されたかどうかを表示する単一のビットである
。このビットがアクチブであれば、ホスト１１はデータ
の一連のベージ・ブロックを所定のシーケンスで読取る
ことを意味する。チャネル指令リトライ・フィールド９
５は、チャネル指令リトライが進行中であること（即ち
、チャネル指令リトライがホスト１１へ送られたこと）
を示すビットである。チャネル指令リトライは、既知の
ＩＢＭ入出カシステム動作の１部であり、キャッシュ４
０のミスが生じた時に使用される。ミス・フィールド９
６にあるビットは、ディレクトリイ４３の走査がミス条
部を示したこと全表示する。即ち、この場合、所望さレ
タテータカキャッシュ４ｏになかったが、ホスト１１に
よって書込まれるべきデータについて、キヤノンユ４０
の中でスペースが割当てられなかったことを示す。他の
制御フィールドもあるが、それらは本発明と関連を有し
ないので説明を省略する。

ページング・パラメータ部分８１はシーケンス・フィー
ルド１ｏｏを含む。フィールド１００は、多数の連続し
たブロック・アドレスがポスト１１によって参照される
ことを示す。フィールド１゜Ｏは、７−ケンス・フィー
ルド９４と同じ情報を含む１、読出フィールド１０１は
、ボスト１１からの［１り〔取指合の結果として、キャ
ッシュ４ｏからチャネル・アダプタ６２を介してホスト
１１へ転送さＪまたページング・ブロックが、データ転
送に続いて力沃幼（でされてよいことを示す。カウント
・フィールド１０２は、処理されるべきページング・ブ
ロックの現在の数を示す。ベース・シリンダ・フィール
ド１０５は、モード設定ページング・パラメータ指令の
実行中に受取られたベース・シリンダ・アドレスを示す
。本発明に関係のない他のフィールドもページング・パ
ラメータ部分８１に含まれている。

指命パラメータ部分８２は、ディスク記憶装置のシーク
を実行するため、シリンダ及びトラック・アドレスと共
にＤＡＳＤ１６〜１８のアドレスを含んでいるシーク・
アドレス・フィールド１０４を含む。探索フィールド１
０５は、探索識別引数ヲ含む。セクタ・フィールド１０
６＆’Ｊ’現在セツトされているセクタ値を含む。セク
タｆ＋’＃は、ページング・ブロックにアクセスするた
めυ）ディスク記憶装置の回転位置を示す。

読取パラメータ部分８６は、ホストのリクエストを満足
させるため、ＤＡＳＤ１６−１８へのアクセスが必要で
あることを示す要求フィールド１１０を含む。この場合
、データはＤＡＳＤ１６−１８からキャッシュ４０へ転
送され、ホスト１１へ中継されねばならない。進行フィ
ールド１１１は、ＤＡＳＤ１６〜１８からキャッシュ４
ｏへの転送が現在進行中であることを示す。後処理フィ
−ルド１１２は、ＤＡＳＤ１６−１８からキャッシュ４
０への転送の後処理が進行中であることを示す。読取パ
ラメータ部分Ｋｉｔ、、ＤＡＳＤ１６−１８とキャッシ
ュ４０との間の関係状態を示す他の制御フラグを含ませ
ることができる。装置アドレス・フィールド１１３は、
読取動作と関連したＤＡＳＤ１６−１８のアドレスを含
む。ディレクトリイ・インデックス・フィールド１１４
はディレクトリイ４３に対するインデックスを含む。こ
のインデックスは、装置アドレスによって指定されたデ
ィレクトリイ中の対応するエントリイのアドレス・及び
対応するシリンダ・ヘッド及びレコード番号を計算する
ために使用される。ストレージ・アドレス・レジスタ・
フィールド１１５は、７ステム・ストレージ６°０のス
トレージ・アドレス・レジスタの指定情報を含む。この
指定情報は、ベー゛ジング・ブロック’ｋＤＡＳＤ１６
からシステム・ストレージ６０へ読出す時に使用される
。この点に関して説明すると、システム・ストレージ６
［１は、複数の（８個又は１６個の）アドレス・レジス
タを含−み、これらのアドレス・レジスタは、ホスト１
１とキャッシュ４０との間、及びＤＡＳＤ１６−１８と
キャッシュ４０との間で迅床なデータ転送を実行するた
めにアドレス可能である。

現アドレス・フィールド１１８は、キャッシュ４０とＤ
’ＡＳＤ１６−１８との間で信号を転送するタメ、キャ
ッシュ・ブロックの現アドレスを含む。

保存フィールド１１９は、データ処理において通常の如
く実行されるように（特に周辺装置の制御において）、
切離された動作のノくラメータを一時的に保存する領域
である。

チャネル制御ブロック・レジスタ６ろはページング・モ
ード設定フィールド１２０を含む１．フィールド１２０
は、ベージング・モード・ノくラメータ設定指令が受取
られたかどうかを示す。ページング・モード・パラメー
タ設定指令は、ベージング・モードにおける動作のため
、システム・ストレージ３０へのアクセスを能動化する
。指令チェイニング・フィールド１２１は、指令のチェ
イニングがホスト１１によって設定さ゛れたことを示す
。

指金チェイニングは、データ処理技術分野で広く竹われ
るように、１群の指令を結合する動作である。読出リト
ライ・フィールド１２２は、システム・ストレージ６０
で読出リトライがアクチブであることを示す。例えば、
エラー状態が発生した時・そのエラー状態からの回復は
読出リトライを心安とするかも知れない。指令フィール
ド１２６は、ホスト１１から受取られた現在又は最後の
指令を含む。この指令は、ストレージ・システム１０で
現在処理されている。チャネル・マスク１２４は１どの
チャネル・アダプタ′５２がフィールド１２６の内容を
コントロール６１へ転送したかを示す。論理アドレス・
フィールド１２５は、ホス１１１によって現在選択され
ている論理装置のアドレスを含む。ポインタ・フィール
ド１２６は、現在の論理装置に関連した論理装置制御ブ
ロック・レジスタ６２を指定するポインタ又はアドレス
値金含む。速変フィールド１２７は接続されたチーＡ′
ネルのデータ速晩を示す。カウント・フィールド１２８
は、リトライが無効にされる前のオーバラン・カウント
を含む。リトライの閾値は周知であるから、本明細書で
はそのような動作について詳説しない。チャネル制御ブ
ロック・レジスタ６６は、必要に応じて他の制御ピット
及び制御フィールドを含んでよい。

アクチブ・ディレクトリイ・エントリイ・バッファ・レ
ジスタ７６は、ディレクトリイ４・５ろの１つのエント
リイを含む。従って、レジスタ７乙の説明は、ディレク
トリイ４３をも説明することになる。インデックス・フ
ィールド１０７は、その時のディレクトリイ・エントリ
イの論理アドレスである。このフィールドは、各エント
リイにおける自己識別データを与える。フィールド１０
７は読取パラメータ部分８３のディレクトリイ・インデ
ックス・フィールド１１４に含まれる情報と同じものを
含む。フィールド１０８は、データを含ｂＤＡｓＤ１６
−．１８のアドレスを含む。このデータはキャッシュ４
０に転送されているか、又はこれから転送されてよい。

ＣＣＰフィールドは物理装置のシリンダ・アドレスを含
み、ＣＣＬフイ−九ドは物理装置の論理シリンダ・アド
レスを含む、、Ｈフィールドはヘッド・アドレスを含み
（即ち　ＤＡＳＤ１６のどの表面がアクセスされるべき
かを示しＬ　Ｄフィールドは装置アドレスを含み、Ｒフ
ィールドはレコード番号を含み１ＳＥＣＴＯＲフイール
ドはセクタ・アドレス（即ち、回転的位置）を含む。Ｄ
フィールドは装置アドレス１１ろに対応する。上記の説
明から、レジースタ６２は論理装置の全ての制御情報を
含み、ディレクトリイ４６及びレジスタ７６は、論理装
置とは独立したＤＡＳＤ　１６−１８の制御情報を含む
ことが分る。即ち、ＤＡＳＤ１６−１８とシステム・ス
トレージ３０との間における記憶システム１０の動作は
、全ての論理装置について同じである。

コントロール６１は、ＤＡＳＤ　１６−１８への複数ア
クセスを与えるため、ホスト１１とシステム・ストレー
ジ３０との間に存在する論理装置の分＃１廟甜及び連続
状態を発生する。レジスタ７６のリンク・フィールド１
０９は各ハツシュ・クラスのテイレクトリイ４６のエン
トリイをリンクする。

換言すれば、ハツシュ回路４４は、テーブル４５を介し
て、ディレクトリイ４６の最初の工／トリイにアクセス
する。もしこのエントリイが一致しなければ、ディレク
トリイ４３から第２のエントリイをフェッチするため、
リンク・フィールド１０９が使用される。この第２のエ
ンドＩＪイは、同一のハツシュ・クラスにあり、従って
ディレクトリイ４６のためテーブル４５の表示によって
指定される。ハツシュ・クラスの終りに、リンク・フィ
ールド１０９はオール・ゼロとなり、これは・・ツ／ユ
の終り又はディレクトリイ４６におけるエントリイの連
鎖の終りを示す。もしテーブル４５でオール・ゼロが出
てくれば、ミスが生じたのである。勿論、ディレクトリ
イ４３は、各エントリイのために他のフィールドを含む
ことができる。

このようなフィールドは・本発明の範囲外Ｃ（属する。

システム・ストレージ３０とＤＡＳＤ１６−１８の間の
動作は、ホスト１１及びＤＡＳＤ　１６−１８間の動作
及びホスト１１及びシステム・ストレージ３０間の動作
に対して非同期的であり、かつ寿質的に独立している。

これを達成するため、読出待ち行列及び書込待ち行列の
セットがキュー・１．／シｙ、タロ９に設定される。キ
ュー・レジスタ６９は書込待ち行列８５を含む。待ち行
列８５はＤＯ−Ｄ４のラベルを有するＤＡＳＤの各々（
ｒ）りめに別個の待ち行列を有する。それぞれの書込待
ち行列は、ディレクトリイ４３のインデックス・フィー
ルド１（）７に対応するインデックスを含む。

更に、この待ち行列は、ＤＡＳＤ１６−１８にアクセス
するために必要なアドレスを記憶する。このアドレスは
、シーク引数、検索引数、セクタ、装置マスク・及びキ
ャッシュ４ｏにアクセスするためのアドレス部分を含む
。このようなアドレス部分として・例えばキャッシュ・
ブロック・アドレス及びシステム・ストレージ３ｏをア
ドレスするための５ＳＡＲ（図示せず）がある。所与の
装置について・書込待ち行列８５の次のエントリイを含
ませるため、リンク・ツイールドラ設けることかできく
、。又次の装置書込動作（即ち、キャッシュ４０中のど
のページがＤＡＳＤ１（Ｓ−１８へ次に書込まれるべき
か）を指定するためにもリンク・フィールドを設けるこ
とができる。従って、書込待ち行列８５は、所与のＤＡ
ＳＤ１６−１８へ書込まれるべきページング・ブロック
にアクセスするため、キャッシュ４０に対する１つ又は
複数の参照情報を含むことができる。

更に、キュー・レジスタ６９は読出待ち行列を含む。そ
の各々は、ラウントロピン・キューを構成する部分８６
及び８７を含む。部分８６は、どの論理装置がＤＡＳＤ
１６−１８からキャッシュ４０へのデータ転送を必要と
するかを示す論理装置制御ブロック（ＬＤＣＢ）レジス
タ６２のアドレスを含む。部分８７は、各待ち行列にあ
る６つの可能なエントリイの１つを指定するポインタを
含む。このエンｌ＝　ＩＪイは・どの論理装置が次にサ
ービスを受けるべきかを示す。例えば、アドレスＤＯに
対応する部分８７は数字２を含む。これは、ＬＤＣＢ２
が次にサービスを受け、それに続いてＬＤＣＢ３がサー
ビスを受け、次ＶＣＬＤＣＢ１がサ　ビスを受けること
を意味する。アドレスＤＯは、ＤＡＳＤｌ６に関連する
全ての論理装置について、完全な読出待ち行列を有する
。ＤＡＳＤ１７に対応するアドレスＤ１は２つのエント
リイを有する。この読出待ち行列において、ＬＤＣＢｌ
及びＬＤＣＢ３がポインタ番号３と共に指定されろ。従
って部分８７は、ＬＤＣＢ３が次にサービスを受けるべ
きことを示す。読出待ち行列の部分８６．８７にアクセ
スすることによって・プ６セッナろ１１）は正しいＬＤ
ＣＢレジスタ６２ヘアクセスｒるように能動化される。

それは、データがホスト１１によってリクエストされた
シーケンスに対して】澹当なシーケンスで、ＤＡＳＤｌ
６−１８からキャッシュ４０ヘデータを転送するためで
ある。続出待ち行列は、部分８６のＬＤＣＢポインタが
走査される場合と同じラウンド・ロビン方式で走査され
る。本発明を実施するに当っては、他の慶先順位決定方
法が使用されてよい。第３図に下されるレジスタの外に
、他のレジスタが記憶システムを構成するために使用さ
れてよい。

第４図はプログラム５０Ｆとそのチャネル・アダプタ３
２に対する接続を示すが、これらは、コントロール３１
の該当する部分に関して、本発明がどのように実施され
るかを示す。本発明の理解に直接の関係を有しない他の
指令及び機能がプログラム５０Ｐで実行されてよいこと
に注意されたい。ホスト１１からの指令は、Ｉ１０接続
１２−１５を介してチャネル・アダプタ３２へ与えられ
る。チャネル・アダプタ３２は、通常の指令の前処理を
行う。それは、指令コード及び論理装置コードをレジス
タ１３０へ与えることを含む。バス１３１は、レジスタ
１３０にあるアドレスの・１部を搬送するが、それは第
１図に関して説明した制御ユニットＣＵを指定する。バ
ス１′５２はＤＡＳＤｌ＜５−１８のアドレスを搬送す
る。これはアドレス形式２０（第１図）のＤＥＶに対応
する。バス１３３はアドレス形式２０のＡＣ部分全搬送
するが、ＡＣ部分は、ＤＡＳＤＩ　６−１８への直接ア
クセスが実行されるべきか、又は論理装置のいずれが現
在アドレスされつつあるかを表示する。

バス１ろ４は、受取られた指令のコードをコントロ　ル
６１へ搬送する。更に、チャネル・アダプタ６２は、プ
ログラム５０Ｐを能動化するため、プロセッサ３１Ｐへ
割込信号を与える。プロセッサ５ＩＰは、チャネル・ア
ダプタ３２からの割込信号によって能動化さ。ｊ、ると
、受取られた指令を処理する準備として、１３５で本発
明と直接の関連を有しない機能を実行する。１６６で、
アドレス部分ＡＣが分析され、ＤＡＳＤ　１６−１８へ
の直接アクセスが望まれているのか、又は装置へのアク
セスがキャッシュ４０を介して行われるのかが決定され
る。直接モードのアクセスについては、プ［ｊクラブ、
５６Ｐへの論理通路１３７がプロセッサ６１Ｐによって
とられる。プログラム５６Ｐが能動化された時、アドレ
スされたＤＡＳＤ　１６−１８がビジィであってキャッ
シュ４０に関しデータ信号を転送するために使用できな
いかどうかが調べられる。１６６で直接モードが表示さ
れないト、ページング・モード（即チ、キャッシュ４０
を介して、ＤＡＳＤｌ６−１８のデータヘアクセスする
動作モード）が指定される。ステップ１４０で、プロセ
ッサ３１Ｐにある内部レジスタのページ・ビットが、能
動状態ヘセットされる。このビットは、プログラム５０
Ｐがページング・モードで指令を処理していることを記
憶するため、プログラム５０Ｐによってのみ使用される
。プログラム５０Ｐの動作が完了すると、ページ・ビッ
トはリセットされる。このため、内部レジスタのビット
位置は示されていない。ステップ１４０に続いて、本発
明と直接の関連を有しないステップが１４１で実行され
る。１４２で、受取られた指令がアドレスされた論理装
置に対する感知指令であるかどうか（ホスト１１は記憶
システム１０から感知情報又は状況情報をリクエストし
たかどうか）が決定される。感知指令の場合、論理通路
１４３がステップ１４４へとられて、そこでページ・ビ
ットが０ヘリセツトされろ。即ち、状況情報がホスト１
１へ与えられ、それ以上のページング機能は実行されな
い。

非感知形の指令であれば、論理ステップ１４５が実行さ
れる。ステップ１４５の準備動作として、ニジ−・チェ
ック状態が存在するかどうかが調べられ、また本発明の
実施に必要でない他の内部ハウスキーピング機能（例え
ばアドレス設定）が実行される。次（・で、ステップ１
４５で、プログラム５（）Ｐは、ページング・モード設
定指令を検出する。コノ指令が検出されると、論理通路
１４６がとられて、第７図に設定されたステップへ行く
。そうでなければ、本発明と直接の関連を有しない機能
が１４７で実行され、次いで１４８で、Ｎｏ−ＯＰ（ノ
ー・オペレーション）が検出されたかどうかが決定され
る。

Ｎ　Ｏ−ＯＰが検出されると、論理通路１４９がとられ
で、本発明と無関係の機能が実行される。Ｎｏ−ＯＰが
検出されないと、１６８で、ベージング・ビットがセロ
へリセット、され、次いで１６９で本発明と無関係の機
能が実行される。次いで、第５図に示されるプログラム
６１Ｐが能動化される。

第５図は本発明の理解に必要なプログラム５６Ｐの論理
ステップを示す。プログラム５６Ｐの能動化は、プログ
ラム５０Ｐ又は６１Ｐによって行われる。ＤＡＳＤｌ６
−１８への直接アクセスについては、プログラム５［Ｉ
Ｐが５５で入ると、本発明と無関係の機能が１５０で実
行される、更に、直接アクセス・モードがステップ１５
０に続くことを示すため、フリップ・フロップ１５ろ（
プロセッサ３１Ｐの内部にある）がセットされる。１５
１では、アドレスされた装置が、指令を受取ったチャネ
ル・アダプタではない他のチャネル・アダプタ６２へ予
約されて℃・るかどうかを、プロセッサ５ＩＰが決定す
る。もし予約されていれば、論理通路１５２はプロセッ
サ３２Ｐを通常の予約侵害コードへ導く。これは、リク
エスト中のチャネル・アダプタ３２へ、ビジィ状況を表
示する。

もし装置が他のチャネル・アダプタへ予約されていなけ
れば、処理はプログラム５（ＳＰの中で継続する。

プログラム５ＡＰを介してリクエストされたＤＡＳＤｌ
６−１８へのアクセスは、論理通路６６を介してプログ
ラム６ＩＰからも起る。その、ようなり′クエストは、
フリップ・フロップ１５６をセットいページング・アク
セスがＤＡＳＤｌ６−１８へなされつつあることを示す
。プログラム６１Ｐからのリクエストは、予約評価ステ
ップ１５１の後で論理通路６６へ与えられるので、装置
の予約は、ＤＡＳＤｌ　６−１８へのベージング・アク
セスに何の影響も及ぼさない。ステップ１５１から来る
にせよ、通路６６から来るにせよ、論理ステップ１５４
は、ホスト１１又はプログラム６１Ｐのいずれかによっ
てアドレスされたＤＡＳＤｌ６−１８がビジィであるか
どうか（即ち、現在データ処理機能を実行しているのか
、又はトラックのシークの如く独立した機能を実行して
いるのか）を決定する。もし装置がビジィでなければ、
１５５で装置ビジィ・フリップフロップ（図示せず）が
アクチブにセットされる。このようカフリップフロップ
は、装置がビジィであるかどうかを調べるため、チャネ
ル・アダプタ６２又はプロセッサ３１Ｐによって感知さ
れることができる。１５６で、アドレスされたＤＡＳＤ
ｌ６−１８は、制御ユニットによって知られた選択手法
を用いて選択される。１５７で、動作が実行される。即
ち、制御ユニットから装置への指令が・シリンダのシー
クであれば、ステップ１５７は、シリンダ・シーク指令
を目標のシリンダ・アドレスと共に、アドレスされたＤ
ＡＳＤ　１６−１８へ転送することであり、読出指令に
ついては、ＤＡＳＤｌ６−１８からホスト１１へ（バス
７０を介して）、又はキャッシュ４０へ（バス４２を介
して）データ信号を読出すことである。

他方、アドレスされた装置がビジィであれば、１６０で
、装置ビジィ信号がリクエストを出したチャネル・アダ
プタ３２又はプログラム６ＩＰへ転送されろ。装置を動
作させるための制御データｋ　含ｔｒ装置制御ブロック
（図示せず）は、１６１で装置終了フラグ（ＯＤＥ　）
’に１ヘセツトされる。

プログラム６１Ｐの場合、ＤＡＳＤ　１６−１８への試
みられたアクセスは、レジスタ６２（第３図）の装置フ
ィールド９０を能動状態へセットする。

１６２で、プロセッサ３１Ｐは、実行されたばかりの動
作が直接アクセスのためであるかページング・アクセス
のためであるかを決定する。フリップフロップ１５３は
線１６３を介してこの表示信号を与える。即ち、フリッ
プフロップ１５３が「６１」状態にある時、プログラム
６１Ｐへの論理通路６８がとられ、「５０１状態の直接
アクセス・モードにある時、プログラム５０Ｐへ戻って
、状況が報告されるとともに、チャネル・アダプタ３２
の終了動作がとられる。このような状況報告動作及び終
了動作は、ＩＢＭコンピュータに関して通常実行される
動作であるから、これ以上の説明を省略する。

第６図はシステム１０の動作の全体的論理フローを示す
。１７０で、後に第７図を参照して説明するように、プ
ログラム５０Ｐからページング・モードがセットされる
。本発明と無関係の機能が１７１で実行され、セットさ
れたページング・モードの完了が、プログラム５０Ｐを
介して１７２で報告される。次いで、ホスト１１は他の
指令を送り、この指令は１７３でデコードされる。指令
の実行は１７４で開始される。ディレクトリイ４６の探
索は１７５でなされる。それは、キャッシュ４０中の記
憶スペースがリクエストされたページング・ブロックへ
正しく割当てられたかどうかを調べるためである。１７
６でヒツトが検出されると、データ転送（ホスト１１へ
の読出し、又はホスト１１からの書込み）が１７７で実
行される。

次いで、データ転送のためにアドレスされたキャッシュ
４０の領域が、ＬＲＵリスト更新ステップ１７８で、最
近時に使用されたものとして表示される。次いでプロセ
ッサ３１Ｐは、指令の完了を報告するため、プログラム
５０Ｐへ戻る。ミスニついては、１８０で読出リクエス
トがなされ、１８１で、チャネル指令リトライ信号がプ
ログラム５０Ｐ’ｉ介してホスト１１へ送られる。書込
指令につ、いては、キャッシュ４０のセグメントが割当
てられ、次いで論理通路１８２がとられてステップ１７
７のデータ転送が実行される。注意すべきは、キャッシ
ュへの書込みは、キャラツユ４０中にスペースを割当て
るのに必要な少しの時間を除いて、指令の実行を遅らせ
ないことである。ステップ１７３−１８０は、指令の各
連鎖の間、何回か実行されるが、ページング・モードは
指令の連鎖１９１回だけセットされることに注意された
い。

ＤＡＳＤ１６−１８からの非同期的データ転送は・プロ
′センサ５１Ｐによって能動化されることを要する。プ
ロセッサ３１Ｐは周知の作業探索走査を実行する。論理
通路１８３がとられると、キュー・レジスタ６９が１８
４で検査される。キュー・レジスタにより、データ転送
を実行すべきことが表示されると、そのジョブがディス
パッチされろ。１８５でキャッシュ・スペースが割当て
られ、１８６で内部指令ワードが形成される。内部指令
ワードは、チャネル・アダプタ３２を介してホスト１１
から受取られたＣＣＷと同じである。

こうして、キャッシュ４０とＤＡＳＤ１６−１８間り非
同期データ転送の動作は、プログラム５６Ｐを介して実
行される。これは、非同期動作が直接アクセス動作と同
じレベルであることを意味する。即ち、非同期動作は、
ホスト１１からの直接アクセス・リクエストに優先順位
を与えるのでは・　なく、同一の優先順位を有すること
を意味する。

ＤＡＳＤ１６−１８からキャッシュ４０ヘデータを自動
的に転送するため、処理は１８７でプログラム５６Ｐへ
戻される。その転送が終ると、１８８で、プロセッサ３
１Ｐは、ディレクトリイ４３を更新するため、ハウスキ
ーピング機能を実行する。１８９で−（作業はキュー・
レジスタ６９からデキューされる。読出動作については
、装置終了信号が−ｊログラム５０Ｐを介してボスト１
１へ送られる。ホスト１１からのページング・モード設
定指令は、記憶システム１ｏへ、後続する指令の連鎖に
おいて、キャッシュ４ｏが６つの論理アドレスの１つを
介してＤＡＳＤ　１６−１８へアクセスするために使用
されることを知らせる。第７図に示されるように、ペー
ジング・モード設定論理ステップの能動化は、論理通路
１４６を介して行われる。ステップ１９０で、チャネル
制御ブロック（ＣＣＢ）レジスタ６３がアクセスされ、
ページング・モード設定（ＳＰＭ）フィールド１２０が
１ヘセツトされ、指令チェイニング（ＣＣ）フイールド
１２１が０ヘセツトされ、読出リトライ（ＲＲ）フィー
ルドが０へ雪ソトされる。これは・べ−ジンク・モード
設定指令の実行のために・レジスタ６ろを初期設定する
。次に１９１で・レジスタ６３が再びアクセスされ、指
令（ＣＭＤ）フィールＪ−゛１２３がＳＰＭを表わすコ
ードと同じにさＪＬる。１９２でレジスタ６６が再びア
クセスされ、チャネル・マスクが第４図のレジスタ１３
０へ転送される。次に１９５で、論理装置制御ブロック
・レジスタ６２のポインタが発生され、レジスタ６３の
ポインタ・フィールド１２６へ転送されろ１．レジスタ
６２のポインタは、レジスタ６２０ベース・アドレスを
論理装置アドレスで修正したものである。次に、ステッ
プ１９３で発生されたポインタに対応するレジスタ６２
の中で、ステップ１９４は、スター）Ｉｌｏ（ＳＩＯ）
が受取られたことを表示しくこれは基本部分８０に示さ
れていない）、装置（ＯＤＥ）フィールド９０がゼロへ
リセットされ、チャネル指令リトライ（ＣＣＲ）フィー
ルドがゼロへリセットされ、シーケンス（ＳＥＱ）フィ
ールド９４がページング・モード設定指令から受取られ
た値ヘセットされる。

この値は、シーケンンヤル動作が実行されるべきか否か
を示す。同様に、ページング・モード設定指令によって
選択されたページング・パラメータである［読出放棄１
ピツトが・ページング・・くラメータ部分８１の読出（
ＲＯ）フィールド１０１へ挿入される。１９５では、本
発明と無関係の論理ステップがプロセッサ３１Ｐによっ
て実行される。次に、１９６で、レジスタ６２が論理ア
ドレスにおいて検査され、／−ケンス（ＳＥＱ）フィー
ルド９４がアクチブ状態ヘセットされているかどうかが
決定される。もしセットされていなければ、プログラム
５０Ｐへの戻りが生じ、ページング・モード設定化合が
実行されたことを示す。ステップ１９６でシーケンス・
フィールド９４がアクチブであれば、１９７で受取られ
たブロック・カウントがページング・パラメータ部分８
１のカウント・フィールド１０２ヘセツトされる。シー
ケン反・フィールド９４がアクチブである時、ページン
グ・モード設定指令は修正バイＩｆ有し）このバイトは
、指令の現在の連鎖中で転送されるべきブロックの数を
示す。１９８で、ブロック・カウントが検査される。も
しそれがゼロであれば・エラーが生じている。即ち、ホ
スト１１がゼロ・ブロックの転送を表示するのは正しく
ない。もしブロック・カウントがゼロでなければ、プロ
グラム５０Ｐへの戻りが生じ、ページング・モード設定
指令が成功裡に完了したことが報告される。

単にプログラム５０Ｐが指令をデコードできるだけでな
く、プログラム６１Ｐもページング動作に関連する指令
をデコードできなければならない。

第８図は、そのようなデコーディングに関連した論理モ
ジュールを示す。ページング・モート論理アドレスの連
鎖された再選択の間に、プログラム５０Ｐからのエント
リイがなされ、上記論理モジュールはレジスタ１３０に
ある指令をデコードし、適当な動作を開始する。エラー
状態も報告される。

いくつかの内部レジスタ（ＩＲ）がこの論理モジュール
の実行中に使用される。これらの内部レジスタは図を簡
略にするため図示されていない。マイクロコードにおけ
る内部レジスタの使用は、周知である。レジスタ１３０
にある指令と関連して、論理装置アドレスが与えられる
。処理速度を高めるため、レジスタ６２の選択された部
分が内部レジスタへ転送される。次に２００で、基本部
分８Ｄにあるフィールド９１のチャネル・マスク及びフ
ィールド９２の論理アドレスが内部レジスタへ転送され
る。２０１では、レジスタ１６０かもの指令が内部レジ
スタへ転送される。２０２で、レジスタ６３がアクセス
され、フィールド１２５にある論理アドレスと、レジス
タ１５０から受取られた論理アドレスとが比較される。

もしアドレスの変更がなければ、ステップ２０３と２０
４が省略される。そうでなければ、レジスタ６６が２０
６で初期設定される。即ち、チャネル・アダプタ６２と
レジスタ１３０から取られた現在の制御データの全てが
、レジスタ６３へ転送される。

２０４では、前に説明したように、レジスタ６２に対す
る新しいポインタが計算され、レジスタ６５のフィール
ド１２６へ転送される。２０５では、レジスタ６２のＳ
ＩＯフラグ（図示されず）がゼロヘリセットされる。即
ち、現在・指令の実行へ進んでおり、ＳＩＯはもはや新
しいものとは考えられない。２０６で、レジスタ６２０
基本部分にあるフィールド９５が検査される。もしそれ
がゼロを含めば、２０７で本発明と無関係のステップが
実行され、次に２０８で、レジスタ１３０に受取られ、
かつ２０１で内部レジスタへ記憶された指令が、レジス
タ６２のフィールド９６に言己憶される。３フイールド
１００．１０１などにあるフラグがプロセッサ３１Ｐの
内部レジスタへ転送さオする。次いで、２０９で受取ら
れた指令に対応するコードが能動化される。指令が完了
した後、マイクロコードはプロセッサ３１Ｐをプログラ
ム５０Ｐへ戻す。指令としては、セクタ設定、シ１ノン
グ・７−り、読出し、書込みなどがある。゛そのような
指令のコードは既知である。

もし２０６で、チャネル指令リトライ（ＯＣＲ）が入示
されると、２１２で、プロセッサ３１Ｐは、チャネル・
アダプタ３２から受取られた指令が、レジスタ６２のフ
ィールド９乙に記憶された指令に対応するかどうかを調
べる。もしそれらが等しければ、２１４でフィールド９
５がゼロへリセットされる。次いでステップ２０８．２
０９が実行される。もし指令が正しくなければ、２１ろ
でエラー状態が表示され、直ちにプログラム５０Ｐへの
戻りが生じ、ホスト１１ヘエラー状況が報告される。

ステップ２０９で能動化されるような指令の実行におい
て、先ずなされるべきことは、リクエストされたページ
ング・ブロックに対応して、キャッシュ４０に割当てら
れたスペースを求めて、ディレクトリイ４３を検索する
ことである。第９図は、論理装置アドレスを有するデー
タ読出し及びデータ書込みの指令のため制御を実行する
論理ステップを示す。先ず、ディレクトサイ４５カニ検
索される。もしリクエストされたページング・フ゛ロッ
クがキャッシュ４０になければ、ミスが起る。

次いで成る機能が実行される。他方、リクエストさオし
たページング・ブロックがキャッシュ４０にあるものと
決定されれば、ヒツトが生じ・他の機能が実行される。

読出指令又は書込指令の実行は継続する。詳細に説明す
ると、２２１で本発明と無関連の論理ステップがエラー
状況に関して実行される。例えば、受取られた指令が読
出指令又は書込指令でなければ、ディレクトリイの探索
は適当でなく、エラー状態が表示されねばならない。

２２２で、装置アドレスＤ１シリンダΦアドレスＣ、ヘ
ッド・アドレスＨ１レコードＲからブロック識別情報が
形成される。実施例では、トラックごとに４つのレコー
ドが存在する。従って、レコード許号は４つの値の１つ
である。ブロック識別情報σ５形成は、単にアドレスを
取出しそれを２バイトの内部レジスタへ置くことである
。２２３で、・・２７１回路４４が実行される。ノ・ツ
シュ回路の動作がどのようなものであれ、そのような動
作は、テーブル４５に対してアドレス変位に対応するア
ドレス信号を発生する。テーブル４５はディレクトリイ
４６のインデックスを含む。次にループ２０５で、ディ
レクトリイ４６がノ・ツシュ・クラス内で走査される。

テーブル４５が２２４で読出された時、ハツシュ・クラ
スの最初のエントリイを構成するディレクトリイ４３か
らのエントリイが、システム・ストレージ３０からプロ
セッサろ１Ｐの内部レジスタへ読出される。これは、割
込みが生シた時、システム・ストレージ３０を他の動作
へ解放する。いずれにせよ、ディレクトリイの探索は、
２２７においてレジスタ７６を、アドレスされたディレ
クトリイ・エントリイに等しくすることを含む。この動
作は、ディレクトリイ４３の適当なエントリイを読出し
てそのエントリイをレジスタ７６へ転送することを含む
。２２８で、本発明と無関連の論理ステップが実行され
る。２２９で・ブロック識別情報の内容が、レジスタ７
６に含まれるフィールド１０８と比較される。もし。

２つの値が等しければ、ヒツトが生じ、論理通路２３０
がとられる。もし２つの値が等しくなければ、探索が実
行されるべきである。２３１で、リンク・フィールド１
０９の内容が適当な内部レジスタへ送られる。２２６で
は、リンク・フィールドが調べられて、ハツシュ・チェ
インのｉ’）（ＥＯＣ）かどうかが決定される。もしエ
ントリイが唯一のエントリイであれば、ミスが生じてお
り・ミスを表わすリターン・コードＲＣが２６６でセッ
トされる。他方、走査は、連続したディレクト１）イの
エントリイをレジスタ７６へ転送することによって、ヒ
ラｌ求めつつ、ステップ２２７．２２９を反復しながら
継続する。

ヒントが生じると、２４０で、プロセッサ６１Ｐは、レ
ジスタ７乙のフィールド１０８を７リンダ値Ｃと比較す
る。もし所望のレコードに対応するレコードがキャッシ
ュ４０になければ、２４１で、リターン・コードＲＣが
「レコード無し１のコ　ドヘセットされる。２４０の比
較で一致が生じＩｔば、２４２でレコードの発見又はヒ
ツトが表示され、２４ろで、内部レジスタがレジスタ７
６のインデックス・フィールド１０７と等しくセットさ
れる。。２５０で本発明と無関係の機能を実行するため
、論理通路２６４がとられる。次いで２５１で、ミスの
表示が生じたかどうかが検査されろ。ミスが表示されな
かった場合（ヒツトの場合）、２５４で、レコードが発
見されたかどうかが検査される。即ち、２４１の「レコ
ード無し）のリターン・コード、又は２４２の、［レコ
ード発見１のリターン・コードが調べられる。［レコー
ド無し１の場合、２５５でエラーが表示され、プロセッ
サ３１Ｐはプログラム５０Ｐへ戻って、エラー状態が報
告される。レコードが発見された場合、読出指令が実行
され、データがキャッシュ４０からホスト１１へ（又は
その逆方向に）転送される。これについては、後に第１
０図を参照して説明する。

他方、２５１のミス条件の場合、２５２で、プロセッサ
３１Ｐはアドレスされた論理装置を求めてレジスタ６２
ヘアクセスし、基本部分８０にあるミス・フィールド９
６を１ヘセツトする。次いで、２５５で、プロセッサ５
１Ｐは指令実行のためキャッシュ４０を準備するように
進行する。これについては、後に第１１図を参照して説
明する。

キャッシュ４０のヒツトの場合、続出指令であれ　書込
指令であれ、第１０図の論理ステップは論理通路２５６
をとり、２６０で本発明と無関係のエラー検出論理ステ
ップを実行する。２６１で・読出モード又は書込モード
が検査される。これは、レジスタ６２０基本部分８０に
ある指令フィールド９３０指令コードを検査することに
よって行われろ。読出指令の場合、論理通、路２６２が
とられ、書込指令の場合、論理通路２６３がとられる。

続出指骨のヒツトの場合、データはキャッシュ４０から
ホスト１１へ転送される。２７０で、データをホスト１
１へ中継するため、データをキャラ・／ユ４０からバス
４１（第１図）を介してチャネル・アダプタ６２へ転送
することによって、データ転送が実際に生じる。そのデ
ータ転送が完了すると（この動作は、データ処理技術分
野において広〈実施されている既知の自動的データ転送
回路（図示すず）によって達成される）、記憶システム
１０の制御は、現在の一指令を処理するため戻される。

ここで理解すべきは、キャッシュ・ミスを処理している
間の制御機能は、チャネル・アダプタ３２のデータ転送
機能とインタリープされてよいことである。いずれにせ
よ、２７１で、プロセッサ３１Ｐはレジスタ６２の読出
フィールド１０１を検査する。もしフィールド１０１が
ゼロに等しければ、読出しの後の放棄は生じない。２７
２で、ブロック識別情報は、最近時に使用された（ＭＲ
Ｕ）キャッシュ・セグメントとして、ＬＲＵリスト中に
セットされる。ＬＲＵリストは周知であるから、これに
ついては説明しない。プロセッサ、１ＳＩＰはプログラ
ム５０Ｐへ戻り、２７０で実行された読出指令の完了が
報告される。２７１で、もしフィールド１０１が１に等
しければ、２７３で、プロセッサ３１Ｆはレジスタ７乙
のフィールド２６９を調べる。それは、キャッシュ４０
中の指定されたページング・ブロックが変更されたかど
うかを決定するためである。フィールド２６９は、所与
のレコードについて、書込指骨がキャッシュ４０に対し
て実行された時にセットされる。もしキャッシュ４０に
記憶されたページング・ブロックに変更が生じていない
ことが、デイレりトリイによって示されると、２７４で
、ベージング・ブロックを記憶するキャッシュ４０の領
域が月イ放され、レジスタ７６の内容及びディレクトク
イ４６中の対応するエントリイが消去される。

この動作は、キャッシュ４０からベージング・ブロック
を幼果的に消去する。論理通路２７５で示されるように
、成る種のエラー状態が検査される。

２７６で、プロセッサ３１Ｐは本発明と無関係の論理ス
テップを実行し続ける。

変更されたデータ・ブロックを記憶するキャッシュ４０
の部分が解放される前に、そのベージング・ブロックは
キャッシュ４０から対応するＤＡＳＩ）１６−１８へ移
動されねばならない。本発明の１つの実施型態において
、そのような変更されたベージング・ブロックは、指令
連鎖中の最後の指咎の直後であって、その連鎖が完了さ
れる前に、ＤＡＳＤ１６−１８へ転送される。本発明と
無関係り）ステップ２７６には、バッファからバッキン
グ・ストアへデータを直接にデステージするために使用
される制御ブロック（図示せず）へ、ＤＡＳＤＩ６−１
８へ転送されることに備えて、ベージング・ブロックを
リストすることが含まれる。

そのような機構は周知であり、詳細に説明しない。

次いで２７７で、プロセッサ３１Ｐは、ンーケン／ヤル
・データが処理されているかどうかを調べるため、レジ
スタ６２のシーケンス・フィールド９４を検査する。も
し／−ケンソヤル・データが処理されていなければ、ベ
ージング・データの１ブロツクのみがホストへ送られ、
指令の完了がプログラム５０Ｐによって報告される。も
し／−ケンシャル・データが処理されていれば、プロセ
ッサ３１Ｐは、２７８でベージング・パラメータ部分８
１（第６図）のカウント・フィールド１０２に示された
ブロック・カウントを検査する。もしブロック・カウン
トがゼロでなければ、２７９で、ブロック・カウントか
ら１が減算され、指令の完了がプログラム５０Ｐを介し
て報告される。もしブロック・カウントがゼロであれば
、シーケン７ヤル・データの全てはホスト１１へ転送さ
れており、指令の完了が直ちにプログラム５０Ｐを介し
て表示される。

書込相合については、プロセッサ３１Ｐは論理通路２６
ろから入り、先ず２８９で本発明と無関係の機能を実行
する。そのような無関係の機能は、ホスト１１から適当
なチャネル・アダプタ３２及びバス４１を介して、キャ
ッシュ４ｏヘデータを転送するため、自動的データ転送
回路（図示せず）を設定することを含む。データ転送は
、２９０で起る。データ転送の間、プロセッサ３１Ｐは
、制御機能領域で１他のチャネル・アダプタ６２と動作
を継続することができる。同時に、データ信号を転送す
るため、ＤＡＳＤ１６−１８への直接アクセスが生じる
。即ち、チャネル・アダプタＣＡＡがＩ１０接続１２を
介してキャッシュ４ｏとポスト１１との間で信号を転送
している間、チャネル・アダプタＣＡＤは、Ｉ１０接続
１５を介してホスト１１とＤＡＳＤ　１６−１８との間
でデータ信号を転送することができる。そのような重複
動作は、配慮システム１０の効率を高める。データ転送
に続いて、プロセッサ３１Ｐは、２９１でエラーに関連
した機能を実行する。次に２９２で、転送されたデー一
−−夕１号のブロック識別情報がアクチブであるかどう
かがテストされる。もしアクチブであれば、これは、ブ
ロックがキャッシュへ監禁されない（即ち、置換されて
よい）ことを意味する。その場合、２９６で、変更フィ
ールド２６９が１ヘセツトされ、２９４で、ブロック識
別情報がＬ　ＲＵ　リスト（図示せず）中で最近時に使
用されたもの（ＭＲＵ）として表示される。次に２９５
で、本発明と無関係の機能が実行される。最後に、書込
指令について状況を報告するため、プロセッサ３１Ｐの
制御はプログラム５０Ｐへ戻る。

第９図でディレクトリイ・ミスの場合、プロセッサ３１
Ｐは第１１図のステップに対する論理通路２５３をとる
。ステップ３００で、プロセッサ３１Ｐは、指骨が読出
指令か書込指令がを検査する。読出指令の場合、後に第
１２図を参照して説明するように、６０１で読出リクエ
ストが待ち行列に入れられる。次に３０２で、本発明と
無関連の機能が実行され・かつチャネル指令リトライ信
号かプログラム５０Ｐを通してホスト１１へ送られる１
、チャネル指令リトライ信号は、装置終了信号が記憶７
ステム１０によって送られた後に、ホスト１１へ指令の
再転送を求めるものである。装置終了信号は、データが
今やキャッシュ４０にあることを示す。

ステップ３００の書込指令については、プロセッサ３１
Ｐは、キャッシュ・ブロックを割当てるためステップ′
５０３へ行く。エラー状態は、論理通路３０４を介して
報告される。ステップ３０５で、第６図のレジスタ７６
で示されるフォーマットを使用して、新しいエントリイ
がディレクトリイ４６へ加えられる。次に、３０６で実
際のデータ転送が生じ、ホスト１１からの信号がチャネ
ル・アダプタ３２及びバス４１を介して、キャッシュ４
（］へ転送される。次に３０７で、第１０図のステップ
２９１−２９５が実行される。

Ｍ口出待ち行列は第１２図に示されるようにして形成さ
れる。第１２図において、プロセッサ６１Ｐは、内部レ
ジスタを論理アドレス・フィールド１２５の内容と等し
くするため、３１０でチャネル制御ブロック・レジスタ
６３にアクセスする。

ろ１１で、フィールド１２５の内容はＡＣ部分を削除す
ることによって、物理装置アドレスへ変換される。６１
２で、装置に対応する読出待ち行列が１に等しくされる
。即ち、論理装置に対応する第３図の部分８６が１ヘセ
ツトされる。次いで、この単一ビットは論理装置制御ブ
ロック・レジスタ６２のアドレスへ変換される。何故な
らば、論理装置制御ブロックのベース・アドレスは、論
理アドレスであるオフセット値によって知られるからで
ある。レジスタ６２にあるその部分の位置は論理アドレ
スであるから、論理装置制御ブロックのオフセット値も
知られる。次いで６１４で、プロセッサ３１Ｐは、第３
図の部分８７がゼロであるかどうか（即ち、読出待ち行
列があるかどうか）を決定する。もし部分８７が空であ
れば、３２０で、読出待ち行列に対するポインタが論理
装置（即ち、どの論理装置がフィールド１２５にあるか
どうかに従って、１．２又は６）ヘセットされる。

３２１で、レジスタ６２がアクセスされ、読出リトライ
・フィールド１２２及びカウント・フィールド１２８が
１ヘセツトされる。もし部分８６に読出待ち行列のエン
トリイがあれば（即ち、読出待ち行列が既に挿入されて
いれば）、３１５で、キュＬ−・ポインタが１だけイン
デックスされる。

３１６で、キュー・ポインタが再び検査される。

もしポインタが３より少なければ、プロセッサ３１Ｐは
、論理通路３１８をとり、部分８６中の次の位置が空で
あるかどうかを検査する。もしそれがゾとでなければ、
サイクルが反復される。その反復は、空のキュー位置が
発見されるか、又は６１７でエラー状態が表示されるま
で継続する。このエラー状態は、読出待ち行列が一杯で
ある時（即ち、ポインタが３に等しい時）、キュー読出
リクエストか与えられたことを示す。

【図面の簡単な説明】

第１図は本発明の原理を使用した階層ページング及びス
ワツピング記憶システムの論理図、第２図は第１図に示
されるシステムの代替的実施図、第３図は第１図及び第
２図に示したシステムと共に使用可能な制御レジスタを
示した図、第４図は第１図のアドレス及び指令評価器を
示す論理及びフローの結合図、第５図は第１図の直接ア
クセス・コントロールを示す論理フロー図、第６図は第
１図のシステムで使用可能なキャッシュ・アクセス・コ
ントロールを示す図、第７図は第１図のシステムで実行
されるベージング・モード設定指令の論理フローを示す
図、第８図は第１図のアドレス及び指令評価器で指令が
受取られた時に実行される動作の論理フローを示す図、
第９図は第１図に示されるキャッシュ・アクセス優コン
トロールのブイレフ）　ＩＪイ探索に関連した動作の論
理フローを示す図、第１０図は第１図に示されるキャッ
シュ・アクセス・コントロールの読出指令又は書込指令
に関連した動作を示す図、第１１図はキャッシュへのア
クセスがミスを生じた時のキャツ／ユ・アクセス・コン
トロールの動作に関連する論理フロー図、第１２図はリ
クエストされたデータがキャッシュ中になく読出リクエ
ストヲパッキング・ストアで待機させる場合に第１図の
キャッシュ・アクセス・コントロールの動作に関連した
論理フロー図を示す。 １０・・・・周辺（記憶）システム、１１・・・・ホー
スト、１６．１７・・・・直接アクセス記憶装置（ＤＡ
ＳＤ）、ろ１・・・・コントロール、６２・・・・チャ
ネル・アダプタ、４０・・・・キャッシュ、４ろ・・・
・ディレクトリイ、５０・・・・アドレス及び指令評価
器、５６・・・・直接アクセス・コントロール、６１・
・・・キャッシュ・アクセス・コントロール、６２・・
・・論理装置制御ブロック・レジスタ、６９・・・・キ
ュニ・レジスタ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーンヨン代理人　弁理士　　頓　　　宮　　
　孝　　　−（外１名） 第１頁の続き ■発　明　者　ジョン・ステイープル・ウィリアムス アメリカ合衆国アリシナ用ツー ソン・イースト・トウエンティ セブンス・ストリー）　８８５０番地 ＠発　明　者　ジョン・ハント・クリスチャンアメリカ
合衆国アリシナ州ツー ソン・イースト・ケープ・ホー ン・ドライブ１２９９５番地 ＠発明者　　マイケル・ハワード・バータング アメリカ合衆国アリシナ用ツー ソン・ノース・タニユリ・ドラ イブ３８６５番地 ＠発明　　者　アーリー・バーバート・ノルタアメリカ
合衆国アリシナ州ツー ソン・イースト・プラツク・セ ナ９１６１番地　。

Claims (1)

【特許請求の範囲】
1. 複数の周辺記憶装置と、キャッシュ記憶装置と、上記周
   辺記憶装置に対する第１接続及び上記キャッシュ記憶装
   置に対する第２接続を有し、アダプタ装置を介してホス
   ト・ユニットへ接続された制御ユニットと、データ信号
   を転送するためのデータ回路とを有するデータ記憶シス
   テムにおいて、上記制御ユニットに設けられ、上記ホス
   ト・ユニットから上記周辺記憶装置のアドレスを受取る
   アドレス手段であって、上記周辺記憶装置の各々のため
   に第１のアドレスを直接アクセス・アドレスとして選択
   し、上記周辺記憶装置の各々のために複数の第２のアド
   レスの中の１つをキャッシュ・アクセス・アドレスとし
   て選択するアドレス手段と、上記制御ユニットに設けら
   れ、上記第１アドレスを直接アクセス・リクエストとし
   て受取るため上記アドレス手段へ接続−された第、１０
   入力手段を有し、かつ上記周辺記憶装置を直接にアクセ
   スするため上記第２アドレスを受取る第２の入力手段を
   有し、かつデータ転送を能動化するため上記データ回路
   へ接続されている直接アクセス制御手段と、上記制御ユ
   ニットに設ゆられ、上記第２アドレスを受取ってそれに
   従い上記キャッシュ記憶装置をアドレスするため上記ア
   ドレス手段及び上記キャッシュ記憶装置へ接続されたキ
   ャッシュ・アクセス制御手段と、上記キャッシュ・アク
   セス制御手段に設けられ、上記第２アドレスを上記周辺
   記憶装置のアドレスへ変換する手段と、上記キャッシュ
   ・アクセス制御手段に設けられ、上記変換されたアドレ
   スに応答して上記キャッシュ記憶装置のためのアクセス
   ・アドレス信号を発生し、それによって上記キャッシュ
   記憶装置が上記周辺記憶装置の所定のデータ単位につい
   て上記第２アドレスの１つによってアドレスされるよう
   にするディレクトリイ手段と、上記キャッシュ・アクセ
   ス制御手段に設けられ、上記ディレクトリイ手段を探索
   して、上記キャッシュ記憶装置が上記周辺記憶装置に記
   憶されているデータ信号に対応するデータ信号を含むか
   どうかを表示する手段と、上記キャッシュ・アクセス制
   御手段に設けられ、上記キャッシュ記憶装置が上記周辺
   記憶装置に記憶されているデータ信号に対応するデータ
   信号を含まないとき、該データ信号を要求するリクエス
   トを上記直接アクセス制御手段へその第２人力手段を介
   して与える待ち行列手段と、上記直接アクセス制御手段
   が上記第１人力手段を介して上記周辺記憶装置のアドレ
   スを受取ったとき、該周辺記憶装置から上記アダプタ装
   置へデータ信号を転送し、上記直接アクセス制御手段が
   上記第２人力手段を介して上記周辺記憶装置のアドレス
   を受取ったとき、該周辺記憶装置から上記キャッシュ記
   憶装置へデータ信号を転送するため、上記データ回路へ
   接続されたデータ転送制御手段と、上記制御ユニットに
   設けられ、上記第２アドレスのいずれが上記周辺記憶装
   置から上記キャッシュ記憶装置へのデータ転送に関連し
   ているかを表示するため上記キャッシュ・アクセス制御
   手段へ接続された論理装置制御ブロック・レジスタと、
   上記ホスト・ユニットと上記キャッシュ記憶装置との間
   、及び上記ホスト・ユニットと上記周辺記憶装置との間
   で、データ転送が同時に行われるようにするため、上記
   アダプタ装置と上記キャツンユ記憶装置との間に設けら
   れたデータ・バスとを具備するデータ記瞳システム。