JP2000066955A - コピーキャッシュ情報掃き出しレベル選択方式 - Google Patents
コピーキャッシュ情報掃き出しレベル選択方式Info
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- JP2000066955A JP2000066955A JP10233800A JP23380098A JP2000066955A JP 2000066955 A JP2000066955 A JP 2000066955A JP 10233800 A JP10233800 A JP 10233800A JP 23380098 A JP23380098 A JP 23380098A JP 2000066955 A JP2000066955 A JP 2000066955A
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Abstract
(57)【要約】
【課題】 リクエスト発行元のプロセッサと同じセルに
搭載された主メモリに対応するアドレスデータを優先的
のスワップ対象とするようにしてメモリアクセスレイテ
ンシを小さくする。 【解決手段】 それぞれがキャッシュメモリを備える複
数個のプロセッサ１１および１２と前記キャッシュメモ
リのコピーを保持するコピーキャッシュ１０ａを備える
コヒーレンシ制御回路１０と前記コヒーレンシ制御回路
に接続された主メモリ１３とを含むセル１を複数個接続
した分散共有メモリ方式のマルチプロセッサシステムに
おいて、前記コピーキャッシュの情報を掃き出すときに
はそのコピーキャッシュを備えるコヒーレンシ制御回路
に接続された主メモリに対応するアドレスデータの情報
を優先的に掃き出すようにする。
搭載された主メモリに対応するアドレスデータを優先的
のスワップ対象とするようにしてメモリアクセスレイテ
ンシを小さくする。 【解決手段】 それぞれがキャッシュメモリを備える複
数個のプロセッサ１１および１２と前記キャッシュメモ
リのコピーを保持するコピーキャッシュ１０ａを備える
コヒーレンシ制御回路１０と前記コヒーレンシ制御回路
に接続された主メモリ１３とを含むセル１を複数個接続
した分散共有メモリ方式のマルチプロセッサシステムに
おいて、前記コピーキャッシュの情報を掃き出すときに
はそのコピーキャッシュを備えるコヒーレンシ制御回路
に接続された主メモリに対応するアドレスデータの情報
を優先的に掃き出すようにする。
Description
【０００１】
【発明の属する技術分野】本発明はコピーキャッシュ情
報掃き出しレベル選択方式に関し、特にマルチプロセッ
サシステムにおけるコピーキャッシュのスワップ処理を
規定するコピーキャッシュ情報掃き出しレベル選択方式
に関する。
報掃き出しレベル選択方式に関し、特にマルチプロセッ
サシステムにおけるコピーキャッシュのスワップ処理を
規定するコピーキャッシュ情報掃き出しレベル選択方式
に関する。
【０００２】
【従来の技術】一般に分散共有メモリ方式を採用したマ
ルチプロセッサシステムでは、複数個のセルがバス型，
スター型，リング型などの信号線によって相互に接続さ
れている。そして、各セルはキャッシュメモリを有する
複数個のプロセッサとこれらのプロセッサキャッシュの
コピーを保持するコピーキャッシュを有するコヒーレン
シ制御回路とを備え、これらの間も上記とは別の信号線
によって相互に接続されている。さらに、各セルの主メ
モリは上記のコヒーレンシ制御回路に専用線で接続され
ており、システム全体で共有されている。
ルチプロセッサシステムでは、複数個のセルがバス型，
スター型，リング型などの信号線によって相互に接続さ
れている。そして、各セルはキャッシュメモリを有する
複数個のプロセッサとこれらのプロセッサキャッシュの
コピーを保持するコピーキャッシュを有するコヒーレン
シ制御回路とを備え、これらの間も上記とは別の信号線
によって相互に接続されている。さらに、各セルの主メ
モリは上記のコヒーレンシ制御回路に専用線で接続され
ており、システム全体で共有されている。
【０００３】上記のようなマルチプロセッサシステムの
セルにおいて、プロセッサが発行したリードリクエスト
を取り込んだコヒーレンシ制御回路は、満杯のコピーキ
ャッシュを索引してヒットミスとなった場合には、コピ
ーキャッシュの一部をスワップしなければならない。
セルにおいて、プロセッサが発行したリードリクエスト
を取り込んだコヒーレンシ制御回路は、満杯のコピーキ
ャッシュを索引してヒットミスとなった場合には、コピ
ーキャッシュの一部をスワップしなければならない。
【０００４】従来、コピーキャッシュのなかのスワップ
対象を決定する方法として、ＬＲＵ（Ｌｅａｓｔ Ｒｅ
ｃｅｎｔｌｙ Ｕｓｅｄ）法やランダム法が採用されて
いる。しかしながら、これらの方法はスワップ対象の決
定時にその主メモリが搭載されているセルを考慮してい
ないので、スワップ対象となったアドレスデータを保持
していたプロセッサから再びそのアドレスに対するリク
エストが発生した場合には、他のセルの主メモリにデー
タを取りに行く必要が発生することがあり、そのときに
はメモリアクセスレイテンシが増大する。
対象を決定する方法として、ＬＲＵ（Ｌｅａｓｔ Ｒｅ
ｃｅｎｔｌｙ Ｕｓｅｄ）法やランダム法が採用されて
いる。しかしながら、これらの方法はスワップ対象の決
定時にその主メモリが搭載されているセルを考慮してい
ないので、スワップ対象となったアドレスデータを保持
していたプロセッサから再びそのアドレスに対するリク
エストが発生した場合には、他のセルの主メモリにデー
タを取りに行く必要が発生することがあり、そのときに
はメモリアクセスレイテンシが増大する。
【０００５】
【発明が解決しようとする課題】上記のように、従来の
スワップ対象決定処理によれば、スワップ対象アドレス
に対するアクセスがスワップ対象データを保持していた
プロセッサから再び発生した場合に、メモリアクセスレ
イテンシが増大するという欠点がある。
スワップ対象決定処理によれば、スワップ対象アドレス
に対するアクセスがスワップ対象データを保持していた
プロセッサから再び発生した場合に、メモリアクセスレ
イテンシが増大するという欠点がある。
【０００６】本発明は、上記の欠点を回避し、リクエス
ト発行元のプロセッサと同じセルに搭載された主メモリ
に対応するアドレスデータを優先的にスワップ対象とす
るようにしてメモりアクセスレイテンシを小さくするコ
ピーキャッシュ情報掃き出しレベル選択方式およびその
プログラム記録媒体を提供することにある。
ト発行元のプロセッサと同じセルに搭載された主メモリ
に対応するアドレスデータを優先的にスワップ対象とす
るようにしてメモりアクセスレイテンシを小さくするコ
ピーキャッシュ情報掃き出しレベル選択方式およびその
プログラム記録媒体を提供することにある。
【０００７】
【課題を解決するための手段】本発明のコピーキャッシ
ュ情報掃き出しレベル選択方式は、それぞれがキャッシ
ュメモリを備える複数個のプロセッサと前記キャッシュ
メモリのコピーを保持するコピーキャッシュを備えるコ
ヒーレンシ制御回路と前記コヒーレンシ制御回路に接続
された主メモリとを含むセルを複数個接続した分散共有
メモリ方式のマルチプロセッサシステムにおいて、前記
コピーキャッシュの情報を掃き出すときにはそのコピー
キャッシュを備えるコヒーレンシ制御回路に接続された
主メモリに対応するアドレスデータの情報を優先的に掃
き出すようにして構成される。
ュ情報掃き出しレベル選択方式は、それぞれがキャッシ
ュメモリを備える複数個のプロセッサと前記キャッシュ
メモリのコピーを保持するコピーキャッシュを備えるコ
ヒーレンシ制御回路と前記コヒーレンシ制御回路に接続
された主メモリとを含むセルを複数個接続した分散共有
メモリ方式のマルチプロセッサシステムにおいて、前記
コピーキャッシュの情報を掃き出すときにはそのコピー
キャッシュを備えるコヒーレンシ制御回路に接続された
主メモリに対応するアドレスデータの情報を優先的に掃
き出すようにして構成される。
【０００８】また、本発明のコピーキャッシュ情報掃き
出しレベル選択方式は、それぞれがキャッシュメモリを
備える複数個のプロセッサと前記キャッシュメモリのコ
ピーを保持するコピーキャッシュを備えるコヒーレンシ
制御回路と前記コヒーレンシ制御回路に接続された主メ
モリとを含むセルを複数個接続した分散共有メモリ方式
のマルチプロセッサシステムにおいて、前記コヒーレン
シ制御回路と前記複数個のプロセッサとを相互に接続す
る第一のバスと、前記コヒーレンシ制御回路と他の複数
個にセルのコヒーレンシ制御回路とを相互に接続する第
二のバスとを備え、前記コピーキャッシュの情報を掃き
出すときにはそのコピーキャッシュを備えるコヒーレン
シ制御回路に接続された主メモリに対応するアドレスデ
ータの情報を優先的に掃き出すようにして構成される。
出しレベル選択方式は、それぞれがキャッシュメモリを
備える複数個のプロセッサと前記キャッシュメモリのコ
ピーを保持するコピーキャッシュを備えるコヒーレンシ
制御回路と前記コヒーレンシ制御回路に接続された主メ
モリとを含むセルを複数個接続した分散共有メモリ方式
のマルチプロセッサシステムにおいて、前記コヒーレン
シ制御回路と前記複数個のプロセッサとを相互に接続す
る第一のバスと、前記コヒーレンシ制御回路と他の複数
個にセルのコヒーレンシ制御回路とを相互に接続する第
二のバスとを備え、前記コピーキャッシュの情報を掃き
出すときにはそのコピーキャッシュを備えるコヒーレン
シ制御回路に接続された主メモリに対応するアドレスデ
ータの情報を優先的に掃き出すようにして構成される。
【０００９】さらに、本発明のコピーキャッシュ情報掃
き出しレベル選択方式において、コピーキャッシュはプ
ロセッサが発行するリクエストアドレスに含まれるキー
アドレスと、データのステータス情報と、リクエストが
アクセスする主メモリを搭載しているセルを示すセル情
報とを格納し、リクエストアドレスに含まれるセットア
ドレスによってアクセスされる。
き出しレベル選択方式において、コピーキャッシュはプ
ロセッサが発行するリクエストアドレスに含まれるキー
アドレスと、データのステータス情報と、リクエストが
アクセスする主メモリを搭載しているセルを示すセル情
報とを格納し、リクエストアドレスに含まれるセットア
ドレスによってアクセスされる。
【００１０】さらに、本発明のコピーキャッシュ情報掃
き出しレベル選択方式において、コヒーレンシ制御回路
はプロセッサが発行したリードリクエストによってコピ
ーキャッシュを索引し、ヒットした場合にはコピーキャ
ッシュを更新せず該当するアドレスデータを前記プロセ
ッサに受け渡すことを該当するプロセッサに指示し、ヒ
ットミスした場合でコピーキャッシュに空きレベルがあ
るときには前記リードリクエストを他のすべてのセルに
発行して検索させ得られたアドレスデータを前記プロセ
ッサに受け渡し、さらに前記コピーキャッシュの空きレ
ベルに前記アドレスデータを格納し、ヒットミスした場
合でコピーキャッシュに空きレベルがないときには自セ
ルの主メモリにデータが存在するレベルのデータを優先
的に掃き出して空きレベルを生成した後、前記リードリ
クエストを他のすべてのセルに発行して検索させ得られ
たアドレスデータを前記プロセッサに受け渡し、さらに
前記コピーキャッシュの空きレベルに前記アドレスデー
タを格納する。
き出しレベル選択方式において、コヒーレンシ制御回路
はプロセッサが発行したリードリクエストによってコピ
ーキャッシュを索引し、ヒットした場合にはコピーキャ
ッシュを更新せず該当するアドレスデータを前記プロセ
ッサに受け渡すことを該当するプロセッサに指示し、ヒ
ットミスした場合でコピーキャッシュに空きレベルがあ
るときには前記リードリクエストを他のすべてのセルに
発行して検索させ得られたアドレスデータを前記プロセ
ッサに受け渡し、さらに前記コピーキャッシュの空きレ
ベルに前記アドレスデータを格納し、ヒットミスした場
合でコピーキャッシュに空きレベルがないときには自セ
ルの主メモリにデータが存在するレベルのデータを優先
的に掃き出して空きレベルを生成した後、前記リードリ
クエストを他のすべてのセルに発行して検索させ得られ
たアドレスデータを前記プロセッサに受け渡し、さらに
前記コピーキャッシュの空きレベルに前記アドレスデー
タを格納する。
【００１１】さらに、本発明のコピーキャッシュ情報掃
き出しレベル選択方式において、コヒーレンシ制御回路
はプロセッサが発行したリードリクエストによってコピ
ーキャッシュを索引しヒットミスした場合でコピーキャ
ッシュに空きレベルがないとき、自セルの主メモリに対
応するレベルが一個存在する場合にはそれをスワップ対
象レベルとし、自セルの主メモリに対応するレベルが複
数個存在する場合にはそれらのレベルのなかの一個をス
ワップ対象レベルに既知の手順によって決定し、自セル
の主メモリに対応するレベルが存在しない場合にはすべ
てのレベルのなかの一個をスワップ対象レベルに既知の
手順によって決定する。
き出しレベル選択方式において、コヒーレンシ制御回路
はプロセッサが発行したリードリクエストによってコピ
ーキャッシュを索引しヒットミスした場合でコピーキャ
ッシュに空きレベルがないとき、自セルの主メモリに対
応するレベルが一個存在する場合にはそれをスワップ対
象レベルとし、自セルの主メモリに対応するレベルが複
数個存在する場合にはそれらのレベルのなかの一個をス
ワップ対象レベルに既知の手順によって決定し、自セル
の主メモリに対応するレベルが存在しない場合にはすべ
てのレベルのなかの一個をスワップ対象レベルに既知の
手順によって決定する。
【００１２】また、本発明のコピーキャッシュ情報掃き
出しレベル選択方式のプログラム記録媒体は、それぞれ
がキャッシュメモリを備える複数個のプロセッサと前記
キャッシュメモリのコピーを保持するコピーキャッシュ
を備えるコヒーレンシ制御回路と前記コヒーレンシ制御
回路に接続された主メモリとを含むセルを複数個接続し
た分散共有メモリ方式のマルチプロセッサシステムにお
いて、コヒーレンシ制御回路はプロセッサが発行したリ
ードリクエストによってコピーキャッシュを索引し、ヒ
ットした場合にはコピーキャッシュを更新せず該当する
アドレスデータを前記プロセッサに受け渡すことを該当
するプロセッサに指示し、ヒットミスした場合でコピー
キャッシュに空きレベルがあるときには前記リードリク
エストを他のすべてのセルに発行して検索させ得られた
アドレスデータを前記プロセッサに受け渡し、さらに前
記コピーキャッシュの空きレベルに前記アドレスデータ
を格納し、ヒットミスした場合でコピーキャッシュに空
きレベルがないときには自セルの主メモリにデータが存
在するレベルのデータを優先的に掃き出して空きレベル
を生成した後、前記リードリクエストを他のすべてのセ
ルに発行して検索させ得られたアドレスデータを前記プ
ロセッサに受け渡し、さらに前記コピーキャッシュの空
きレベルに前記アドレスデータを格納する処理を実行す
る。
出しレベル選択方式のプログラム記録媒体は、それぞれ
がキャッシュメモリを備える複数個のプロセッサと前記
キャッシュメモリのコピーを保持するコピーキャッシュ
を備えるコヒーレンシ制御回路と前記コヒーレンシ制御
回路に接続された主メモリとを含むセルを複数個接続し
た分散共有メモリ方式のマルチプロセッサシステムにお
いて、コヒーレンシ制御回路はプロセッサが発行したリ
ードリクエストによってコピーキャッシュを索引し、ヒ
ットした場合にはコピーキャッシュを更新せず該当する
アドレスデータを前記プロセッサに受け渡すことを該当
するプロセッサに指示し、ヒットミスした場合でコピー
キャッシュに空きレベルがあるときには前記リードリク
エストを他のすべてのセルに発行して検索させ得られた
アドレスデータを前記プロセッサに受け渡し、さらに前
記コピーキャッシュの空きレベルに前記アドレスデータ
を格納し、ヒットミスした場合でコピーキャッシュに空
きレベルがないときには自セルの主メモリにデータが存
在するレベルのデータを優先的に掃き出して空きレベル
を生成した後、前記リードリクエストを他のすべてのセ
ルに発行して検索させ得られたアドレスデータを前記プ
ロセッサに受け渡し、さらに前記コピーキャッシュの空
きレベルに前記アドレスデータを格納する処理を実行す
る。
【００１３】さらに、本発明のコピーキャッシュ情報掃
き出しレベル選択方式のプログラム記録媒体において、
コヒーレンシ制御回路はプロセッサが発行したリードリ
クエストによってコピーキャッシュを索引しヒットミス
した場合でコピーキャッシュに空きレベルがないとき、
自セルの主メモリに対応するレベルが一個存在する場合
にはそれをスワップ対象レベルとし、自セルの主メモリ
に対応するレベルが複数個存在する場合にはそれらのレ
ベルのなかの一個をスワップ対象レベルに既知の手順に
よって決定し、自セルの主メモリに対応するレベルが存
在しない場合にはすべてのレベルのなかの一個をスワッ
プ対象レベルに既知の手順によって決定する処理を実行
する。
き出しレベル選択方式のプログラム記録媒体において、
コヒーレンシ制御回路はプロセッサが発行したリードリ
クエストによってコピーキャッシュを索引しヒットミス
した場合でコピーキャッシュに空きレベルがないとき、
自セルの主メモリに対応するレベルが一個存在する場合
にはそれをスワップ対象レベルとし、自セルの主メモリ
に対応するレベルが複数個存在する場合にはそれらのレ
ベルのなかの一個をスワップ対象レベルに既知の手順に
よって決定し、自セルの主メモリに対応するレベルが存
在しない場合にはすべてのレベルのなかの一個をスワッ
プ対象レベルに既知の手順によって決定する処理を実行
する。
【００１４】一般に分散共有メモリ方式のマルチプロセ
ッサシステムでは、あるプロセッサの第１の信号線に接
続されるコヒーレンシ制御回路に接続されている主メモ
リに対するレイテンシは、第２の信号線を介して接続さ
れる別のコヒーレンシ制御回路に接続されている主メモ
リに対するレイテンシに比べて小さくできる。したがっ
て、コピーキャッシュから掃き出された主メモリのデー
タに対して再び同一プロセッサからアクセスがあった場
合にアクセスレイテンシを小さくすることができる。
ッサシステムでは、あるプロセッサの第１の信号線に接
続されるコヒーレンシ制御回路に接続されている主メモ
リに対するレイテンシは、第２の信号線を介して接続さ
れる別のコヒーレンシ制御回路に接続されている主メモ
リに対するレイテンシに比べて小さくできる。したがっ
て、コピーキャッシュから掃き出された主メモリのデー
タに対して再び同一プロセッサからアクセスがあった場
合にアクセスレイテンシを小さくすることができる。
【００１５】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。図１は本発明の実施の一形態を示す
ブロック図である。同図において、本発明によるコピー
キャッシュ情報掃き出しレベル選択方式は、それぞれが
キャッシュメモリを備える複数個のプロセッサ１１およ
び１２と前記キャッシュメモリのコピーを保持するコピ
ーキャッシュ１０ａを備えるコヒーレンシ制御回路１０
と前記コヒーレンシ制御回路に接続された主メモリ１３
とを含むセル１を複数個接続した分散共有メモリ方式の
マルチプロセッサシステムにおいて、前記コヒーレンシ
制御回路と前記複数個のプロセッサとを相互に接続する
第一バス１０１と、前記コヒーレンシ制御回路と他の複
数個にセルのコヒーレンシ制御回路とを相互に接続する
第二バス１０２とを備え、前記コピーキャッシュの情報
を掃き出すときにはそのコピーキャッシュを備えるコヒ
ーレンシ制御回路に接続された主メモリに対応するアド
レスデータの情報を優先的に掃き出すようにして構成さ
れる。
しながら説明する。図１は本発明の実施の一形態を示す
ブロック図である。同図において、本発明によるコピー
キャッシュ情報掃き出しレベル選択方式は、それぞれが
キャッシュメモリを備える複数個のプロセッサ１１およ
び１２と前記キャッシュメモリのコピーを保持するコピ
ーキャッシュ１０ａを備えるコヒーレンシ制御回路１０
と前記コヒーレンシ制御回路に接続された主メモリ１３
とを含むセル１を複数個接続した分散共有メモリ方式の
マルチプロセッサシステムにおいて、前記コヒーレンシ
制御回路と前記複数個のプロセッサとを相互に接続する
第一バス１０１と、前記コヒーレンシ制御回路と他の複
数個にセルのコヒーレンシ制御回路とを相互に接続する
第二バス１０２とを備え、前記コピーキャッシュの情報
を掃き出すときにはそのコピーキャッシュを備えるコヒ
ーレンシ制御回路に接続された主メモリに対応するアド
レスデータの情報を優先的に掃き出すようにして構成さ
れる。
【００１６】図１において、プロセッサ１１および１２
は、それぞれストアイン方式を採用するキャッシュメモ
リを有している。キャッシュメモリは、データを記憶す
る領域であるデータアレイキャッシュ（以後、ＤＡと称
する場合もある。）と、ＤＡに格納されたデータのアド
レスに対応するキーアドレスおよびデータアレイキャッ
シュに格納されたデータのステータスを保持するアドレ
スアレイキャッシュ（以下、ＡＡと称する場合もあ
る。）とによって構成される。ＡＡはセットアソシアテ
ィブ方式により上記のキーアドレスおよびデータステー
タスを格納している。
は、それぞれストアイン方式を採用するキャッシュメモ
リを有している。キャッシュメモリは、データを記憶す
る領域であるデータアレイキャッシュ（以後、ＤＡと称
する場合もある。）と、ＤＡに格納されたデータのアド
レスに対応するキーアドレスおよびデータアレイキャッ
シュに格納されたデータのステータスを保持するアドレ
スアレイキャッシュ（以下、ＡＡと称する場合もあ
る。）とによって構成される。ＡＡはセットアソシアテ
ィブ方式により上記のキーアドレスおよびデータステー
タスを格納している。
【００１７】コヒーレンシ制御回路１０は、プロセッサ
１１および１２と主記憶間のキャッシュコヒーレンシを
保証するための回路であり、プロセッサ１１および１２
が有するＡＡのデータがコピーされるコピーキャッシュ
１０ａを有している。なお、コピーキャッシュはプロセ
ッサ１１，１２のそれぞれに固有ではなく、両プロセッ
サに共有されるものである。
１１および１２と主記憶間のキャッシュコヒーレンシを
保証するための回路であり、プロセッサ１１および１２
が有するＡＡのデータがコピーされるコピーキャッシュ
１０ａを有している。なお、コピーキャッシュはプロセ
ッサ１１，１２のそれぞれに固有ではなく、両プロセッ
サに共有されるものである。
【００１８】セル１は、上記のプロセッサ１１および１
２，コヒーレンシ制御回路１０を相互に第一バス１０１
によって接続して構成されている。なお、主メモリ１３
はコヒーレンシ制御回路１０に専用線で接続されてい
る。
２，コヒーレンシ制御回路１０を相互に第一バス１０１
によって接続して構成されている。なお、主メモリ１３
はコヒーレンシ制御回路１０に専用線で接続されてい
る。
【００１９】マルチプロセッサシステムは、上記のよう
なセルを複数個備え、各セルのコヒーレンシ制御回路を
相互に第二バス１０２によって接続して構成される。各
セルの主メモリはセル内のプロセッサで共有されるだけ
でなく、全セルのプロセッサで共有される。なお、最小
構成時のマルチプロセッサシステムとしてはセルの数は
１個でよい。
なセルを複数個備え、各セルのコヒーレンシ制御回路を
相互に第二バス１０２によって接続して構成される。各
セルの主メモリはセル内のプロセッサで共有されるだけ
でなく、全セルのプロセッサで共有される。なお、最小
構成時のマルチプロセッサシステムとしてはセルの数は
１個でよい。
【００２０】図２はコピーキャッシュ１０ａの構成を示
す説明図である。同図において、コピーキャッシュはセ
ットアソシアティブ方式を採用し、リクエストアドレス
２００の一部をセットアドレス２０１としてコピーキャ
ッシュにアクセスし、残りのリクエストアドレスである
キーアドレス２０２とデータのステータスを示すステー
タス情報２０３に加え、リクエストがアクセスする主メ
モリがどのセルに搭載されているのかを示すセル情報２
０４も格納する。
す説明図である。同図において、コピーキャッシュはセ
ットアソシアティブ方式を採用し、リクエストアドレス
２００の一部をセットアドレス２０１としてコピーキャ
ッシュにアクセスし、残りのリクエストアドレスである
キーアドレス２０２とデータのステータスを示すステー
タス情報２０３に加え、リクエストがアクセスする主メ
モリがどのセルに搭載されているのかを示すセル情報２
０４も格納する。
【００２１】また、物理的要因によりコピーキャッシュ
のレベル数（ｎ）は、第一バスで接続された複数のプロ
セッサのＡＡのレベル数の合計より少ないものとする。
これは、あるリクエストをプロセッサが実行しようとし
た場合に、プロセッサのＡＡには情報を格納できるが、
コピーキャッシュの対応するエントリのレベルが全て使
用されており、新たなリクエストによる情報を格納でき
ないことがあるということである。
のレベル数（ｎ）は、第一バスで接続された複数のプロ
セッサのＡＡのレベル数の合計より少ないものとする。
これは、あるリクエストをプロセッサが実行しようとし
た場合に、プロセッサのＡＡには情報を格納できるが、
コピーキャッシュの対応するエントリのレベルが全て使
用されており、新たなリクエストによる情報を格納でき
ないことがあるということである。
【００２２】上記のような分散共有メモリ方式を採用す
るマルチプロセッサシステムでは、一般的にリクエスト
元のプロセッサとリクエスト先の主メモリの論理的な位
置により主記憶リードレイテンシが異なる。すなわち、
あるセルのプロセッサから同一セル内の主メモリにアク
セスする場合のレイテンシは、他のセルの主メモリにア
クセスする場合のそれに比べて小さくなる。
るマルチプロセッサシステムでは、一般的にリクエスト
元のプロセッサとリクエスト先の主メモリの論理的な位
置により主記憶リードレイテンシが異なる。すなわち、
あるセルのプロセッサから同一セル内の主メモリにアク
セスする場合のレイテンシは、他のセルの主メモリにア
クセスする場合のそれに比べて小さくなる。
【００２３】図３は上記のコヒーレンシ制御回路１０の
動作を示す流れ図である。同図において、プロセッサ１
１が発行したリードリクエストは第一バス１０１を介し
てコヒーレンシ制御回路１０に取込まれる。そして、コ
ヒーレンシ制御回路１０はコピーキャッシュ１０ａを索
引する（３０１）。
動作を示す流れ図である。同図において、プロセッサ１
１が発行したリードリクエストは第一バス１０１を介し
てコヒーレンシ制御回路１０に取込まれる。そして、コ
ヒーレンシ制御回路１０はコピーキャッシュ１０ａを索
引する（３０１）。
【００２４】次に、コピーキャッシュ索引の結果、コピ
ーキャッシュに既に該リクエストアドレスおよびデータ
ステータス情報が格納されているヒット状態か、コピー
キャッシュに該リクエストアドレスおよびデータステー
タス情報が格納されていないミス状態かを判別する（３
０２）。
ーキャッシュに既に該リクエストアドレスおよびデータ
ステータス情報が格納されているヒット状態か、コピー
キャッシュに該リクエストアドレスおよびデータステー
タス情報が格納されていないミス状態かを判別する（３
０２）。
【００２５】ヒットした場合は、コピーキャッシュの更
新の必要はない。コピーキャッシュにヒットするという
ことは、この例ではプロセッサ１２が該アドレスデータ
を保持していることを意味するので、コヒーレンシ制御
回路１０はプロセッサ１２に対して第一バス１０１を介
してプロセッサ１１に該アドレスデータを受け渡すこと
を指示する（３０３）。
新の必要はない。コピーキャッシュにヒットするという
ことは、この例ではプロセッサ１２が該アドレスデータ
を保持していることを意味するので、コヒーレンシ制御
回路１０はプロセッサ１２に対して第一バス１０１を介
してプロセッサ１１に該アドレスデータを受け渡すこと
を指示する（３０３）。
【００２６】ミスした場合は、コピーキャッシュに該リ
クエストアドレス，ステータス情報，およびセル情報を
格納する必要がある。そこで、ステップ３０１において
コピーキャッシュを索引した時のデータより、コピーキ
ャッシュに新たな情報を格納できる空きレベルが存在す
るか否かを確認する（３０４）。
クエストアドレス，ステータス情報，およびセル情報を
格納する必要がある。そこで、ステップ３０１において
コピーキャッシュを索引した時のデータより、コピーキ
ャッシュに新たな情報を格納できる空きレベルが存在す
るか否かを確認する（３０４）。
【００２７】コピーキャッシュに空きレベルが存在する
場合は、コピーキャッシュミス時の動作、すなわち、第
二バス１０２に該リードリクエストを発行し、第二バス
１０２に接続される全てのセルのコヒーレンシ制御回路
はそのリクエストを取り込み、コピーキャッシュを索引
し、配下のプロセッサがダーティで該アドレスデータを
保持していたならばそのデータを、いずれのプロセッサ
もダーティデータを保持していないのならば該リクエス
トアドレスのデータを保持する主メモリからの読み出し
データを、リクエスト元のプロセッサ１１に返却する処
理を行う（３０７）。
場合は、コピーキャッシュミス時の動作、すなわち、第
二バス１０２に該リードリクエストを発行し、第二バス
１０２に接続される全てのセルのコヒーレンシ制御回路
はそのリクエストを取り込み、コピーキャッシュを索引
し、配下のプロセッサがダーティで該アドレスデータを
保持していたならばそのデータを、いずれのプロセッサ
もダーティデータを保持していないのならば該リクエス
トアドレスのデータを保持する主メモリからの読み出し
データを、リクエスト元のプロセッサ１１に返却する処
理を行う（３０７）。
【００２８】続いて、コピーキャッシュ１０ａに該リク
エストアドレス，ステータス情報，およびセル情報（該
リクエストアドレスのデータを保持する主メモリを搭載
したセルを示す情報）を格納する（３０８）。
エストアドレス，ステータス情報，およびセル情報（該
リクエストアドレスのデータを保持する主メモリを搭載
したセルを示す情報）を格納する（３０８）。
【００２９】コピーキャッシュに空きレベルが存在しな
い場合、使用されているレベルのいずれかの情報を選択
し、その情報に対応するアドレスのデータを保持してい
るプロセッサに対して問い合わせ、そのデータがダーテ
ィならば主記憶への書き戻しを、そうでなければ廃棄を
指示し、空きレベルを生成する必要がある。この処理を
スワップ処理と称する。
い場合、使用されているレベルのいずれかの情報を選択
し、その情報に対応するアドレスのデータを保持してい
るプロセッサに対して問い合わせ、そのデータがダーテ
ィならば主記憶への書き戻しを、そうでなければ廃棄を
指示し、空きレベルを生成する必要がある。この処理を
スワップ処理と称する。
【００３０】従来、スワップ処理レベルの決定法として
ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）法
やランダム法が利用されているが、ここではリクエスト
元のプロセッサとリクエスト先の主記憶の位置によりメ
モリアクセスレイテンシが異なるという点に着目し、ス
ワップ対象レベルを選択する（３０５）。
ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）法
やランダム法が利用されているが、ここではリクエスト
元のプロセッサとリクエスト先の主記憶の位置によりメ
モリアクセスレイテンシが異なるという点に着目し、ス
ワップ対象レベルを選択する（３０５）。
【００３１】図４は上記のスワップ対象レベル決定（３
０５）の処理を示す流れ図である。同図において、ま
ず、ステップ３０１でコピーキャッシュを索引した時の
情報を用いて、スワップ処理が発生したセル１に搭載さ
れている主メモリ１３に対応するアドレス情報が格納さ
れているレベルがないかを確認する（４０１）。
０５）の処理を示す流れ図である。同図において、ま
ず、ステップ３０１でコピーキャッシュを索引した時の
情報を用いて、スワップ処理が発生したセル１に搭載さ
れている主メモリ１３に対応するアドレス情報が格納さ
れているレベルがないかを確認する（４０１）。
【００３２】このとき、そのようなアドレス情報が存在
しなければ、全レベルの中からＬＲＵ法，ランダム法な
どでスワップ対象レベルを選択する（４０２）。
しなければ、全レベルの中からＬＲＵ法，ランダム法な
どでスワップ対象レベルを選択する（４０２）。
【００３３】また、そのようなアドレス情報が存在する
ならば、そのレベルの数を確認し（４０３）、複数レベ
ル存在するならば、その中からＬＲＵ法，ランダム法な
どでスワップ対象レベルを選択する（４０４）。そし
て、ただひとつしか存在しないならば、そのレベルをス
ワップ対象して選択する（４０５）。
ならば、そのレベルの数を確認し（４０３）、複数レベ
ル存在するならば、その中からＬＲＵ法，ランダム法な
どでスワップ対象レベルを選択する（４０４）。そし
て、ただひとつしか存在しないならば、そのレベルをス
ワップ対象して選択する（４０５）。
【００３４】再び、図３を参照して、コヒーレンシ制御
回路１０は、上記のようにして選択されたスワップ対象
レベルに格納されていたアドレスのデータを保持するプ
ロセッサに対して、そのデータがダーティならば主記憶
への書き戻しを、そうでないならば破棄を指示する（３
０６）。
回路１０は、上記のようにして選択されたスワップ対象
レベルに格納されていたアドレスのデータを保持するプ
ロセッサに対して、そのデータがダーティならば主記憶
への書き戻しを、そうでないならば破棄を指示する（３
０６）。
【００３５】そして、先に述べたと同様のコピーキャッ
シュミス時の動作（３０７）を行い、ステップ３０６の
処理で空いたレベルに該リクエストアドレス，ステータ
ス情報，およびセル情報を格納し、リードリクエストの
処理を終了する。
シュミス時の動作（３０７）を行い、ステップ３０６の
処理で空いたレベルに該リクエストアドレス，ステータ
ス情報，およびセル情報を格納し、リードリクエストの
処理を終了する。
【００３６】なお、上記のコピーキャッシュ情報掃き出
しレベル選択方式は主メモリに保持されたプログラムを
実行することによって動作する。このプログラムはマル
チプロセッサシステムを構成するオペレーティングシス
テム（ＯＳ）の一機能であり、通常、ハードディスクな
どに格納されており、システム運用時に主メモリにロー
ドされ実行される。
しレベル選択方式は主メモリに保持されたプログラムを
実行することによって動作する。このプログラムはマル
チプロセッサシステムを構成するオペレーティングシス
テム（ＯＳ）の一機能であり、通常、ハードディスクな
どに格納されており、システム運用時に主メモリにロー
ドされ実行される。
【００３７】
【発明の効果】以上、詳細に説明したように本発明によ
れば、スワップ対象レベル選択時に、リクエスト発行元
プロセッサと同一セルに搭載される主記憶に対応するア
ドレスデータを優先的に対象とすることにより、このス
ワップ対象アドレスに対するアクセスがスワップ対象デ
ータを保持していたプロセッサから再び発生した場合、
メモリアクセスレイテンシを小さくすることができると
いう効果がある。
れば、スワップ対象レベル選択時に、リクエスト発行元
プロセッサと同一セルに搭載される主記憶に対応するア
ドレスデータを優先的に対象とすることにより、このス
ワップ対象アドレスに対するアクセスがスワップ対象デ
ータを保持していたプロセッサから再び発生した場合、
メモリアクセスレイテンシを小さくすることができると
いう効果がある。
【図１】本発明の実施の一形態を示すブロック図。
【図２】コピーキャッシュの構成を示す説明図。
【図３】コヒーレンシ制御回路の動作を示す流れ図。
【図４】コピーキャッシュのスワップ処理手順を示す流
れ図。
れ図。
１ セル １０ コヒーレンシ制御回路 １０ａ コピーキャッシュ １１、１２ プロセッサ １３ 主メモリ １０１ 第一バス １０２ 第二バス ２００ リクエストアドレス ２０１ セットアドレス ２０２ キーアドレス ２０３ ステータス情報 ２０４ セル情報
Claims (7)
- 【請求項１】 それぞれがキャッシュメモリを備える複
数個のプロセッサと前記キャッシュメモリのコピーを保
持するコピーキャッシュを備えるコヒーレンシ制御回路
と前記コヒーレンシ制御回路に接続された主メモリとを
含むセルを複数個接続した分散共有メモリ方式のマルチ
プロセッサシステムにおいて、前記コピーキャッシュの
情報を掃き出すときにはそのコピーキャッシュを備える
コヒーレンシ制御回路に接続された主メモリに対応する
アドレスデータの情報を優先的に掃き出すことを特徴と
するコピーキャッシュ情報掃き出しレベル選択方式。 - 【請求項２】 それぞれがキャッシュメモリを備える複
数個のプロセッサと前記キャッシュメモリのコピーを保
持するコピーキャッシュを備えるコヒーレンシ制御回路
と前記コヒーレンシ制御回路に接続された主メモリとを
含むセルを複数個接続した分散共有メモリ方式のマルチ
プロセッサシステムにおいて、前記コヒーレンシ制御回
路と前記複数個のプロセッサとを相互に接続する第一の
バスと、前記コヒーレンシ制御回路と他の複数個にセル
のコヒーレンシ制御回路とを相互に接続する第二のバス
とを備え、前記コピーキャッシュの情報を掃き出すとき
にはそのコピーキャッシュを備えるコヒーレンシ制御回
路に接続された主メモリに対応するアドレスデータの情
報を優先的に掃き出すことを特徴とするコピーキャッシ
ュ情報掃き出しレベル選択方式。 - 【請求項３】 請求項１または２記載のコピーキャッシ
ュ情報掃き出しレベル選択方式において、コピーキャッ
シュはプロセッサが発行するリクエストアドレスに含ま
れるキーアドレスと、データのステータス情報と、リク
エストがアクセスする主メモリを搭載しているセルを示
すセル情報とを格納し、リクエストアドレスに含まれる
セットアドレスによってアクセスされることを特徴とす
るコピーキャッシュ情報掃き出しレベル選択方式。 - 【請求項４】 請求項１，２，または３記載のコピーキ
ャッシュ情報掃き出しレベル選択方式において、コヒー
レンシ制御回路はプロセッサが発行したリードリクエス
トによってコピーキャッシュを索引し、ヒットした場合
にはコピーキャッシュを更新せず該当するアドレスデー
タを前記プロセッサに受け渡すことを該当するプロセッ
サに指示し、ヒットミスした場合でコピーキャッシュに
空きレベルがあるときには前記リードリクエストを他の
すべてのセルに発行して検索させ得られたアドレスデー
タを前記プロセッサに受け渡し、さらに前記コピーキャ
ッシュの空きレベルに前記アドレスデータを格納し、ヒ
ットミスした場合でコピーキャッシュに空きレベルがな
いときには自セルの主メモリにデータが存在するレベル
のデータを優先的に掃き出して空きレベルを生成した
後、前記リードリクエストを他のすべてのセルに発行し
て検索させ得られたアドレスデータを前記プロセッサに
受け渡し、さらに前記コピーキャッシュの空きレベルに
前記アドレスデータを格納することを特徴とするコピー
キャッシュ情報掃き出しレベル選択方式。 - 【請求項５】 請求項４記載のコピーキャッシュ情報掃
き出しレベル選択方式において、コヒーレンシ制御回路
はプロセッサが発行したリードリクエストによってコピ
ーキャッシュを索引しヒットミスした場合でコピーキャ
ッシュに空きレベルがないとき、自セルの主メモリに対
応するレベルが一個存在する場合にはそれをスワップ対
象レベルとし、自セルの主メモリに対応するレベルが複
数個存在する場合にはそれらのレベルのなかの一個をス
ワップ対象レベルに既知の手順によって決定し、自セル
の主メモリに対応するレベルが存在しない場合にはすべ
てのレベルのなかの一個をスワップ対象レベルに既知の
手順によって決定することを特徴とするコピーキャッシ
ュ情報掃き出しレベル選択方式。 - 【請求項６】 それぞれがキャッシュメモリを備える複
数個のプロセッサと前記キャッシュメモリのコピーを保
持するコピーキャッシュを備えるコヒーレンシ制御回路
と前記コヒーレンシ制御回路に接続された主メモリとを
含むセルを複数個接続した分散共有メモリ方式のマルチ
プロセッサシステムにおいて、コヒーレンシ制御回路は
プロセッサが発行したリードリクエストによってコピー
キャッシュを索引し、ヒットした場合にはコピーキャッ
シュを更新せず該当するアドレスデータを前記プロセッ
サに受け渡すことを該当するプロセッサに指示し、ヒッ
トミスした場合でコピーキャッシュに空きレベルがある
ときには前記リードリクエストを他のすべてのセルに発
行して検索させ得られたアドレスデータを前記プロセッ
サに受け渡し、さらに前記コピーキャッシュの空きレベ
ルに前記アドレスデータを格納し、ヒットミスした場合
でコピーキャッシュに空きレベルがないときには自セル
の主メモリにデータが存在するレベルのデータを優先的
に掃き出して空きレベルを生成した後、前記リードリク
エストを他のすべてのセルに発行して検索させ得られた
アドレスデータを前記プロセッサに受け渡し、さらに前
記コピーキャッシュの空きレベルに前記アドレスデータ
を格納することを特徴とするコピーキャッシュ情報掃き
出しレベル選択方式のプログラム記録媒体。 - 【請求項７】 請求項６記載のコピーキャッシュ情報掃
き出しレベル選択方式のプログラム記録媒体において、
コヒーレンシ制御回路はプロセッサが発行したリードリ
クエストによってコピーキャッシュを索引しヒットミス
した場合でコピーキャッシュに空きレベルがないとき、
自セルの主メモリに対応するレベルが一個存在する場合
にはそれをスワップ対象レベルとし、自セルの主メモリ
に対応するレベルが複数個存在する場合にはそれらのレ
ベルのなかの一個をスワップ対象レベルに既知の手順に
よって決定し、自セルの主メモリに対応するレベルが存
在しない場合にはすべてのレベルのなかの一個をスワッ
プ対象レベルに既知の手順によって決定することを特徴
とするコピーキャッシュ情報掃き出しレベル選択方式の
プログラム記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10233800A JP2000066955A (ja) | 1998-08-20 | 1998-08-20 | コピーキャッシュ情報掃き出しレベル選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10233800A JP2000066955A (ja) | 1998-08-20 | 1998-08-20 | コピーキャッシュ情報掃き出しレベル選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000066955A true JP2000066955A (ja) | 2000-03-03 |
Family
ID=16960787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10233800A Pending JP2000066955A (ja) | 1998-08-20 | 1998-08-20 | コピーキャッシュ情報掃き出しレベル選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000066955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018005395A (ja) * | 2016-06-29 | 2018-01-11 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
-
1998
- 1998-08-20 JP JP10233800A patent/JP2000066955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018005395A (ja) * | 2016-06-29 | 2018-01-11 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030513 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050314 |