JPS58222603A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPS58222603A JPS58222603A JP57106402A JP10640282A JPS58222603A JP S58222603 A JPS58222603 A JP S58222603A JP 57106402 A JP57106402 A JP 57106402A JP 10640282 A JP10640282 A JP 10640282A JP S58222603 A JPS58222603 A JP S58222603A
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
こ９発電は半導体集積回路などの半導体回路の入力保護
回路に係り、入力回路の静電破壊を防止する回路に関す
るものである。
回路に係り、入力回路の静電破壊を防止する回路に関す
るものである。
第１図は従来の入力保護回路の一例を示す回路図で、＋
ｌ＋ 、 ＋２１はエミッタを共通に接続され差動増幅
器を構成するｎｐｎ形のトランジスタ、（３）はトラン
ジスタ＋１１のベースに接続された入力端子、（４）は
トランジスタ（２）のベースに接続された基準電圧供給
端子、（６）は高電位側の電源電圧供給端子、（６）は
低電位側電源電圧供給端子（接地端子という）、（７）
はトランジスタ（１）のベースに陰極が接続され、接地
端子（６）に陽極が接続されたダイオード、（８）はト
ランジスタ＋１１ 、１２１の共通接続エミッタと接地
端子（６）との間に接続されたエミッタ抵抗、（９１＋
（ｌｔｌ）は（ＩＩ）はトランジスタ＋１１のコレク
タから引き出された出力端子である。
ｌ＋ 、 ＋２１はエミッタを共通に接続され差動増幅
器を構成するｎｐｎ形のトランジスタ、（３）はトラン
ジスタ＋１１のベースに接続された入力端子、（４）は
トランジスタ（２）のベースに接続された基準電圧供給
端子、（６）は高電位側の電源電圧供給端子、（６）は
低電位側電源電圧供給端子（接地端子という）、（７）
はトランジスタ（１）のベースに陰極が接続され、接地
端子（６）に陽極が接続されたダイオード、（８）はト
ランジスタ＋１１ 、１２１の共通接続エミッタと接地
端子（６）との間に接続されたエミッタ抵抗、（９１＋
（ｌｔｌ）は（ＩＩ）はトランジスタ＋１１のコレク
タから引き出された出力端子である。
トランジスタｆｔｌ 、 （２１による差動増幅器接続
回路は当然コモン・モード・ロジック（ＯＭＬ ）回路
としても用いられるもので、ダイオード（７）は人力保
睦回路を構成する。
回路は当然コモン・モード・ロジック（ＯＭＬ ）回路
としても用いられるもので、ダイオード（７）は人力保
睦回路を構成する。
次に、この回路の動作について説明する。まず、高電位
側の電源電圧供給端子（６）および接地端子（６）に所
定の電圧を供給し、入力端子（３）に基準電圧より高い
（■レベル）電圧を加えれば出力端子（１１）にはＬレ
ベル出力が得られ、入力端子（３）に基準電圧より低い
（Ｌレベル）！圧を加えれば出力端子（１１）にはＨレ
ベル出力が得られる。
側の電源電圧供給端子（６）および接地端子（６）に所
定の電圧を供給し、入力端子（３）に基準電圧より高い
（■レベル）電圧を加えれば出力端子（１１）にはＬレ
ベル出力が得られ、入力端子（３）に基準電圧より低い
（Ｌレベル）！圧を加えれば出力端子（１１）にはＨレ
ベル出力が得られる。
いま、もし入力端子（３）にサージなどの正の大電圧が
加えられた場合を考える。このとき、トランジスタ（１
）のベース・コレクタ接合及ヒヘース・エミッタ接合は
順方向に導通する。そして、この回路が固体集積回路で
構成されている場合、第１図に破線によって示したよう
に、抵抗（９１、＋８１にそれぞれ寄生する寄生ダイオ
ード（１２１、Ｑ３１も順方向に導通するので、加えら
れた静電チャージは電源端子（＋１）から電源線へ流れ
る。このときの電流によってトランジスタ（１）のベー
ス・エミッタ接合、ベース・コレクタ接合および寄生ダ
イオード（＋２１ ＋ Ｑ’）が破壊されなければ、第
１図の回路はサージ電圧経過後も正常に動作する。
加えられた場合を考える。このとき、トランジスタ（１
）のベース・コレクタ接合及ヒヘース・エミッタ接合は
順方向に導通する。そして、この回路が固体集積回路で
構成されている場合、第１図に破線によって示したよう
に、抵抗（９１、＋８１にそれぞれ寄生する寄生ダイオ
ード（１２１、Ｑ３１も順方向に導通するので、加えら
れた静電チャージは電源端子（＋１）から電源線へ流れ
る。このときの電流によってトランジスタ（１）のベー
ス・エミッタ接合、ベース・コレクタ接合および寄生ダ
イオード（＋２１ ＋ Ｑ’）が破壊されなければ、第
１図の回路はサージ電圧経過後も正常に動作する。
次に、入力端子（３）に負の大きなサージ電圧が加えら
れた場合を考える。このサージ電圧が低電位側電源電圧
よりも十分低くなるとダイオード（））は順方向に導通
し、加えられた負の静電チャージは接地端子（６）から
電源線へ流れる。このときの電流に対してダイオード（
７）が破壊されなければ、第１図の回路はサージ電圧経
過後も正常に動作する。
れた場合を考える。このサージ電圧が低電位側電源電圧
よりも十分低くなるとダイオード（））は順方向に導通
し、加えられた負の静電チャージは接地端子（６）から
電源線へ流れる。このときの電流に対してダイオード（
７）が破壊されなければ、第１図の回路はサージ電圧経
過後も正常に動作する。
即ち、ダイオード（７）は入力保護ダイオードとして動
作する。
作する。
ところが、負の大きなサージ電圧によってダイオード（
７）に大電流が流れたとき、瞬時的にはダイオード（７
）の両端電圧が増大するので、入力端子（：Ｉ）と接地
端子（６１との間にかなり大巻な負電圧が残り、これが
トランジスタ（１）のベースに加わり、トランジスタ＋
１１のベース・コレクタ接合およびベース・エミッタ接
合を逆方向にバイアスする。この負電圧はダイオード（
３）を通して静電チャージが放電することによって次第
に減衰するのであるが、この減衰するまでにトランジス
タ＋１）の前記両接合が破壊されることがある。特に、
ベース・エミッタ接合は耐圧が小さいので、ベース・コ
レクタ接合ヨり先に破壊に至ることが多い０ この発明は以上のような点に鑑みてなされたもので、入
力保護素子としてトランジスタを用いることによって被
保護トランジスタの接合に逆電圧を与えるようなサージ
電圧が入力端子に加わったときに、導通して、そのサー
ジ電圧を短絡するとともに被保護トランジスタの接合を
も短絡するようにして、被保護トランジスタを破壊させ
ることのない入力保護素子を提供することを目的として
いる。
７）に大電流が流れたとき、瞬時的にはダイオード（７
）の両端電圧が増大するので、入力端子（：Ｉ）と接地
端子（６１との間にかなり大巻な負電圧が残り、これが
トランジスタ（１）のベースに加わり、トランジスタ＋
１１のベース・コレクタ接合およびベース・エミッタ接
合を逆方向にバイアスする。この負電圧はダイオード（
３）を通して静電チャージが放電することによって次第
に減衰するのであるが、この減衰するまでにトランジス
タ＋１）の前記両接合が破壊されることがある。特に、
ベース・エミッタ接合は耐圧が小さいので、ベース・コ
レクタ接合ヨり先に破壊に至ることが多い０ この発明は以上のような点に鑑みてなされたもので、入
力保護素子としてトランジスタを用いることによって被
保護トランジスタの接合に逆電圧を与えるようなサージ
電圧が入力端子に加わったときに、導通して、そのサー
ジ電圧を短絡するとともに被保護トランジスタの接合を
も短絡するようにして、被保護トランジスタを破壊させ
ることのない入力保護素子を提供することを目的として
いる。
第２図はこの発明の第１の実施例を示す回路図で、以下
各実施例とも従来例および前出の実施例と同等部分は同
一符号で示す。図において、（１４１はｎｐｎ形の入力
保護トランジスタで、エミッタは入力端子（３）に、ベ
ースは接地端子（６）に、コレクタは被保護トランジス
タ（１）のエミッタに接続されている０ この第１の実施例回路において、入力端子（３）に正の
サージ電圧が印加されたときの動作は入力保護素子は関
係な〈従来例回路と全く同様である。
各実施例とも従来例および前出の実施例と同等部分は同
一符号で示す。図において、（１４１はｎｐｎ形の入力
保護トランジスタで、エミッタは入力端子（３）に、ベ
ースは接地端子（６）に、コレクタは被保護トランジス
タ（１）のエミッタに接続されている０ この第１の実施例回路において、入力端子（３）に正の
サージ電圧が印加されたときの動作は入力保護素子は関
係な〈従来例回路と全く同様である。
次に、入力端子（３）に負の大きなサージ電圧が印加さ
れた場合を考える。入力保護トランジスタ（＋４）のエ
ミッタ電位が、接地端子（６）の電位よりも入力保護ト
ランジスタＱ４のベース・エミッタ間順方向トランジス
タ（１）のエミッタ点にたまっていた電荷を放電する。
れた場合を考える。入力保護トランジスタ（＋４）のエ
ミッタ電位が、接地端子（６）の電位よりも入力保護ト
ランジスタＱ４のベース・エミッタ間順方向トランジス
タ（１）のエミッタ点にたまっていた電荷を放電する。
伴のとき入力保護トランジスタ６４のエミッタの電位が
接地端子（６）すな′わちベースの電位より十分質にな
れば、入力保護トランジスタ（１４）は飽和するから、
トランジスタ＋１１のエミッタの電位は入力端子（３）
に接続されたベースとほぼ同電位に保持されたまま下降
する。従って、トランジスタ（１）のベース−エミッタ
接合には殆んど逆電圧が加わらないので、この接合が破
壊されるのを防ぐことができる。
接地端子（６）すな′わちベースの電位より十分質にな
れば、入力保護トランジスタ（１４）は飽和するから、
トランジスタ＋１１のエミッタの電位は入力端子（３）
に接続されたベースとほぼ同電位に保持されたまま下降
する。従って、トランジスタ（１）のベース−エミッタ
接合には殆んど逆電圧が加わらないので、この接合が破
壊されるのを防ぐことができる。
第３図はこの発明の第２の実施例を示す回路図で、第１
の実施例における入力保護トランジスターとベースｆエ
ミッタをそれぞれ共通接続した第２の入力保護トランジ
スタ（ＩＩ１９を設け、そのコレクタをトランジスタ（
１）のコレクタに接続したものである。この第２の実施
例では第１の入力保護トランジスタ（１４）がトランジ
スタ１１１のベース・エミッタ接合を保護すると全く同
様に、第２の入力保護トランジスタθ荀はトランジスタ
ｆｉｌのベース・コレクタ接合を保護する。
の実施例における入力保護トランジスターとベースｆエ
ミッタをそれぞれ共通接続した第２の入力保護トランジ
スタ（ＩＩ１９を設け、そのコレクタをトランジスタ（
１）のコレクタに接続したものである。この第２の実施
例では第１の入力保護トランジスタ（１４）がトランジ
スタ１１１のベース・エミッタ接合を保護すると全く同
様に、第２の入力保護トランジスタθ荀はトランジスタ
ｆｉｌのベース・コレクタ接合を保護する。
なお、上記第１．第２の実施例では入力保護トランジス
タのエミッタを入力端子に接続し、コレクタを被保護ト
ランジスタのエミッタまたはコレクタへ接続したが、入
力保護トランジスタのエミッタとコレクタとを入れかえ
てもよく、この場合負のサージ電圧に対しては殆んど同
様の保護機能を果し、更に正のサージ電圧に対してはベ
ース・エミッタ接合の逆耐圧に比してベース・コレクタ
接合の逆耐圧が大きいので入力保護トランジスタ自体の
破壊が少なくなる。
タのエミッタを入力端子に接続し、コレクタを被保護ト
ランジスタのエミッタまたはコレクタへ接続したが、入
力保護トランジスタのエミッタとコレクタとを入れかえ
てもよく、この場合負のサージ電圧に対しては殆んど同
様の保護機能を果し、更に正のサージ電圧に対してはベ
ース・エミッタ接合の逆耐圧に比してベース・コレクタ
接合の逆耐圧が大きいので入力保護トランジスタ自体の
破壊が少なくなる。
第４図はこの発明の第３の実施例を示す回路図である。
この第３の実施例では、マルチコレクタの入力保護トラ
ンジスタＱｆｆｌを用い、エミッタおよびベースは第１
お上びＷ、２の実施例と同様それぞれ入力端子（３）お
よび接地端子（６）に接続され、第１のコレクタがトラ
ンジスタ（１１のコレクタに、第２のコレクタはトラン
ジスタｔｉ）のエミッタに接続される。この第３の実施
例の動作は第３図に示したりＯｎは通常の集積回路構造
のトランジスタにおいて構成できるマルチエミッタトラ
ンジスタを逆方向動作させてマルチコレクタトランジス
タとして用いる。従って、前述の入力端子に入力保護ト
ランジスタのコレクタを接続した場合に相幽し入力保賎
トランジスタ０６１０体も正サージ入力によって破壊さ
れ離い利点がある。
ンジスタＱｆｆｌを用い、エミッタおよびベースは第１
お上びＷ、２の実施例と同様それぞれ入力端子（３）お
よび接地端子（６）に接続され、第１のコレクタがトラ
ンジスタ（１１のコレクタに、第２のコレクタはトラン
ジスタｔｉ）のエミッタに接続される。この第３の実施
例の動作は第３図に示したりＯｎは通常の集積回路構造
のトランジスタにおいて構成できるマルチエミッタトラ
ンジスタを逆方向動作させてマルチコレクタトランジス
タとして用いる。従って、前述の入力端子に入力保護ト
ランジスタのコレクタを接続した場合に相幽し入力保賎
トランジスタ０６１０体も正サージ入力によって破壊さ
れ離い利点がある。
なお、上記各実施例とも入力トランジスタはｎｐｎ ）
ランジスタの場合を示し、従って、保護トランジスタに
ｎｐｎ ）ランジスタを用いたが、入力トランジスタが
ｐｎｐ形の場合には保護トランジスタにはｐｎｐ ）ラ
ンジスタを用いるのは当然であるＯ 以上のように、この発明では入力保護素子として入力ト
ランジスタと同−伝導形のトランジスタを用い、入力ト
ランジスタを遮断する極性の入力サージ′ｗ１圧に対し
て導通応動して入力トランジスタのベースとコレクタま
たはエミッタとを短絡するようにしたので、入力トラン
ジスタの接合の逆電圧による破壊を防止できる。
ランジスタの場合を示し、従って、保護トランジスタに
ｎｐｎ ）ランジスタを用いたが、入力トランジスタが
ｐｎｐ形の場合には保護トランジスタにはｐｎｐ ）ラ
ンジスタを用いるのは当然であるＯ 以上のように、この発明では入力保護素子として入力ト
ランジスタと同−伝導形のトランジスタを用い、入力ト
ランジスタを遮断する極性の入力サージ′ｗ１圧に対し
て導通応動して入力トランジスタのベースとコレクタま
たはエミッタとを短絡するようにしたので、入力トラン
ジスタの接合の逆電圧による破壊を防止できる。
第１図は従来のへ力保藤回路の一例を示す回路図、ｗＪ
２図、第３図および第４図はそれぞれこの発明の第１．
第２および第３の実施例を示す回路図である。 図において、（１）は入力トランジスタ、（３）は入力
端子、（６）は高電位側の電、原電圧供給端子、（６１
は低電位ｉｌｌの電源電圧供給端子、（１４１、３φは
保護トランジスタ、Ｑ６１はマルチコレクタの保護トラ
ンジスタである。 なお、図中同一符号は同一または相轟部分を示す０ 代理人 葛 野 信 −（外１名）第１図 第２図 第３図 第４図 手続補正書（自発） 昭和５７年１１月１ＯＩ３ 特許庁長官殿 １、事件の表示 特願昭５〒一１０６４０ａ号２
・発明（７） 名称 人力保膜回路３、補正をす
る者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。
２図、第３図および第４図はそれぞれこの発明の第１．
第２および第３の実施例を示す回路図である。 図において、（１）は入力トランジスタ、（３）は入力
端子、（６）は高電位側の電、原電圧供給端子、（６１
は低電位ｉｌｌの電源電圧供給端子、（１４１、３φは
保護トランジスタ、Ｑ６１はマルチコレクタの保護トラ
ンジスタである。 なお、図中同一符号は同一または相轟部分を示す０ 代理人 葛 野 信 −（外１名）第１図 第２図 第３図 第４図 手続補正書（自発） 昭和５７年１１月１ＯＩ３ 特許庁長官殿 １、事件の表示 特願昭５〒一１０６４０ａ号２
・発明（７） 名称 人力保膜回路３、補正をす
る者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。
Claims (5)
- （１）入力端子にベースが接続され、エミッタおよびコ
レクタにそれぞれ低（ｔたは高）電位側の第１の電源電
圧・供給端子および高（ｔたは低）電位側の第２の電源
電圧供給端子から電圧が供給され入力回路を構成する入
力トランジスタを入力過電圧から保護する回路において
、制御電極が上記第１の電源電圧供給端子に、第１の主
電極が上記入力端子に、第２の主電極が上記入力トラン
ジスタのコレクタまたはエミッタに接続され上記入力ト
ランジスタと同一伝導形を有する保護トランジスタを備
えたことを＊＊とする入力保護回路。 - （２）入力トランジスタのコレクタに第２の主電極が接
続された第１の保護トランジスタと上記入力トランジス
タのエミッタに第２の主電極が接続された第２の保護ト
ランジスタとを備えたことを４１ＦｇＬとする特許請求
の範囲＃Ｉ１項記載の入力保護回路。 - （３）制御ｌｒＭ１＃、がベース、第１の主電極がエミ
ッタ、第２の主電極がコレクタであることを特徴とする
特許請求の範囲第１項または第２項記載の入力保護回路
。 - （４）制御電極がベース、第１の主電極がコレクタ、第
２の主電極がエミッタであることを特徴とする特許請求
の範囲第１項または第２項記載の入力保護回路。 - （５）保護トランジスタは２つのコレクタを有し、ベー
スはＷ、１のｔ’ｓ圧供給端子に、エミッタは入力端子
に、上記２つのコレクタはそれぞれ入力トランジスタの
エミッタおよびコレクタに接続されたことを特徴とする
特許請求の範囲第１項記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106402A JPS58222603A (ja) | 1982-06-19 | 1982-06-19 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106402A JPS58222603A (ja) | 1982-06-19 | 1982-06-19 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222603A true JPS58222603A (ja) | 1983-12-24 |
| JPH0414523B2 JPH0414523B2 (ja) | 1992-03-13 |
Family
ID=14432687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106402A Granted JPS58222603A (ja) | 1982-06-19 | 1982-06-19 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222603A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492433U (ja) * | 1972-04-08 | 1974-01-10 | ||
| JPS5040917U (ja) * | 1973-08-16 | 1975-04-25 |
-
1982
- 1982-06-19 JP JP57106402A patent/JPS58222603A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492433U (ja) * | 1972-04-08 | 1974-01-10 | ||
| JPS5040917U (ja) * | 1973-08-16 | 1975-04-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414523B2 (ja) | 1992-03-13 |
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