JPS5821859B2 - フリツプ．フロツプカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は、フリップ・フロップ回路、特にエンハンスメ
ント・デプレッション形フリップ・フロップにおいて、
負荷側となるデプレッション形トランジスタとして暗電
流を供給し得る状態に保持し、消費電力を減少したクリ
ップ・フロップ回路に関するものである。

この種のフリップ・フロップを用いるＭＯＳメモリにお
い、では、一般にスタテック・タイプとダイナミック・
タイプとが知られる。

この場合前者は消費電力が犬となる欠点をもち、後者は
消費電力が小さくて済む利点をもつが所定時間内に情報
を再書込みすることが必要となる。

このことからスタテック・タイプのもとて消費電力を軽
減する方策が望まれる。

まだスタテック・タイプのフリップ・フロップヲ構成ス
ル場合、エンハンスメント・エンハンスメント形のフリ
ップ・フロップとエンハンスメント・デプレッション形
のフリップ・フロップとが考慮されるが、前者の場合負
荷側に接続されるエンハンスメント形トランジスタのだ
めにドライバ側ソース電圧が閾値電圧分だけ小さくなる
欠点をもつ。

本発明は、上記の点を考慮して、エンハンスメント・デ
プレッション形のフリップ・フロッフニおいて消費電力
を減少することを目的としており、本発明のクリップ・
フロップ回路はゲートとドレインヲ交差接続した１対の
エンハンスメント形ＭＯ８）ランジスタト、該エンハン
スメント形ＭＯ８）ランジスタのドレインと電源（■Ｄ
Ｄ）との間に負荷として動作すべく挿入されたデプレッ
ション形ＭＯ８）ランジスタをそれぞれ設けてなるエン
ハンスメント・デプレッション形フリップ・フロップに
おいて、該デプレッション形ＭＯ８）ランジスタのゲー
トに所定の電圧を印加し該トランジスタを暗電流を供給
する状態に保持せしめて、オン状態にある側のエンハン
スメント形ＭＯ８）ランジスタに導通状態を維持せしめ
たことを特徴としている。

以下図面を参照しつつ説明する。第１図は従来のエンハ
ンスメント・デプレッション形フリップ・フロップ回路
の一例、第２図は本発明の詳細な説明する特性図、第３
図は本発明によるフリップ・フロップ回路の一実施例、
第４図ハエンハンスメント形トランジスタと本発明によ
るデプレッション形トランジスタとの組合わせ図ｆ：通
常のエンハンスメント・デプレッション形ゲートとして
使用する回路構成を示す。

第１図においてＱｌ、Ｑ３は夫々ドライバとなるエンハ
ンスメント形トランジスタ、Ｑ２．Ｑ４は夫夫ロードと
なるデプレッション形トランジスタを表わし、各トラン
ジスタの特性を■。

−Ｊ’：％性で示すと第３図においてＱｌ、Ｑ３および
Ｑ２．Ｑ４として図示されている。

今トランジスタＱ３かオンされトランジスタＱ１がオフ
状態にあるとすると点Ａの電位は第２図においてＶ２
レベルにあり、トランジスタＱ１はオフ状態に保たれる
が、一方トランジスタＱ４のドレーン電流は■２ とな
る。

このために消費電力はＶＤＤ・■２ となり、ＭＯＳメ
モリを構成する。

場合１ビット当りＶＤＤ・■２ ワットを必要とする。

しかシ、このエンハンスメント・デプレッション形フリ
ップ・フロップの場合、トランジスタＱ１は完全にオフ
状態にあるので、点Ｂの電位はドレーン電圧ＶＤＤがそ
のまま印加され、ドライノ℃トランジス４りＱ３αンピ
ーグンスを小さくできる利点をそなえている。

なおロード側］のトランジスタＱ２．Ｑ４を夫々エンハ
ンスメント形トランジスタとし、エンハンスメント・エ
ンハンスメント形フリップ・フロップとした場合上記と
同様な状態のもとて点Ｂの電位はｖＤＤ−ｖｔｈとなり
、第１図図示の場合にくらべてトランジスタＱ４のイン
ピーダンスを小さくとれず、オン状態とオフ状態とのレ
ベル差が接近する欠点をもっている。

本発明の場合、ロード側のデプレッション形トランジス
タＱ２．Ｑ４の特性に配慮を与え、消費電力を減少せし
めるようにしている。

即ちイオン・インプランテーションでバルク濃度を制御
し、デプレッション形のトランジスタを製造するとき、
ドーズ（ｄｏｓｅ ）量によって、トランジスタＱ２゜
Ｑ４の特性は第２図図示曲線Ｃの如くなり、Ｎチャンネ
ルの場合ゲート電圧を負にもって行くときドレイン電流
が完全にカット・オフされス暗電流が生ずるようになる
ことが知られている。

これは、イオン・インプランテーションされた不純物濃
度分布のピーク点がバルク内部に存在することとなる事
実などから説明されている。

第３図は上記暗電流を生ずるように配慮されたデプレッ
ション形トランジスタＱｌｌＱｊを用いて消費電力を減
少しつつ、エンハンスメント・デプレッション形フリッ
プ・フロップのもつ利点全享受できるようにしている。

図示Ｑ、、Ｑ３はエンハンスメント形トランジスタ、Ｑ
２′、Ｑ４′は特性に配慮を加えたデプレッション形ト
ランジスタを表わしている。

この場合トランジスタＱ２′、Ｑ４′の夫々のソース電
位は共に、両トランジスタＱ２′、Ｑ４′が暗電流を供
給し得るレベルに保たれる。

このようにしたことにより、トランジスタＱ３がオン状
態、トランジスタＱ１がオフ状態にあるとするとき、デ
プレッション形トランンスタＱ４′は暗電流レベルにあ
りドレーン電流は第２図図示の■１ に抑えられる。

−刃組３図図示の点Ｂの電位はドレーン電圧■ＤＤと等
しい電位となり、トランジスタＱ３のインピーダンスを
十分小さくできる。

即ち、第３図図示の場合の消費電力はＶＤＤ・■１
となり、ＭＯＳメモリを構成する場合１ビット当りＶＤ
Ｄ・１１ ワットとなる。

この暗電流１１は一般にμ△以下程度のものであること
から、ＭＯＳメモリ全体で大幅な電力節約となる。

第３図図示の如きデプレッション形トランジスタＱ２′
ｔＱ、’を製造するとき、同一基板上のデプレッション
形トランジスタも同じ特性をもつこととなるが、周辺回
路としてのゲート回路などに使用しても何んら特別の問
題は生じない。

第４図はゲート回路を示している。

第４図においてＱｌはエンハンスメント形トランジスタ
、Ｑ２′は暗電流レベルをとるよう特性に配慮をカロえ
られたデプレッション形トランジスタを表わしている。

図示の場合トランジスタＱ２′のソースはＶｏｕｔ端子
に接続されている。

このため、トランジスタＱ２′のソースには少なくとも
正電位（Ｎチャンネルの場合）が印加され、通常の特性
のデプレッション形トランジスタの場合と同じレベルで
動作されることとなり、伺んら特別の問題は生じない。

以上説明した如く、本発明によればＭＯＳメモリを構成
する場合にもスタアツク・タイプをとりながら消費電力
を十分小さくでき、またエンハンスメント・デプレッシ
ョン形の利点を享受できる。

【図面の簡単な説明】

第１図は従来のエンハンスメント・デプレッション形フ
リップ・フロップ回路の一例、第２図は本発明の詳細な
説明する特性図、第３図は本発明によるクリップ・フロ
ップ回路の一実施例、第４図はエンハンスメント形トラ
ンジスタと本発明によるデプレッション形トランジスタ
との組合わせ回路ヲ通常ノエンハンスメント・デプレッ
ション形ゲートとして使用する回路構成を示す。 図中、Ｑｌ、Ｑ２はエンハンスメント形トランジスタ、
Ｑ２′＋Ｑ４′は暗電流レベルをとるよう配慮されたデ
プレッション形トランジスタを示す。

Claims (1)

【特許請求の範囲】
1. １ ゲートとドレインを交差接続した１対のエンハンス
   メント形ＭＯＳトランジスタト、該エンハンスメント形
   ＭＯＳトランジスタのドレインと電源（■ＤＤ）との間
   に負荷として動作すべく挿入されたデプレッション形Ｍ
   Ｏ３）ランジスタをそれぞれ設けてなるエンハンスメン
   ト・デプレッション形フリップ・フロップにおいて、該
   デプレッション形ＭＯ８）ランジスタのゲートに所定の
   電圧を剛力１し該トランジスタを暗電流を供給する状態
   に保持せしめて、オン状態にある側のエンハンスメント
   形ＭＯ８）ランジスタに導通状態を維持せしめたことを
   特徴とするフリップ・フロップ回路。