JPS5821733B2

JPS5821733B2 - ダイレクトメモリアクセス制御方式

Info

Publication number: JPS5821733B2
Application number: JP51139278A
Authority: JP
Inventors: 遊佐勝栄
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1976-11-19
Filing date: 1976-11-19
Publication date: 1983-05-02
Also published as: JPS5363933A

Description

【発明の詳細な説明】この発明は主記憶装置のアクセスをバス方式で行なう情
報処理システムに採用されるダイレクトメモリアクセス
制御方式に関する。

一般に、主記憶装置のアクセスをバス方式で行なう情報
処理システムに於いてダイレクトメモリアクセス機能を
持たせる際、メモリアクセス用のバスには、主記憶装置
、中央処理装置（ＣＰＵ）、および主記憶装置を直接ア
クセスせしめるためのダイレクトメモリアクセス装置（
ＤＭＡＭと呼称する）等が接続される。

この際、上記バスに接続できる装置の数は、既に周知の
如く、金物（ハードウェア）の電気的特性並びにその他
の緒特性によって制限され、これを越えてシステムの拡
張を計ることは正常動作・を確保する上で許されない。

従って、従来ではシステムに接続できるＤＭＡＭの数も
金物特性等を考慮した成る範囲内の少数に限定され、シ
ステムの大型、多機能化を計る上で不都合を招いていた
。

更に従来では、システムに接続されるＤＭＡＭ等の機能
モジュールをそのシステムで採用するアドレス指定方式
（直接アドレス指定方式、間接アドレス指定方式等）に
応じて、システムに固有の機能構成としなければならず
、従ってモジュール構成が統一化できず構成が多岐に亘
り複雑化するとともに、製造コスト、互換性（汎用性）
等の面でも不都合を招いていた。

この発明は上記実情に鑑みなされたもので、メモリアク
セス用のバスと複数のダイレクトメモリアクセス装置と
の間をバスアダプタ装置を介して接続する構成とし、所
望する任意数のダイレクトメモリアクセス装置が主記憶
装置をアクセスできるようにして、システムの大型、多
機能化を容易に可能ならしめ、かつ、アドレス指定方式
の異なるシステムに於いても同一機能構成のダイレクト
メモリアクセス装置およびバスアダプタ装置を共通して
使用することのできるダイレクトメモリアクセス制御方
式を提供することを目的とする。

以下図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る要部のシステム構成を示すもの
で、■は直接アドレス指定方式を採用した第１のシステ
ム、■は間接アドレス指定方式を採用した、すなわち、
セグメント方式によりアドレス拡張を行なっている第２
のシステムである。

而してこの各システムＩ、ＩＩに於いて、１１゜２１は
中央処理配装（以下ＣＰＵと呼称する）、１２．２２は
このＣＰＵ１１，２１に付随して設けられた主記憶装置
（以下メインメモリド呼称スる）、１３、２３はこの
メインメモリ１２．２２に接続されたメモリバス、１４
．．１４２・・・１４ｎ。

２４、．２４２・・・２４ｎは対応するシステムのメイ
ンメモＩＪ１２、２２を直接アクセスするための複
数のダイレクトメモリアクセス装置（以下ＤＭＡＭと呼
称する）、１５．２５はこの複数のＤＭＡＭ１４□、１
４２・・・、２４．．２４２・・・を各システム単位で
恰も１個の機能モジュールとしてメモリバス１３゜２３
に直接または間接的に接続可能ならしめるバスアダプタ
装置、１６．２６はこのバスアダプタ装置１５．２５と
これに対応する複数のＤＭＡＭ１４１・・・、２４１・
・・との間を接ぐ高速バス（以下ＨＳバスと呼称する）
、２７はダイレクトメモリアクセス用のバス（以下ＤＭ
Ａバスと呼称する）、２８は論理アドレスを物理アドレ
スに変換する機能を持つアドレス管理装置、２９はシス
テムが共有して参照できる共有メモリである。

而して上記各システム１．ＩＩに設けられたバスアダプ
タ装置１５．２５は、共に同一のハードウェア機能部に
より構成されて同一の機能を有し、かつ、アドレス拡張
のためのセグメントレジスタ機能部を備えていないＤ
ＭＡＭ１４、・・・をアドレス拡張を行なって
いるシステム■にも採用できる機能を有するもので、こ
のバスアダプタ装置１５゜２５の要部機能構成を第２図
に示す。

第２図に於いて、１０１，１０２はＨＳバス１６（２６
）のデータを受ける受信ゲート、１０３は受信ゲート１
０１を介して入力されるメモリアドレスデータを貯える
メモリアドレスレジスタ、１０４はメモリリード、／ラ
イトデータを貯えるメモリデータレジスタ、１０５はセ
グメント情報をバスアダプタ装置内で指定するためのセ
グメント情報指定用のスイッチ、１０６はこのスイッチ
１０５で指定されるセグメント情報と受信ゲート１０２
を介して入力されるセグメント情報とを選択切換するた
めの入力切換回路、１０７はこの入力切換回路１０６よ
り出力されるセグメント情報を貯えるセグメントレジス
タ、１０８〜１１２はバス駆動用ゲート、１１３は読出
しデータ入力制御用ゲート、１１４は読出しデータ出力
制御用ゲートである。

而してこのような構成に於けるバスアダプタ装置１５゜
２５と複数のＤＭＡＭ１４．・・・、２４１・・・との
間を接ぐＨＳバス１６．２６のデータラインは双方向性
バスになっており、パスラインの縮小化がなあれでいる
。

ここで第３図および第４図を参照して作用を説明する。

先ず第３図に示すタイムチャートを参照して１７ドレス
指定方式を採用したシステム１の動作を説明すると、メ
モリアクセスしたいＤＭＡＭ１４ｉからメモリアクセス
要求が出されて、これを受けたバスアダプタ装置１５が
所定のタイミングで許可信号を返送することにより、こ
の許可信号を受けたＤＭＡＭ１４．からメモリアクセス
に必要なデータ（アドレスデータ、書込みデ゛−夕等）
がＨＳバス１６に出力され、該バス１６を介してバスア
ダプタ装置１５に入力される。

バスアダプタ装置１５に入力されたデータは受信ゲート
１０１を介してメモリアドレスレジスタ１０３、および
メモリデータレジスタ１０４（書込みモード時）に貯え
られる。

而して所定のデータが入力されると、バスアダプタ装置
１５ではＣＰＵ１１に対してメモリサイクル要求信号Ｒ
ＥＱを出力する（第３図ａ）。

更にこれを受けたＣＰＵ１１から承認信号ＥＮがバスア
ダプタ装置１５に返送され、メモリサイクルがバスアダ
プタ装置１５に渡されると（第３図ｂ）、バスアダプタ
装置１５ではメモリサイクルの開始に伴ってバス駆動用
ゲーＨ１０，１１１を開き、メモリアドレスレジスタ１
０３に貯えられているアドレスデータ（１６ビツト）、
並びにメモリデータレジスタ１０４に貯えられている書
込みデータ等をメモリバス１３に出力し、このメモリバ
ス１３のメモリアドレスラインに出力されたメモリアド
レスライン出力信号ＭＡ（第３図Ｃ）でメインメモリ１
２のアドレス指定がなされて、メインメモリ１２がアク
セス制御される。

このようにしてシステムＩではバスアダプタ装置１５よ
り出力される物理アドレス情報によって直接アドレス指
定によるメモリアクセスが実施される。

次に、アドレス拡張を行なっているシステム■の動作を
第４図に示すタイムチャートを参照して説明すると、メ
モリアクセスしたいＤＭＡＭ２４ｉ力ち出力されるデ′
−夕がＨＳバス２６を介してバスアダプタ装置２５のメ
モリアドレスレジスタ１０３、メモリデータレジスタ１
０４等に貯えられるまでの動作は、上記したシステムＩ
の場合と同様に、ハスアダプタ装置２５の入力タイミン
グ制御によって実施される。

この際ＤＭＡＭ２４ｉがセグメントレジスタ機能部を備
えている際はＤＭＡＭ２４ｉより出力されるセグメン
ト情報が受信ゲート１０２、入力切換回路１０６を介し
てセグメントレジスタ１０７に貯えらね、また、ＤＭＡ
Ｍ２４ｉがセグメントレジスタ機能部を備えていない場
合は入力切換回路１０６でセグメント情報指定用スイッ
チ１０５の設定出力を選択することにより、これがセグ
メントレジスタ１０７に貯えられるものである。

而してバスアダプタ装置２５では、上記各データの入力
後、メモリサイクル要求信号ＲＥＱ（第４図ａ）を出力
すると。

メモリサイクル開始前の期間、すなわちＣＰＵ２１゜か
らの承認信号ＥＮ（第４図ｂ）受付期間内に於いて、バ
ス駆動用ゲート１０８，１０９を開き、セグメントレ
ジスタ１０７およびメモリアドレスレジスタ１０３の上
位所定数ビット（例えば上位３ビツト）をＤＭＡバス２
７に出力して、これを４アドレス管理装置２８に供給す
る。

この際のセグメントレジスタ１０７出力信号ＳＧタイミ
ングを第４図Ｃに示す。

アドレス管理装置２８ではこの入力データに基づき論理
アドレスを物理アドレスに変換する。

而してその後、メモリサイクルがバスアダプタ装置２５
に渡されるとメモリサイクルの開始に伴ってバス駆動用
ゲーＮ１０，１１１を開き、メモリアドレスレジスタ１
０３、メモリデータレジスタ１０４（書込みモード時）
等に貯えられているデータがＤＭＡバス２７を経てアド
レス管理装置２８に送られ、アドレス管理装置２８より
出力されるアドレスデータ並びに書込みデータ（書込み
モード時）かメモリバス２３に乗せられて、メインメモ
リ２２のアクセス制御が実施される。

上記したようなダイレクトメモリアクセス制御により、
複数のＤＭＡＭがバスアダプタ装置を介して、直接また
は間接的にメモリアクセス用のバスに接続されるため、
上記バスには複数のＤＭＡＭが恰も１個の機能モジュー
ルとして接続された状態となり、従って所望する任意数
のＤＭＡＭが容易にシステムに接続できる。

またバスアダプタ装置にアドレス拡張のための機能を持
たせたこ吉により、アドレス指定方式の異なるシステム
に於いても同一機能構成のバスアダプタ装置を用いて複
数のＤＭＡＭによるダイレクトメモリアクセスが行なえ
る。

更にバスアダプタ装置に、該装置内でセグメント情報を
直接指定できる機能を持たせたことにより、セグメント
レジスタ機能部を備えていないＤＭＡＭをアドレス拡張
を行なっているシステムにも使用することができる。

以ってシステム機能の拡張等が容易に実現できるととも
に、アドレス指定方式の異なるシステム毎に個有のバス
アダプタ装置、ＤＭＡＭを作成することなく、同一構成
による共通使用化が計れ、経済性並びに汎用性の面で非
常に有利となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す要部システム構成図
、第２図は上記実施例に於けるバスアダプタ装置の要部
構成を示すブロック図、第３図ａ乃至Ｃ１および第４図
ａ乃至ｄは上記実施例に於ける要部の動作を説明するた
めのタイムチャートである。１１．２１・・・ＣＰＵ（中央処理装置）、１２゜２２
・・・メインメモリ（主記憶装置）、１３．２３・・・
、メモリバス、１４．．１４２・・・１４ｎ、２４１，
２４ゾ・・２４ｎ・・・ＤＭＡＭ（ダイレクトメモリア
クセス装置）、１５．２５・・・バスアダプタ装置、１
６゜２６・・・ＨＳバス（高速バス）、２７・・・ＤＭ
Ａバス、２８・・・アドレス管理装置、１０３・・・メ
モリアドレスレジスタ、１０４・・・メモリデータレジ
スタ、１０５・・・セグメント情報指定用スイッチ、１
０６・・・入力切換回路、１０７・・・セグメントレジ
スタ。

Claims

【特許請求の範囲】

１主記憶装置に直接または間接的に接続されたメモリ
アクセス用のバスと、複数のダイレクトメモリアクセス
装置との間にバスアダプタ装置を介在せしめ、複数のダ
イレクトメモリアクセス装置がバスアダプタ装置を介し
て主記憶装置をアクセス制御する機能構成のダイレクト
メモリアクセス制御方式に於いて、上記バスアダプタ装
置に、メモリアドレスレジスタ、メモリデータレジスタ
、およびアドレス拡張を行なうためのセグメントレジス
タを設けるとともに、このセグメントレジスタの内容を
メモリアドレスレジスタとは異なるタイミングで出力制
御せしめる機能を持たせて、直接アドレス指定方式の情
報処理システムとアドレス拡張を行なっている情報処理
システムとが同一機能構成のバスアダプタ装置を使用で
きるようにしたことを特徴とするダイレクトメモリアク
セス制御方式。