JPS58215844A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS58215844A JPS58215844A JP57098911A JP9891182A JPS58215844A JP S58215844 A JPS58215844 A JP S58215844A JP 57098911 A JP57098911 A JP 57098911A JP 9891182 A JP9891182 A JP 9891182A JP S58215844 A JPS58215844 A JP S58215844A
- Authority
- JP
- Japan
- Prior art keywords
- received data
- processor
- counter
- memory
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はデータ通信システムにおいて伝送制御手順を
用いてデータ通信をする通信制御装置、特にそのプロセ
ッサのデータ処理中に新しくデータを受信した時の伝送
制御手順に関するものである。
用いてデータ通信をする通信制御装置、特にそのプロセ
ッサのデータ処理中に新しくデータを受信した時の伝送
制御手順に関するものである。
通信制御装置には、一般にデータ送信部とデータ受信部
があるが、ここでは後者について説明する。
があるが、ここでは後者について説明する。
オ１図は従来の通信制御装置の一例を示すブロック結線
図である。図において、（１）はプロセッサ、（２）ハ
ブログラム及び受信データを記憶するメモリ、（３）は
受信データ信号線、（４１はこの受信データ信号線から
入力されるビット直列の受信データをプロセッサｆｉ＋
が処理しやすいバイト長の並列受信データに変換する直
並列変換回路、（５）は直並列変換終了をプロセッサ［
１１に通知する割込み信号線、（６）は−プロセッサ（
１）、メモリ（２）及び直並列変換回路（４１ヲ接続す
るバス信号線である。
図である。図において、（１）はプロセッサ、（２）ハ
ブログラム及び受信データを記憶するメモリ、（３）は
受信データ信号線、（４１はこの受信データ信号線から
入力されるビット直列の受信データをプロセッサｆｉ＋
が処理しやすいバイト長の並列受信データに変換する直
並列変換回路、（５）は直並列変換終了をプロセッサ［
１１に通知する割込み信号線、（６）は−プロセッサ（
１）、メモリ（２）及び直並列変換回路（４１ヲ接続す
るバス信号線である。
上記のように構成された通信制御装置においては、直並
列変換回路（４１はプロセッサ（１）がらの動作開始指
令により、受信データ信号線（３）から入力されるピッ
ト直列の受信信号を並列データに変換する動作を開始す
る。直並列変換回路（４１に並列データが用意されると
割込み信号線（５）ヲ介してプロセッサ（１１に受信割
込み全通知する。プロセッサＩＩＩ （ｄ受信側込みを
検知すると、バス信号線（６）ヲ介して直並列変換回路
（４）から並列データすなわち受信データを読取多処理
する。
列変換回路（４１はプロセッサ（１）がらの動作開始指
令により、受信データ信号線（３）から入力されるピッ
ト直列の受信信号を並列データに変換する動作を開始す
る。直並列変換回路（４１に並列データが用意されると
割込み信号線（５）ヲ介してプロセッサ（１１に受信割
込み全通知する。プロセッサＩＩＩ （ｄ受信側込みを
検知すると、バス信号線（６）ヲ介して直並列変換回路
（４）から並列データすなわち受信データを読取多処理
する。
第２図は受信データの１例を示す受信データフォーマッ
ト図である。ＳＹＮ 、 ＥＯＴ 、 ＥＴＸの伝送制
御文字とテキスト文字がアシ、さらにデータ形式は連続
する複数の伝送制御文字で構成される受信データ形式ｌ
（第２図（ａ））と伝送制御文字とテキスト文字が混在
して構成される受信データ形式２（第２図（ｂ））があ
る。
ト図である。ＳＹＮ 、 ＥＯＴ 、 ＥＴＸの伝送制
御文字とテキスト文字がアシ、さらにデータ形式は連続
する複数の伝送制御文字で構成される受信データ形式ｌ
（第２図（ａ））と伝送制御文字とテキスト文字が混在
して構成される受信データ形式２（第２図（ｂ））があ
る。
プロセッサ（１）は直並列変換回路（４１から豪信デー
タを読増シ、それが伝送制御文字であればデータ通信シ
ステムであらかじめ定義されている伝送制御手順に従っ
て決められた処理を実行し、テキスト文字であれば、バ
ス信号線（６）に接続されたデータ処理装置（図示せず
）へ当該受信データを渡す。
タを読増シ、それが伝送制御文字であればデータ通信シ
ステムであらかじめ定義されている伝送制御手順に従っ
て決められた処理を実行し、テキスト文字であれば、バ
ス信号線（６）に接続されたデータ処理装置（図示せず
）へ当該受信データを渡す。
受信データが伝送制御文字であるか、テキスト文字であ
るかは、文字コードにより識別される。
るかは、文字コードにより識別される。
例えばテキスト文字は文字コード４０ （１６進）から
Ｆ Ｆ （１６進）に割付け、文字コード００ （１６
進）から３ Ｆ （１６進）を伝送制御文字に割付けれ
ば比較的容易に受信データの識別ができる。
Ｆ Ｆ （１６進）に割付け、文字コード００ （１６
進）から３ Ｆ （１６進）を伝送制御文字に割付けれ
ば比較的容易に受信データの識別ができる。
直並列変換回路（４１は受信データが１文字用意される
と伝送制御文字、あるいはテキスト文字に関係なく、直
ちに受信割込みを発生する。この時受信データは、直並
列変換回路（４）に保持されるが、プロセッサはＪが受
信データを抗戦る前に、次に続く伝送制御文字あるいは
テキスト文字の直並列変換が終了すると、保持されてい
た受信データが消滅してしまう。
と伝送制御文字、あるいはテキスト文字に関係なく、直
ちに受信割込みを発生する。この時受信データは、直並
列変換回路（４）に保持されるが、プロセッサはＪが受
信データを抗戦る前に、次に続く伝送制御文字あるいは
テキスト文字の直並列変換が終了すると、保持されてい
た受信データが消滅してしまう。
プロセッサ（１）は受信割込みが発生すると直ちに直並
列変換回路（４）から受信データを読み取るが、例えば
、プロセッサ（１）の処理時間を多く費やす伝送制御文
字を処理中に次に続く受信データの受信割込みが発生し
ても、プロセッサ（１）は上記伝送制御文字を処理中で
あるため、直並列変換回路（４）から受信データ全貌み
取ることはできない。この時受信データは直並列変換回
路（４）に保持されるが、さらに続けて受信データ信号
線（３１から受信信号が入力し処理されると、保持され
ていた受信データが消滅してしまう。
列変換回路（４）から受信データを読み取るが、例えば
、プロセッサ（１）の処理時間を多く費やす伝送制御文
字を処理中に次に続く受信データの受信割込みが発生し
ても、プロセッサ（１）は上記伝送制御文字を処理中で
あるため、直並列変換回路（４）から受信データ全貌み
取ることはできない。この時受信データは直並列変換回
路（４）に保持されるが、さらに続けて受信データ信号
線（３１から受信信号が入力し処理されると、保持され
ていた受信データが消滅してしまう。
従来の通信制御装置は、上記のように直並列変換回路（
４）で１文字の受信データしか保持できないため、受信
データ間隔が短く、且つ処理時間が長くかかる受信デー
タの場合には、受信データが消滅してしまうという欠点
があった。
４）で１文字の受信データしか保持できないため、受信
データ間隔が短く、且つ処理時間が長くかかる受信デー
タの場合には、受信データが消滅してしまうという欠点
があった。
この発明は、上記のような従来装置の欠点を除去するた
めになされたもので、プロセッサ（１）が受信データの
処理中には、続けて受信した受信データは、これをすべ
て一時的に保持する手段を備えることにより、受信デー
タの消滅を防止する通信制御装置全提供することを目的
とするものである。
めになされたもので、プロセッサ（１）が受信データの
処理中には、続けて受信した受信データは、これをすべ
て一時的に保持する手段を備えることにより、受信デー
タの消滅を防止する通信制御装置全提供することを目的
とするものである。
第３図はこの発明の一実施例を示すブロック結線図であ
り、（１）〜（６）は上記第１図の同一符号と同−又は
相当する部分を示すものである。図において（１０）は
ダイレクトメモリアクセス回路（以下ＤＭＡと称する）
、ｕｌ）は訪υ、要求信号線、０→は４ピツトで構成さ
れる２進カウンタである。
り、（１）〜（６）は上記第１図の同一符号と同−又は
相当する部分を示すものである。図において（１０）は
ダイレクトメモリアクセス回路（以下ＤＭＡと称する）
、ｕｌ）は訪υ、要求信号線、０→は４ピツトで構成さ
れる２進カウンタである。
上記のように構成された通信制御装置においては、直並
列変換回路＋４１ Ｖｉプロセッサ（１ンからの動作開
始指令によって、受信データ信号線（３１から入力され
るビット直列の受信信号全並列信号に変換する動作を開
始する。直並列変換回路（４１に並列データが用意され
ると、ＤＭＡ要求線旧）にＤＭＡ 要求信号を出力する
。ＤＭＡ要求信号線（１］）は諒仏側と２進カウンタ（
２）に接続されている。
列変換回路＋４１ Ｖｉプロセッサ（１ンからの動作開
始指令によって、受信データ信号線（３１から入力され
るビット直列の受信信号全並列信号に変換する動作を開
始する。直並列変換回路（４１に並列データが用意され
ると、ＤＭＡ要求線旧）にＤＭＡ 要求信号を出力する
。ＤＭＡ要求信号線（１］）は諒仏側と２進カウンタ（
２）に接続されている。
ＤｌｌｖｌＡ １１０）はＤＭＡ要求信号線旧）からＤ
ＭＡ 要求信号を受けるとプロセッサ（１）から制御を
受けることなく、ＤＭＡ ｔｉｌＪｌ自身で直並列変換
回路（４）から受信データを読取シ、それをメモリ（２
ンに書込む。この時、メモリアドレスはＤＩＶＩＡ ＋
１０１に内蔵しているメモリアドレジスタに記憶されて
いる。
ＭＡ 要求信号を受けるとプロセッサ（１）から制御を
受けることなく、ＤＭＡ ｔｉｌＪｌ自身で直並列変換
回路（４）から受信データを読取シ、それをメモリ（２
ンに書込む。この時、メモリアドレスはＤＩＶＩＡ ＋
１０１に内蔵しているメモリアドレジスタに記憶されて
いる。
プロセッサ（１）は受信動作を開始するとき、初期メモ
リアドレスをメモリアドレスレジスタにセットする。以
後ＩＰ’ＩＡ １１（ｌは直並列変換回路（４１から受
信データを読取り、メモリ（２）に書込む度にメモリア
ドレスレジスタを１づつ加算する。
リアドレスをメモリアドレスレジスタにセットする。以
後ＩＰ’ＩＡ １１（ｌは直並列変換回路（４１から受
信データを読取り、メモリ（２）に書込む度にメモリア
ドレスレジスタを１づつ加算する。
ＤＭＡ ｌ（至）が動作する時はバス信号線（６）ヲ使
用するのでプロセッサ（１１との間で競合が生じる。そ
のためバス信号線（６）の使用権’ｋ ＤＭＡ １０１
に与えるかプロセッサ（１）に与えるかを決定するため
の調停制御回路が必要であるが、これは従来からある種
々のものが適用できるため、第３図には示していない。
用するのでプロセッサ（１１との間で競合が生じる。そ
のためバス信号線（６）の使用権’ｋ ＤＭＡ １０１
に与えるかプロセッサ（１）に与えるかを決定するため
の調停制御回路が必要であるが、これは従来からある種
々のものが適用できるため、第３図には示していない。
ＤＭＡ ｕｏ＋では、プロセッサ（１）が前に受信した
受信データの処理中であっても、プロセッサ（１）とは
独立に直並列変換回路（４１から受信データを読取シメ
モｉ月２）に書込むｌ動作を行うため、直並列変換回路
（４：での受信データの消滅は起らなくなる。
受信データの処理中であっても、プロセッサ（１）とは
独立に直並列変換回路（４１から受信データを読取シメ
モｉ月２）に書込むｌ動作を行うため、直並列変換回路
（４：での受信データの消滅は起らなくなる。
２進カウンタ（２）は」仏要求信号線Ｕυから入力され
る］仏要求信号全計数する。すなわち直並列変換回路（
４１がＤＭＡ ｔｌｏｌに転送した受信データ数を計数
する。２進カウンタ（ロ）の初期値は”０＃であシ、プ
ロセッサ（１）がバス信号線（６）を介して計数値を読
取った直後に、初期値にリセットされる。又２進カウン
タ（ロ）からプロセッサ（１）に接続される割込み信号
線（５）には、２進カウ／り（ロ）の計数値が１以上の
時割込み信号が出力される。したがってＩＭＡ （１Ｇ
が受信データを］仏転送すると、２進カウンタ（ロ）が
１加算されると同時に、プロセッサ（１）へ割込み信号
を出力する。この割込み信号は、プロセッサ（１）が２
進カウンタα壜の値を読取るまで有意を保持する。たと
えプロセッサ（１）が前に受信した受信データの処理中
のため割込み発生を検出できないで、しかも直並列変換
回路（４１が複数の受信データ金続けて受信しても、そ
れらの受信データは、ＩＭＡ （１０１が自動的にメモ
リ、（２）にＤＭＡ転送する。そしてプロセッサ（１）
が受信割込みを検出する１でにＤＭＡ転送された受信デ
ータの数は、２進カウンタ（２）に引数保持されている
。
る］仏要求信号全計数する。すなわち直並列変換回路（
４１がＤＭＡ ｔｌｏｌに転送した受信データ数を計数
する。２進カウンタ（ロ）の初期値は”０＃であシ、プ
ロセッサ（１）がバス信号線（６）を介して計数値を読
取った直後に、初期値にリセットされる。又２進カウン
タ（ロ）からプロセッサ（１）に接続される割込み信号
線（５）には、２進カウ／り（ロ）の計数値が１以上の
時割込み信号が出力される。したがってＩＭＡ （１Ｇ
が受信データを］仏転送すると、２進カウンタ（ロ）が
１加算されると同時に、プロセッサ（１）へ割込み信号
を出力する。この割込み信号は、プロセッサ（１）が２
進カウンタα壜の値を読取るまで有意を保持する。たと
えプロセッサ（１）が前に受信した受信データの処理中
のため割込み発生を検出できないで、しかも直並列変換
回路（４１が複数の受信データ金続けて受信しても、そ
れらの受信データは、ＩＭＡ （１０１が自動的にメモ
リ、（２）にＤＭＡ転送する。そしてプロセッサ（１）
が受信割込みを検出する１でにＤＭＡ転送された受信デ
ータの数は、２進カウンタ（２）に引数保持されている
。
第４図はプロセッサ（１）が実行する手順の一例を示ス
流れ図である。プロセッサ１１１ ｔｒｉ、受信開始後
まず最初に初期設定を行う。ＤＭＡ １１０１へは、昆
仏転送時の初期メモリアドレスをセットし、２進カウン
タαカは計数値を読取ることによってリセットし、直並
列変換回路（４）には受信動作開始指令を出し、各部の
初期設定を行う。次に２進カウンタα埠から割込み信号
が発生しているかをチェックし、発生していなければ発
生するまで待つ。もし割込みが発生していれば２進カウ
ンタ（２）から計数値を読み取る。そして読取った計数
値分の受信データをメモリ（２）から読取り処理する。
流れ図である。プロセッサ１１１ ｔｒｉ、受信開始後
まず最初に初期設定を行う。ＤＭＡ １１０１へは、昆
仏転送時の初期メモリアドレスをセットし、２進カウン
タαカは計数値を読取ることによってリセットし、直並
列変換回路（４）には受信動作開始指令を出し、各部の
初期設定を行う。次に２進カウンタα埠から割込み信号
が発生しているかをチェックし、発生していなければ発
生するまで待つ。もし割込みが発生していれば２進カウ
ンタ（２）から計数値を読み取る。そして読取った計数
値分の受信データをメモリ（２）から読取り処理する。
メモリ（２）から受信データを読取る時のメモリアドレ
スは、初期設定でＩＭＡ １１０１にセットした初期メ
モリアドレスである。
スは、初期設定でＩＭＡ １１０１にセットした初期メ
モリアドレスである。
プロセッサ（１）ハ初期メモリアドレスに２進カウンタ
（６）から読堆った値を加算し、その値をメモリ（２）
の一時記憶領域に格納し、これを次回に受信データを読
取るときの受信データメモリアドレスとする。同様に次
回からはメモリ（２）の一時記憶領域に格納した受信デ
ータメモリアドレスに２進・カウンタ（２）から読取っ
た計数値を加算した値を次の受信データメモリアドレス
とする。
（６）から読堆った値を加算し、その値をメモリ（２）
の一時記憶領域に格納し、これを次回に受信データを読
取るときの受信データメモリアドレスとする。同様に次
回からはメモリ（２）の一時記憶領域に格納した受信デ
ータメモリアドレスに２進・カウンタ（２）から読取っ
た計数値を加算した値を次の受信データメモリアドレス
とする。
第５図はメモ１月２）にＤＭＡ転送される受信データと
受信アドレスの関係図である。図においてｍは初期メモ
リアドレス、ｎは計数値、ｄは受信データを表わしてい
る。受信データｄ１は最初の受信データであり、受信デ
ータｄ２ ＊ ｃｉ、 ｐ ａ４はプロセッサ（１）が
受信データｄ１の処理中にＤＭＡ転送された受信データ
であり、ｄ５は受信データａ、 ｌ ｃｔｓ ｌ ｄ４
の処理中にＤＭＡ転送された受信データである。この例
では受信メモリアドレスはｍ 、 ｍ＋１ 、 ｍ＋（
１＋３）と更新される。第６図は第５図に示す受信例の
タイミング図であり、第６図（ａ）は直並列変換回路（
４）内の受信データ、同図（ｂ）はＤＭＡ要求信号、同
図（ｃ）は２進カウンタの計数値、同図（ｄ）は割込み
信号、同図（ｅ）はプロセッサ（１）の処理を示す。
受信アドレスの関係図である。図においてｍは初期メモ
リアドレス、ｎは計数値、ｄは受信データを表わしてい
る。受信データｄ１は最初の受信データであり、受信デ
ータｄ２ ＊ ｃｉ、 ｐ ａ４はプロセッサ（１）が
受信データｄ１の処理中にＤＭＡ転送された受信データ
であり、ｄ５は受信データａ、 ｌ ｃｔｓ ｌ ｄ４
の処理中にＤＭＡ転送された受信データである。この例
では受信メモリアドレスはｍ 、 ｍ＋１ 、 ｍ＋（
１＋３）と更新される。第６図は第５図に示す受信例の
タイミング図であり、第６図（ａ）は直並列変換回路（
４）内の受信データ、同図（ｂ）はＤＭＡ要求信号、同
図（ｃ）は２進カウンタの計数値、同図（ｄ）は割込み
信号、同図（ｅ）はプロセッサ（１）の処理を示す。
なお上記実施例では２進カウンタα埠は４ピツトで構成
されているが、プロセッサ（１）の処理速度とデータ通
信速度から必要なビット数をきめれば良い。また、メモ
リ（２１にはズログラムと受信データが格納されるが、
バス信号線（６）に受信データ格納専用のメモリを接続
し、メモリ（２）ヲプログラム格納専用としても良い。
されているが、プロセッサ（１）の処理速度とデータ通
信速度から必要なビット数をきめれば良い。また、メモ
リ（２１にはズログラムと受信データが格納されるが、
バス信号線（６）に受信データ格納専用のメモリを接続
し、メモリ（２）ヲプログラム格納専用としても良い。
この発明は以上説明したとおり、直並列変換された受信
データを受けるダイレクトメモリアクセス回路と、プロ
セッサが処理中に受信した受信データ数を計数するカウ
ンタを備えることにより、高価な高速プロセッサを使用
することなくデータ通信の高速化に対応できるという特
色がある。
データを受けるダイレクトメモリアクセス回路と、プロ
セッサが処理中に受信した受信データ数を計数するカウ
ンタを備えることにより、高価な高速プロセッサを使用
することなくデータ通信の高速化に対応できるという特
色がある。
第１図は従来の通信制御装置の１例を示すブロック結線
図、第２図は受信データの１例を示す受信データフオマ
ット図、第３図はこの発明の一実施例を示すブロック結
線図、第４図はプロセッサが実行する手順の一例を示す
流れ図、第５図はメモリにＤＭＡ転送される受信データ
と受信アドレスの関係図、第６図は第５図に示す受信例
のタイミング図である。 図においてｉｌ＋はプロセッサ、（２；はメモＩＪ 、
＋３１は受信データ信号線、（４１は直並列変換回路、
（６）はバス信号線、１１（ｊはダイレクトメモリアク
セス回路、（６）は２進カウンタである。 なお各図中同一符号は同−又は相当部分を示すものとす
る。 代理人 葛 野 信 − 第１図 第２図 第４図
図、第２図は受信データの１例を示す受信データフオマ
ット図、第３図はこの発明の一実施例を示すブロック結
線図、第４図はプロセッサが実行する手順の一例を示す
流れ図、第５図はメモリにＤＭＡ転送される受信データ
と受信アドレスの関係図、第６図は第５図に示す受信例
のタイミング図である。 図においてｉｌ＋はプロセッサ、（２；はメモＩＪ 、
＋３１は受信データ信号線、（４１は直並列変換回路、
（６）はバス信号線、１１（ｊはダイレクトメモリアク
セス回路、（６）は２進カウンタである。 なお各図中同一符号は同−又は相当部分を示すものとす
る。 代理人 葛 野 信 − 第１図 第２図 第４図
Claims (1)
- 伝送制御手順を用いてデータ通信をする通信制御装置に
おいて、ビット直列の受信信号を並列の受信データに変
換する直並列変換回路と、この直並列変換回路から上記
並列の受信データ全メモリに直接書込むダイレクトメモ
リアクセス回路と、上記メモリから上記受信データを読
出し処理するプロセッサと、上記受信データ全上記メモ
リに書込むためのアドレスの初期値をメモリアドレスレ
ジスタに設定する手段と、上記受信データが上記メモリ
に書込まれるごとに上記メモリアドレスレジスタの内容
に数値ｌを加算する手段と、上記プロセッサが上記メモ
リから上記受信データを読取るごとにその計数値が零に
リセットされ上記受信データが上記メモリに書込まれる
ごとに数値ｌが加算されるカウンタと、このカウンタの
計数値が１以上のとき上記プロセッサに割込み信号を送
出する手段とを備えたことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098911A JPS58215844A (ja) | 1982-06-09 | 1982-06-09 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098911A JPS58215844A (ja) | 1982-06-09 | 1982-06-09 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215844A true JPS58215844A (ja) | 1983-12-15 |
Family
ID=14232309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098911A Pending JPS58215844A (ja) | 1982-06-09 | 1982-06-09 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276345A (ja) * | 1987-05-08 | 1988-11-14 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御装置の受信制御方式 |
-
1982
- 1982-06-09 JP JP57098911A patent/JPS58215844A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276345A (ja) * | 1987-05-08 | 1988-11-14 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御装置の受信制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4942515A (en) | Serial communications controller with FIFO register for storing supplemental data and counter for counting number of words within each transferred frame | |
| EP0009678B1 (en) | Computer input/output apparatus | |
| US4271466A (en) | Direct memory access control system with byte/word control of data bus | |
| US5093780A (en) | Inter-processor transmission system having data link which automatically and periodically reads and writes the transfer data | |
| US5151999A (en) | Serial communications controller for transfer of successive data frames with storage of supplemental data and word counts | |
| JPH0146892B2 (ja) | ||
| US6584512B1 (en) | Communication DMA device for freeing the data bus from the CPU and outputting divided data | |
| JPS58215844A (ja) | 通信制御装置 | |
| JPS6359042A (ja) | 通信インタ−フエイス装置 | |
| JPS633351B2 (ja) | ||
| JP2533886B2 (ja) | デ―タ転送方式 | |
| JPS63293657A (ja) | シリアル通信制御装置 | |
| JP2667285B2 (ja) | 割込制御装置 | |
| JPS63228856A (ja) | 通信制御装置 | |
| JPH0554316B2 (ja) | ||
| JP2823625B2 (ja) | データ処理装置 | |
| JPH0235500B2 (ja) | ||
| JPS63228855A (ja) | 通信制御装置 | |
| JP2842639B2 (ja) | データ転送方式 | |
| JP3256464B2 (ja) | 非同期転送制御方式 | |
| JPS63187943A (ja) | 通信制御装置 | |
| JPH0249584B2 (ja) | ||
| JPH0721102A (ja) | メッセージ送受信装置 | |
| JPH0567035A (ja) | Ｄｍａ転送におけるデータアライメント方式 | |
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 |