JPS58204538A - 集積回路を含む基板上に金属ケイ化物・ポリシリコン二重層の構造を作る方法 - Google Patents

集積回路を含む基板上に金属ケイ化物・ポリシリコン二重層の構造を作る方法

Info

Publication number
JPS58204538A
JPS58204538A JP58078103A JP7810383A JPS58204538A JP S58204538 A JPS58204538 A JP S58204538A JP 58078103 A JP58078103 A JP 58078103A JP 7810383 A JP7810383 A JP 7810383A JP S58204538 A JPS58204538 A JP S58204538A
Authority
JP
Japan
Prior art keywords
gas
chlorine
reactor
layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58078103A
Other languages
English (en)
Inventor
ウイリ−・バインフオ−ゲル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Schuckertwerke AG
Siemens AG
Original Assignee
Siemens Schuckertwerke AG
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Schuckertwerke AG, Siemens AG filed Critical Siemens Schuckertwerke AG
Publication of JPS58204538A publication Critical patent/JPS58204538A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、集積半導体回路を含む／リコン基板上の金
属ケイ化物とポリシリコンから成る二重層に反応性のイ
オンエツチングにより構造を作る方法に関するものであ
る。シリコン基板は多くの場合絶縁膜で覆われている方
が有利であり、それを平板形の反応器に入れ、ホトマス
クで憶い・・ロゲ／を含む混合ガスを使用して反応性の
イオンエツチングを行なう。
金属ケイ化物は高度集積ＭＯ８回路の製造に際して次第
に重要性を増して来た。可能な使用分野はポリノリコン
ゲート技術において導体路とゲートの低抵抗材料として
である。この場合ポリシリコンは一般にケイ化物によっ
て置き換えられるのではなく、ドープされたポリシリコ
ン層上にケイ化物を置くという形でケイ化物が追加され
る。このような二重層に微細構造を作ることは、集積回
路の製作に際しては一連の境界φ件を考慮しなければな
らないことを考えると複雑なエツチング工程となる。
このようなエツチングの問題を解決することがこの発明
の目的である。
集積回路を製作する際のエツチング過程において考１）
ハしなければならない境界条件を第１図によって詳細（
で説明する。ここで１はシリコン基板、２は基板表面の
５ｉ０２１曽、３はｎ＋型ドープのポリシリコン層％　
４はケイ化物層、５はエツチングマスクとなる感光樹脂
層、６は第１ボリンリコンゲイ−）　、。
一ト、７はゲート上の酸化物絶縁層である。以下の南面
においてもこれらの番号はいずれも対応した部分を示し
ている、１第１図に記入されている垂直の矢印はいずれ
もこの発明が解決しようとしている問題があるエツチン
グｌ１ｌｉである。
矢印１０では５ｉ０２又はそれに類する絶縁（オ料に７
１シて高度の選択性が要求される。二重層３゜４と５１
０２層２の厚さの比は２０：１にまで達する。
矢印■１でｉｌｔ蝕刻構造の縁端部に適箔な形状が要求
される。異方性エツチングにより図に示すような垂直端
面とするかあるいは傾斜エツチングにより傾斜面とする
。
矢印１２では二重ポリンリコンゲート技術（（おいて第
１ポリシリコンゲートの縁端の蝕刻残留物による短絡発
生の危険を避けるための段落の問題がある。
矢印１：３では基板１に対する二重層３，４の接触即ら
埋込み接触の形成の問題がある。
これらの問題の解決の外にこの発明にはエツチング過程
において侵されることのない感光樹脂マスクをエツチン
グマスクとしてｆ吏用されるように　　。
するという目的がある。更に短チヤネル効果と呼ばれた
いる現象を考！ばして総ての部分において高度の腐蝕均
等性が必要である。
はとんど総ての場合においてモリブデンおよびタングス
テンのケイ化物である多結晶ケイ化物の構造に対する蝕
刻方法は既に公知である。しかしモリブデンとタングス
テンのケイ化物よりも高温度においての耐熱性が高く、
ポリシリコンに対する接着性が良い点で著しく有利なケ
イ化タンタル構造のエツチングに関しては文献（Ｊ、　
Ｖａｃ、Ｓｃｉ。
Ｔｅｃｈｎｏｌ、　１．７．　　（４）　　Ｊｕｌｙ／
Ａｕｇ、　ｌ　９８０．　ｐ。
７８７〜７８８）に簡単に言及されているだけである。
それによればチタン、タンタル、モリブデンおよびタン
グステンのケイ化物は四フッ化炭素・酸素混合ガス中で
プラズマエツチングが可能である。このエツチングは一
部は鼾ンネル反応器内で、一部は平行板反応器内で陽極
結合の下に実施される。原理的にはこれらの層は湿式エ
ツチングが可能であるが、この場合湿式エツチングに通
例の寸法損失が起る。
ヨーロッパ特許出願第００１５４０３号明細書中にはポ
リシリコンに対する種々のプラズマエツチング法が記載
されているが、そこでは六フッ化イオン（ＳＦ６）、塩
素（０１２）および不活性ガスの混合物が使用される。
これらの方法ではケイ素だけが選択エッチされ、　　５
ｉｏ２と窒化ケイ素が共存する場合極めて良好な選択性
が達成される。更に腐蝕基板を高周波印加電極上に乗せ
、反応性のイオンエツチングに基いて指向性のエツチン
グを実施し１作られた凹みが垂直側壁を持ち、エツチン
グマスクがこの凹みの縁端を越えてはみ出さないように
することができる。
冒頭に挙げた方法は既に提案されているものであるが、
そこでは六フッ化イオウがエツチングガスとして使用さ
れ、エツチング過程は腐蝕速度が□ 異る二つの段階に分けて実施される。この場合も厳格な
異方性腐蝕が望まれる。
この発明による方法は金属ケイ化物、ボリンリコンニ重
層の腐蝕において従来の技術を凌駕するものであり、更
に二重ボリンリコンゲート過程においての傾斜エツチン
グあるいは段落の問題を隣り合った多結晶ケイ化物導体
路間の短絡をびき起すことなく解決するものである。こ
れらの問題点は第１図に矢印ＩＩ、１２および１３をも
って示されている。
この発明による方法は反応ガスとしてフッ素と塩素を含
む混合ガスが使用されることを特徴としている。例えば
六フッ化イオウのようなフッ素だけを含むエツチングガ
スを使用すると腐蝕部にオーバーハングが形成される。
又塩素をエツチングガスとするときは特にケイ化タンタ
ル層の場合腐蝕速度が極めて低くなる。六フッ比イオウ
（ＳＦ６）と塩素（ＳＦ２）から成る混合ガスを使用す
ることもこの発明の枠内にある。
塩素原子で置換されたフッ化炭化水素例えばモノクロル
トリフルオルメタン（ｃａｚｙ３）又はジクロルジフル
オルメタン（ＯＣｌ２Ｆ　２　）　ｔ−使用することも
可能である。
この発明の特に有利な実施例においては、厚さ約２００
　ｎ　ｍのケイ化タンタル層（タンタル対ケイ素比１：
２）と厚さ３００ｎｍのｎ＋ドープポリシリコン層から
成る二重層が使用される。
この発明のその他の実施態様は特許請求の範囲第２項以
下に示されている。
この発明の詳細とその長所を実施例と第２図乃至第８図
について説明する。
第２図にこの発明の方法によって作られた構造の断面を
示す。この構造は厚さ２０ｎｍの５１０２噛２で覆われ
たシリコン基板１の表面に設けられたＤ　型トープ（リ
ン又はヒ素）ポリシリコン層３とその上に厚さ２００ｎ
ｍに析出したケイ化タンタル層１から成る。５はエツチ
ングマスクとして使用された感光仙脂層である。タンタ
ル対ケイ素比は約１＝２であシ、タンタルの割合は３０
％から５０％までの変動が許される。第２図には厳格な
異方性エツチングを目指したときの構造が示されている
。これは例えば二段階エツチングを採Ｊｊｌ　Ｉ〜、最
初にケイ化タンタル層４を塩素外の少ないエツチングガ
スでエッチし、恋にポリ／リコン層Ｓ３を純塩素中で処
理することによって達成される。この方法によりケイ化
物ポリシリジン二重層が完全に回り込み腐蝕無しに垂直
な縁端な持ってエッチされる。第一段１哲から第二段階
への切換点は例えばプラズマの適当な放出スペクトル線
の強度を記録することによって決定できる。同時に第二
段階において３０：１以上とｂう高い５ｉｔ）２に対す
るポリシリコン選択性の達成が可能となる。
二重層３，４の縁端面断面形状がエツチング混合ガスの
組成によって変形する情況は第３図に示されている。横
軸にはｓｙ６：ｃｔ２の混合比をとり、縦軸Ｖては二重
層の腐蝕時間ｔＷ　（単位分）をとる。図に破線でホモ
た曲線は腐蝕時間とガス組成の関係を表わす。構造ａは
塩素分無しで長時間腐蝕したもの、構造すは極めて短い
腐蝕時間によるもの、構造Ｃは混合比ＳＦ６　　：　ｃ
１２＝２：１において最も短い腐蝕時間によるものであ
る。構この断面形状はまだ使用可能である。構造θは混
合比ＳＦ５：Ｃ４２＝５　：　１５をもって作られたも
ので°、ケイ化物に強い回り込み腐蝕が起っている。
混合比がＳＦ６：Ｃ７２＝５　：　１５のときこれより
も堰に良い異方性は低いガス圧（約１０　ｍ　Ｔｏｒｒ
＝］、５Ｐａ）において達成される。
第３図に示すものではエツチング中の反応容器内のガス
圧は６乃至９Ｐａ（＝４０乃至６０ｍＴｏｒｒ　）であ
り、高周波電力密度は約０１２Ｗ／／ｃｒｎ２であった
。
第４図と第５図に腐蝕速度（ｎ　ｍ７ｍ１　ｎ　）とガ
ス圧（Ｐａ）および高周波電力密度（Ｗａ　ｔ　ｔ／／
ｃｒｎ２）との関係を示す。矢印は記載された構造が作
られたときの条件を指り示している。
第４図の場合高周波電力は０１’Ｗ／−に調整され、混
合ガスの混合比はＳＦ６：０７２：Ｈθ＝１２、．５：
８．５：２０であった。Ｘ破線はケイ化タンタル、０破
線はポリシリコン、口破線は５ｉｏ２に対するものであ
り、８破線は５１０２に対するポリシリコンの選択性を
示している。
高周波電力との関係を示した第５図においても曲線は第
４図と同じ意味を持つ。この場合反応器のガス圧は４０
　ｍ　Ｔｏｒｒであった。
第６図と第７図に示した腐蝕断面形状は混合ガス組成が
一定のとき反応器の形状即ちその全容積に対する実効プ
ラズマ容積の比に強く関係することが確められている。
この容積比はプラズマ中の各種のラジカルの濃度分布に
影響を及ぼす。第６図に示した構造の場合反応器容積に
対するプラズマ能動容積の比は１：２０以下であり、第
７図の場合は約１：２であって反応器容積の半分が能動
゛容積となっている。重要な差異は第６図ではケイ、化
物（上層）がｔソてのＳＦ６：ｃｔ２比において感光樹
脂マスクに関して異方性腐蝕を受けるのに対して、第７
図の場合ケイ化物の腐蝕情況はガス混合比によって第３
図に示したように異方性から強い回り込み腐蝕まで変化
することである。
ポリシリコン・ケイ化物層３，４が／リコン基板に対す
る局部的の接触を心安とする場合には基板のある程度の
腐蝕は避けられない（第１図矢印＋３参照）。これによ
って製造工程の終りにポリノリコンケイ化物層と基板の
間の抵抗が高くなる。
ｌＯ：１まで高め、それによって基板の礪蝕を極めて少
量にとどめることができる。この事情を第８図に示す。
図はｎ＋ボリンリコン対単結晶シリコンの腐蝕速度比あ
るいはｎ＋ポリンリコン対５１０２の選択性をＳＦ６：
　ｃｔ２ａ合比に関係して示す。雇蝕速′度はＳｃｃｍ
　（標準状蝮ｔｙｎ３毎分）で表わす。標準状態とは大
気圧、特定温度を意味する。
矢印１’＋の曲線は選択性を表わし、矢印１５の曲線は
腐蝕速度を表わす。記号口、Ｏは測定点を示している。
ガス混合比ＳＦ６：Ｏ４２の有利な値は５：１５から２
：１８の範囲である。
二重層３，４の構造形成をケイ化物の多結晶化と低抵抗
化のだめのテンパー熱処理の前に実施することもこの発
明の枠内にある。テンパー熱処理前はケイ化物・ポリシ
リコン境界面はテンパー熱処理後よりも遥に平滑である
。このことは二段階エツチングに際して切換点が明確に
決定されるという利点を持つ。
【図面の簡単な説明】
第１図は、集積回路の製作に轟って注意すべき個所を示
す図面、第２図はこの発明の方法によって作られた構造
の断面図、第３図乃至第５図は最適エツチング条件をそ
れによって作られる構造と共（′こ示すダイヤグラムで
あり、第６図と第７図は反応容器容積対能動プラズマ答
積比の種々の値（でおいて作られる構造を示し、第８図
は単結晶シリコンに対するｎ＋ドープポリシリコンの腐
蝕速１、ｉｌ比あるいは５ｉ０２にｌすするポリシリコ
ンの選択性を混合ガス組成に関係して示す。各図におい
て１　：ンリコン基板、２　：　５１０２　＠、３：ｎ
＋ドープポリ／リコン層、４：ケイ化物層、５：感光樹
脂エツチングマスクである。 ＦＩＧ　４ ａ　　　　　　ｂ　　　　　　　　ｃ ｌ　　　　　５　　　　　［１５Ｐａ ＩＧ　５

Claims (1)

  1. 【特許請求の範囲】 １）集積半導体回路を含む周板を平板形反応器（Ｃ入れ
    、感九惨脂マスクを使用して反応ガス（／ζよって反応
    性のイオ／エッチ／グを行なう際反応ガスとしてフッ素
    と塩素を含む混合ガスを使用することを！ｌ！′徴とす
    る集積回路を含む基板の表面に金属ケイ化物・ポリ７リ
    コンニ屯層の構造を作る方法。 ２）反応ガスとして六フッ化イオウ（ＳＦ６）と塩素（
    Ｃ６２）から成る混合ガスが使用されることを特徴とす
    る特許請求の範囲第１項記載の方法。 ：））塩素１ｇ＞　’ｉ’−で置Ｍさねたフッ化炭化水
    素例えはモノクロルトリノルオルメタン又はジクロルジ
    フルオルメタンが使用されることを特徴とする特許請求
    の範囲第１項記載の方法。 ４）ケイ化タンタル（ＴａＳｉ２　）とポリシリコンか
    ら成る二重層が使用されることを特徴とする特許請求の
    範囲第１項乃至第３項のいずれかに記載の方法。 ｎｍの１　ドープポリシリコン層から成ることを特徴と
    する特許請求の範囲第４項記載の方法。 ６）六フッ化イオウと塩素の混合ガスを使用する場合回
    り込み腐蝕を起させるためｓＦ６対ｃｔ２の混合比を２
    ；１とし、ガス圧を６〜９Ｐａに１反応装置の高周波電
    力を０．１乃至（１，１４Ｗ　／　ｃｍ２　に調節する
    ことを特徴とする特許請求の範囲第４ＪＪ！又は第５項
    記載の方法。 ７）六フッ化イオウと塩素の混合ガスを使用する場合異
    方性エツチングを行なうためエツチング過程を二段階に
    分け、ｉ＆初はケイ化タンタル層を混合比が：３：１よ
    り大きい六フッｒヒイオウ・塩素混合ガスでエッチし、
    次にポリの方法。 ８）ポリ／リコン層に対して回り込み腐蝕を行なうため
    六フッｒヒイオウ対塩素の混合比を１：１としたとき反
    応器内の反応ガス容積と反応器容積の比を１＝２０以下
    に調整すること１））ケイ化タンタル層Ｋ　７１　して
    回り込み腐蝕を行なうため六フッｆヒイオン対塩素の混
    合比を１：１としたとき反応器内の有効反応容積と□ 反応器容積の比を［１＝２に調整することを特１１ 徴とするＩ特許１清求の範囲第１項乃至第７項のいずれ
    かにｄ［シ載の方法。 １０）金属ケイ化物・ボリンリコ／二重層を結晶形に移
    すために必要なテンパー熱処理の前に反応性イオンエツ
    チングを実施することを特徴とする特許請求の範囲第１
    項乃至第９項のいずれかに記載の方法。 １１）ヘリウムのような希ガスを輸送ガスとして使用す
    ることを特徴とする特許請求の範囲第１項乃至第１０項
    のいずれかに記載の方法。
JP58078103A 1982-05-05 1983-05-02 集積回路を含む基板上に金属ケイ化物・ポリシリコン二重層の構造を作る方法 Pending JPS58204538A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE32168233 1982-05-05
DE19823216823 DE3216823A1 (de) 1982-05-05 1982-05-05 Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen

Publications (1)

Publication Number Publication Date
JPS58204538A true JPS58204538A (ja) 1983-11-29

Family

ID=6162783

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58078103A Pending JPS58204538A (ja) 1982-05-05 1983-05-02 集積回路を含む基板上に金属ケイ化物・ポリシリコン二重層の構造を作る方法

Country Status (4)

Country Link
US (1) US4473436A (ja)
EP (1) EP0094528A3 (ja)
JP (1) JPS58204538A (ja)
DE (1) DE3216823A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022618A (ja) * 1988-06-15 1990-01-08 Sharp Corp 半導体装置の製造方法
US6076483A (en) * 1997-03-27 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Plasma processing apparatus using a partition panel
US6167835B1 (en) 1997-03-27 2001-01-02 Mitsubishi Denki Kabushiki Kaisha Two chamber plasma processing apparatus

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3315719A1 (de) * 1983-04-29 1984-10-31 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus metallsiliziden bzw. silizid-polysilizium bestehenden doppelschichten fuer integrierte halbleiterschaltungen durch reaktives ionenaetzen
US4659426A (en) * 1985-05-03 1987-04-21 Texas Instruments Incorporated Plasma etching of refractory metals and their silicides
US4624739A (en) * 1985-08-09 1986-11-25 International Business Machines Corporation Process using dry etchant to avoid mask-and-etch cycle
US4734157A (en) * 1985-08-27 1988-03-29 International Business Machines Corporation Selective and anisotropic dry etching
JPH0628290B2 (ja) * 1985-10-09 1994-04-13 三菱電機株式会社 回路用ヒューズを備えた半導体装置
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
US4713141A (en) * 1986-09-22 1987-12-15 Intel Corporation Anisotropic plasma etching of tungsten
DE3752259T2 (de) * 1986-12-19 1999-10-14 Applied Materials Inc Bromine-Ätzverfahren für Silizium
US4836886A (en) * 1987-11-23 1989-06-06 International Business Machines Corporation Binary chlorofluorocarbon chemistry for plasma etching
US4981816A (en) * 1988-10-27 1991-01-01 General Electric Company MO/TI Contact to silicon
US5201993A (en) * 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
US5271799A (en) * 1989-07-20 1993-12-21 Micron Technology, Inc. Anisotropic etch method
US5110411A (en) * 1990-04-27 1992-05-05 Micron Technology, Inc. Method of isotropically dry etching a poly/WSix sandwich structure
US5160408A (en) * 1990-04-27 1992-11-03 Micron Technology, Inc. Method of isotropically dry etching a polysilicon containing runner with pulsed power
KR0176715B1 (ko) * 1990-07-30 1999-04-15 오가 노리오 드라이에칭방법
US5094712A (en) * 1990-10-09 1992-03-10 Micron Technology, Inc. One chamber in-situ etch process for oxide and conductive material
US5160407A (en) * 1991-01-02 1992-11-03 Applied Materials, Inc. Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
US5269879A (en) * 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
US5658425A (en) * 1991-10-16 1997-08-19 Lam Research Corporation Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer
US5354417A (en) * 1993-10-13 1994-10-11 Applied Materials, Inc. Etching MoSi2 using SF6, HBr and O2
US5856239A (en) * 1997-05-02 1999-01-05 National Semiconductor Corporaton Tungsten silicide/ tungsten polycide anisotropic dry etch process
JP3336975B2 (ja) * 1998-03-27 2002-10-21 日本電気株式会社 基板処理方法
US6074954A (en) 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
KR100430950B1 (ko) * 1998-09-01 2004-06-16 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법
DE10244862B4 (de) * 2002-09-23 2006-09-14 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Verfahren zur Herstellung eines elektronischen Bauelements mit einer Praseodymoxid-Schicht
US20140199833A1 (en) * 2013-01-11 2014-07-17 Applied Materials, Inc. Methods for performing a via reveal etching process for forming through-silicon vias in a substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS537549A (en) * 1976-07-09 1978-01-24 Mitsubishi Electric Corp Etchant for dry etching
JPS55119177A (en) * 1979-02-21 1980-09-12 Ibm Silicon etching method
JPS5731140A (en) * 1980-07-31 1982-02-19 Toshiba Corp Etching method by reactive ion
JPS57198633A (en) * 1981-05-22 1982-12-06 Western Electric Co Method of producing semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
US4203800A (en) * 1977-12-30 1980-05-20 International Business Machines Corporation Reactive ion etching process for metals
US4211601A (en) * 1978-07-31 1980-07-08 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
JPS5626450A (en) * 1979-08-13 1981-03-14 Hitachi Ltd Manufacture of semiconductor device
US4383885A (en) * 1980-02-06 1983-05-17 Bell Telephone Laboratories, Incorporated Reactive sputter etching of polysilicon utilizing a chlorine etch gas
DE3045922A1 (de) * 1980-12-05 1982-07-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus siliziden oder aus silizid-polysilizium bestehenden schichten durch reaktives sputteraetzen
DE3103177A1 (de) * 1981-01-30 1982-08-26 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von polysiliziumstrukturen bis in den 1 (my)m-bereich auf integrierte halbleiterschaltungen enthaltenden substraten durch plasmaaetzen
US4384938A (en) * 1982-05-03 1983-05-24 International Business Machines Corporation Reactive ion etching chamber
US4414057A (en) * 1982-12-03 1983-11-08 Inmos Corporation Anisotropic silicide etching process
US4411734A (en) * 1982-12-09 1983-10-25 Rca Corporation Etching of tantalum silicide/doped polysilicon structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS537549A (en) * 1976-07-09 1978-01-24 Mitsubishi Electric Corp Etchant for dry etching
JPS55119177A (en) * 1979-02-21 1980-09-12 Ibm Silicon etching method
JPS5731140A (en) * 1980-07-31 1982-02-19 Toshiba Corp Etching method by reactive ion
JPS57198633A (en) * 1981-05-22 1982-12-06 Western Electric Co Method of producing semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022618A (ja) * 1988-06-15 1990-01-08 Sharp Corp 半導体装置の製造方法
US6076483A (en) * 1997-03-27 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Plasma processing apparatus using a partition panel
US6167835B1 (en) 1997-03-27 2001-01-02 Mitsubishi Denki Kabushiki Kaisha Two chamber plasma processing apparatus

Also Published As

Publication number Publication date
EP0094528A3 (de) 1987-05-06
US4473436A (en) 1984-09-25
DE3216823A1 (de) 1983-11-10
EP0094528A2 (de) 1983-11-23

Similar Documents

Publication Publication Date Title
JPS58204538A (ja) 集積回路を含む基板上に金属ケイ化物・ポリシリコン二重層の構造を作る方法
JPS6365625A (ja) エッチング方法
US4264409A (en) Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide
US4479850A (en) Method for etching integrated semiconductor circuits containing double layers consisting of polysilicon and metal silicide
JP3318801B2 (ja) ドライエッチング方法
JP3198538B2 (ja) ドライエッチング方法
JPH11176804A (ja) 半導体装置の製造方法
JP3160961B2 (ja) ドライエッチング方法
JP3094470B2 (ja) ドライエッチング方法
US6743725B1 (en) High selectivity SiC etch in integrated circuit fabrication
JP3108929B2 (ja) ドライエッチング方法
JP3111643B2 (ja) ドライエッチング方法
JPH05343363A (ja) ドライエッチング方法
KR100780686B1 (ko) 반도체소자의 제조방법
JPH0697123A (ja) ドライエッチング方法
JP3111640B2 (ja) ドライエッチング方法
JPS6258663A (ja) 半導体装置の製造方法
JPS61184823A (ja) 集積回路にコンタクトを製作する方法
JP3116421B2 (ja) ドライエッチング方法
JP3214146B2 (ja) 窒化チタン成膜の前処理方法および窒化チタン膜の成膜方法
JP3008543B2 (ja) ドライエッチング方法
JPH04157721A (ja) プラズマエッチング方法
KR100578231B1 (ko) 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법
JPH01204449A (ja) Ｖｌｓｉ用銅配線方法
KR100353822B1 (ko) 반도체 소자의 게이트 전극 형성방법