JPS58198920A - 判定回路 - Google Patents
判定回路Info
- Publication number
- JPS58198920A JPS58198920A JP8291382A JP8291382A JPS58198920A JP S58198920 A JPS58198920 A JP S58198920A JP 8291382 A JP8291382 A JP 8291382A JP 8291382 A JP8291382 A JP 8291382A JP S58198920 A JPS58198920 A JP S58198920A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- vtd
- circuit
- source
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置等で電源電圧の低下を検知する判
定回路に関する。
定回路に関する。
集積回路装置(以後、ICと呼ぶ、)に於ては、電源管
切ってもその前の状態を保持するために電源に大きな容
量を付加するものが多くなシつつある。しかし、容量の
端子電圧も時間とともに低下してくるので、内部保持不
能電圧以下となる前にIo P3Nにリセv)を加える
事が会費となる。そうしないと、電源が再び立ち上がり
、正常な電源電圧となってもIo内部は前の状nを保持
′していないので、動作不良となってしまうからである
。
切ってもその前の状態を保持するために電源に大きな容
量を付加するものが多くなシつつある。しかし、容量の
端子電圧も時間とともに低下してくるので、内部保持不
能電圧以下となる前にIo P3Nにリセv)を加える
事が会費となる。そうしないと、電源が再び立ち上がり
、正常な電源電圧となってもIo内部は前の状nを保持
′していないので、動作不良となってしまうからである
。
このような電源電圧の低下を検知し、判定するものにつ
いては従来第1.第2図に示すようなものが6つ九。
いては従来第1.第2図に示すようなものが6つ九。
第1図は、電源電圧vDDとグランド間に抵抗R1とR
1を入れ、R1とR1の中間的Aから2 ■OOmpR1+R* vDD という電圧を取〕
出し、電圧比較回路lに入力しようとするものである。
1を入れ、R1とR1の中間的Aから2 ■OOmpR1+R* vDD という電圧を取〕
出し、電圧比較回路lに入力しようとするものである。
しかし、この回路構成によると、RsとR1に流れる電
流が問題となる。すなわち、蛾近のFET回路では1f
4*電流を小さくするという仁とは最大のテーマとなっ
ている0%に電源を切っても容量に着積された電荷によ
り内部状mt−保持しようとする場合には大きな問題と
なる。このためR1とR2を流れる電流金小さくする、
つまりR1とR3の抵抗値を出来るだけ大きくする必要
がある。しかし、R1とR3が大きくなると今度は第1
図の電圧比較回路lの入力インピーダンスZinが小均
i となり負#変動により大きな影響を受けてしまう。
流が問題となる。すなわち、蛾近のFET回路では1f
4*電流を小さくするという仁とは最大のテーマとなっ
ている0%に電源を切っても容量に着積された電荷によ
り内部状mt−保持しようとする場合には大きな問題と
なる。このためR1とR2を流れる電流金小さくする、
つまりR1とR3の抵抗値を出来るだけ大きくする必要
がある。しかし、R1とR3が大きくなると今度は第1
図の電圧比較回路lの入力インピーダンスZinが小均
i となり負#変動により大きな影響を受けてしまう。
またR1とR1をいくら大きくしても基準電圧を確保す
るための電RFi必ず必要とされた。
るための電RFi必ず必要とされた。
@2因に他の従来例を示す、それ[Nチャンネルエンハ
ンスメン)fiFETQlと抵抗Rt’ から構成さ
れており%FETQI Oドレインとゲート會共A+i
k続として使用することによりsQtの閾値電圧VTl
に相当する電圧管得、電圧比較回路1′に入力しようと
するものである。ここで、電圧比較回路の反転電圧値k
2 VDDとするとs VDD”2VT IIまでV
DD の電圧が下がっなときに電圧比較回路のOUT
端子の出力が反転する。しかし、こ(D回路構成”t”
4Vcompの電圧を保持するための電流がどうしても
必要となってしまう欠点があった。
ンスメン)fiFETQlと抵抗Rt’ から構成さ
れており%FETQI Oドレインとゲート會共A+i
k続として使用することによりsQtの閾値電圧VTl
に相当する電圧管得、電圧比較回路1′に入力しようと
するものである。ここで、電圧比較回路の反転電圧値k
2 VDDとするとs VDD”2VT IIまでV
DD の電圧が下がっなときに電圧比較回路のOUT
端子の出力が反転する。しかし、こ(D回路構成”t”
4Vcompの電圧を保持するための電流がどうしても
必要となってしまう欠点があった。
本発明の目的は安定でかつよシ低消費電流の判定回路を
提供するものである。
提供するものである。
本発明による早足回路は、ゲート、ドレインが電源端子
に接続され九FETのソース電圧を比較第3図は本発明
による判定回路の一実施例を示す、ここでは回路1−値
電圧■、DをもつNチャンネルディブレ、シュン型FE
TQ2′1に用い、このドレイン?電源V D D K
、、b基板とゲートはグランドに各々接続し、ソースに
現われる電圧t−V。ompとして電圧比較回路1″の
入力とし、電圧比較回路1“の反転電圧値と入力■
とを比較してα汀01np 端子に出力電圧を発生しようとするものである。
に接続され九FETのソース電圧を比較第3図は本発明
による判定回路の一実施例を示す、ここでは回路1−値
電圧■、DをもつNチャンネルディブレ、シュン型FE
TQ2′1に用い、このドレイン?電源V D D K
、、b基板とゲートはグランドに各々接続し、ソースに
現われる電圧t−V。ompとして電圧比較回路1″の
入力とし、電圧比較回路1“の反転電圧値と入力■
とを比較してα汀01np 端子に出力電圧を発生しようとするものである。
この実施例において、FETQIがディブレ、シ、ン型
であるため電流が流れるがs Q”のゲートは接地され
ているため、ソースの電位はソースとゲートの電位差V
osが−vtn に等しくなるまで上昇すると、FE
i’Qzはカットオフ状態となり。
であるため電流が流れるがs Q”のゲートは接地され
ているため、ソースの電位はソースとゲートの電位差V
osが−vtn に等しくなるまで上昇すると、FE
i’Qzはカットオフ状態となり。
その結果、ソースの電圧は−VTDに等しい電圧となる
。NチャンネルFETの場合、v、TDが負であるため
一■テDは正電位となる。
。NチャンネルFETの場合、v、TDが負であるため
一■テDは正電位となる。
一般にディブレ、シュン型FETの基板とソースの電位
差VIISと1−値電圧の関係は第4図の曲線2に表わ
される特性となる。そして第3図の回路構成であるとV
j3=V?D となるため、この特性は第4図の直線
3となり曲線2との交点Eに相当する一VTDの値が0
点での電位となる。ここで、もし0点の電位が上昇しよ
うとしても−V18と−Vつの関係は一方が大きくなろ
うとすると残る一方が小さくなろうとするためフィード
バックがかかりE点に戻ろうとする。逆に0点の電位が
減少した場合も同様にE点に戻ろうとする。また0点の
電位はvDDが−VTD以上であるならばVDDの大き
さによらずQ!の■ローVTD特性によp決定されるの
ど非常にに足である。電圧比較回路1′の反転電圧値t
iVDDとすると* ■Do=−2VTDまでVDDo
#L圧が下がったとき、電圧比較回路1“のOUT端手
が反転する。
差VIISと1−値電圧の関係は第4図の曲線2に表わ
される特性となる。そして第3図の回路構成であるとV
j3=V?D となるため、この特性は第4図の直線
3となり曲線2との交点Eに相当する一VTDの値が0
点での電位となる。ここで、もし0点の電位が上昇しよ
うとしても−V18と−Vつの関係は一方が大きくなろ
うとすると残る一方が小さくなろうとするためフィード
バックがかかりE点に戻ろうとする。逆に0点の電位が
減少した場合も同様にE点に戻ろうとする。また0点の
電位はvDDが−VTD以上であるならばVDDの大き
さによらずQ!の■ローVTD特性によp決定されるの
ど非常にに足である。電圧比較回路1′の反転電圧値t
iVDDとすると* ■Do=−2VTDまでVDDo
#L圧が下がったとき、電圧比較回路1“のOUT端手
が反転する。
#15図に本8明に於ける他の−*m例金示す。
ここでは、1−値電圧Vvtsk有するNチャンネルI
エンハンスメントFETQ3のドレインとケート倉電源
VIIDに基板はグランドにそれぞれ接続され、ソー゛
ス5に表われる電圧Vcompt電圧比較l電圧比較入
路とするものである。これにより、Q3のゲートはvD
D rc檄続されているfihbFETQsに電流が流
れるが、ソースの電位とゲートの電位差VG・がVT鳳
に等しくなるとF ETQ sが力。
エンハンスメントFETQ3のドレインとケート倉電源
VIIDに基板はグランドにそれぞれ接続され、ソー゛
ス5に表われる電圧Vcompt電圧比較l電圧比較入
路とするものである。これにより、Q3のゲートはvD
D rc檄続されているfihbFETQsに電流が流
れるが、ソースの電位とゲートの電位差VG・がVT鳳
に等しくなるとF ETQ sが力。
トオフとなり、このia来、ソース電圧はVDDから低
い電位となる。つtりNチャンネルFETではVTII
は正であるのでF点の電位はVC0mp=(VD D
−VT H) トfk b。
い電位となる。つtりNチャンネルFETではVTII
は正であるのでF点の電位はVC0mp=(VD D
−VT H) トfk b。
−4にエンハンスメントΔII P’ ETの基板とソ
ースの電位差VaaとVTIの関係は縞6図の曲線7に
表わされる特性である。また第5図の回路構成であると
(−VBs ” vTl)=VDD トナルアThJ
6eC)特性は第6図の直線6とな夛曲線7との交点G
。
ースの電位差VaaとVTIの関係は縞6図の曲線7に
表わされる特性である。また第5図の回路構成であると
(−VBs ” vTl)=VDD トナルアThJ
6eC)特性は第6図の直線6とな夛曲線7との交点G
。
−Va、O値がソースの電圧VCOmpとなる。したが
って、第4図で示されたように、ディグレ、シ、ンの場
合と同様にソース電位はG点に固ずされる。電圧比較回
路1″′の反転電圧@[′t−VDDとすると■DD=
2vTIiでvDDの電圧が下がったとき電圧比較回路
のOUT端子の出力が反転する。
って、第4図で示されたように、ディグレ、シ、ンの場
合と同様にソース電位はG点に固ずされる。電圧比較回
路1″′の反転電圧@[′t−VDDとすると■DD=
2vTIiでvDDの電圧が下がったとき電圧比較回路
のOUT端子の出力が反転する。
以上のような構成では、本発明の最大の特徴のひとつと
して消費電流が小さいということが上げられる。すなわ
ち、従来例に於ては必ずVOOmpを発生して維持する
ための電流が必要となったが本発明によると、この電流
金全く必要としない。
して消費電流が小さいということが上げられる。すなわ
ち、従来例に於ては必ずVOOmpを発生して維持する
ための電流が必要となったが本発明によると、この電流
金全く必要としない。
必要となるのは電圧比較回路に流れる電流だけとなル低
消費電力は判定回路が実現出来る。これは第2図、!3
図における各点C,Fに得られる電圧が、各FETQ2
. Qaの力、トオ7状態になる時点で発生されるから
である。また電圧に対しても女定した判定回路の実現が
可能となる。さらに、電圧vCOmpはFETQz、Q
aのVTOtたは”TIとVB亀の特性が解かつている
と簡単に求まる頃でToす、ICの製造に於ても従来技
術と同様な工程で構成できるので本発明による判定回路
は容易に実現出来る。
消費電力は判定回路が実現出来る。これは第2図、!3
図における各点C,Fに得られる電圧が、各FETQ2
. Qaの力、トオ7状態になる時点で発生されるから
である。また電圧に対しても女定した判定回路の実現が
可能となる。さらに、電圧vCOmpはFETQz、Q
aのVTOtたは”TIとVB亀の特性が解かつている
と簡単に求まる頃でToす、ICの製造に於ても従来技
術と同様な工程で構成できるので本発明による判定回路
は容易に実現出来る。
尚、電圧比較回路の構成は@ ■compとVDDとを
比較するものであればいずれの構成であってもよい。
比較するものであればいずれの構成であってもよい。
第1.第2図はそれぞれ従来例を示す図、第3図は本発
明のディスプレ、シ、ン型FErfl用い、 て構成
した一実施例を示す回路図、#I4図は!3図の特性を
表わす図、第5図は本発明のエンハンスメント型FET
′に用いて構成した他の実施例を、 示す回路図、第
6図は第5図の特性全表わす図である。 1、1’ 、 1“ 1 ///・・・・・電圧比較回
路、R1,Rt’。 ル雪・・・・・・抵抗% Q”e Q”* Qs・・・
・FET。 VDD 第1Iffi 第2圀 一牟23 閉 VBS 芋24 閉
明のディスプレ、シ、ン型FErfl用い、 て構成
した一実施例を示す回路図、#I4図は!3図の特性を
表わす図、第5図は本発明のエンハンスメント型FET
′に用いて構成した他の実施例を、 示す回路図、第
6図は第5図の特性全表わす図である。 1、1’ 、 1“ 1 ///・・・・・電圧比較回
路、R1,Rt’。 ル雪・・・・・・抵抗% Q”e Q”* Qs・・・
・FET。 VDD 第1Iffi 第2圀 一牟23 閉 VBS 芋24 閉
Claims (3)
- (1)@1および第2の電源端子と、ドレインおよびゲ
ートが所定の電源端子に接続された電界効果トランジス
タと、電界効果トランジスタのソース電圧を入力とする
電圧比較回路とを有することt−特徴とする判定回路。 - (2)前記電界効果トランジスタはディブレ、シ。 ン型であり、該電界効果トランジスタのドレインおよび
ゲートは前記第1および第2の電源端子へそれぞれ接続
されていることを特徴とする特許請求の範囲第1項記載
の判定回路。 - (3)前記電界効果トランジスタは工ンノーンスメント
型であシ、該電界効果トランジスタのドレインおよびゲ
ートは前記第1の電源端子に接続されていることを特徴
とする特許請求の範囲1項記載の判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8291382A JPS58198920A (ja) | 1982-05-17 | 1982-05-17 | 判定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8291382A JPS58198920A (ja) | 1982-05-17 | 1982-05-17 | 判定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58198920A true JPS58198920A (ja) | 1983-11-19 |
Family
ID=13787487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8291382A Pending JPS58198920A (ja) | 1982-05-17 | 1982-05-17 | 判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58198920A (ja) |
-
1982
- 1982-05-17 JP JP8291382A patent/JPS58198920A/ja active Pending
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