JPS58198920A - 判定回路 - Google Patents
判定回路Info
- Publication number
- JPS58198920A JPS58198920A JP8291382A JP8291382A JPS58198920A JP S58198920 A JPS58198920 A JP S58198920A JP 8291382 A JP8291382 A JP 8291382A JP 8291382 A JP8291382 A JP 8291382A JP S58198920 A JPS58198920 A JP S58198920A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- vtd
- circuit
- source
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置等で電源電圧の低下を検知する判
定回路に関する。
定回路に関する。
集積回路装置（以後、ＩＣと呼ぶ、）に於ては、電源管
切ってもその前の状態を保持するために電源に大きな容
量を付加するものが多くなシつつある。しかし、容量の
端子電圧も時間とともに低下してくるので、内部保持不
能電圧以下となる前にＩｏ Ｐ３Ｎにリセｖ）を加える
事が会費となる。そうしないと、電源が再び立ち上がり
、正常な電源電圧となってもＩｏ内部は前の状ｎを保持
′していないので、動作不良となってしまうからである
。
切ってもその前の状態を保持するために電源に大きな容
量を付加するものが多くなシつつある。しかし、容量の
端子電圧も時間とともに低下してくるので、内部保持不
能電圧以下となる前にＩｏ Ｐ３Ｎにリセｖ）を加える
事が会費となる。そうしないと、電源が再び立ち上がり
、正常な電源電圧となってもＩｏ内部は前の状ｎを保持
′していないので、動作不良となってしまうからである
。
このような電源電圧の低下を検知し、判定するものにつ
いては従来第１．第２図に示すようなものが６つ九。
いては従来第１．第２図に示すようなものが６つ九。
第１図は、電源電圧ｖＤＤとグランド間に抵抗Ｒ１とＲ
１を入れ、Ｒ１とＲ１の中間的Ａから２ ■ＯＯｍｐＲ１＋Ｒ＊ ｖＤＤ という電圧を取〕
出し、電圧比較回路ｌに入力しようとするものである。
１を入れ、Ｒ１とＲ１の中間的Ａから２ ■ＯＯｍｐＲ１＋Ｒ＊ ｖＤＤ という電圧を取〕
出し、電圧比較回路ｌに入力しようとするものである。
しかし、この回路構成によると、ＲｓとＲ１に流れる電
流が問題となる。すなわち、蛾近のＦＥＴ回路では１ｆ
４＊電流を小さくするという仁とは最大のテーマとなっ
ている０％に電源を切っても容量に着積された電荷によ
り内部状ｍｔ−保持しようとする場合には大きな問題と
なる。このためＲ１とＲ２を流れる電流金小さくする、
つまりＲ１とＲ３の抵抗値を出来るだけ大きくする必要
がある。しかし、Ｒ１とＲ３が大きくなると今度は第１
図の電圧比較回路ｌの入力インピーダンスＺｉｎが小均
ｉ となり負＃変動により大きな影響を受けてしまう。
流が問題となる。すなわち、蛾近のＦＥＴ回路では１ｆ
４＊電流を小さくするという仁とは最大のテーマとなっ
ている０％に電源を切っても容量に着積された電荷によ
り内部状ｍｔ−保持しようとする場合には大きな問題と
なる。このためＲ１とＲ２を流れる電流金小さくする、
つまりＲ１とＲ３の抵抗値を出来るだけ大きくする必要
がある。しかし、Ｒ１とＲ３が大きくなると今度は第１
図の電圧比較回路ｌの入力インピーダンスＺｉｎが小均
ｉ となり負＃変動により大きな影響を受けてしまう。
またＲ１とＲ１をいくら大きくしても基準電圧を確保す
るための電ＲＦｉ必ず必要とされた。
るための電ＲＦｉ必ず必要とされた。
＠２因に他の従来例を示す、それ［Ｎチャンネルエンハ
ンスメン）ｆｉＦＥＴＱｌと抵抗Ｒｔ’ から構成さ
れており％ＦＥＴＱＩ Ｏドレインとゲート會共Ａ＋ｉ
ｋ続として使用することによりｓＱｔの閾値電圧ＶＴｌ
に相当する電圧管得、電圧比較回路１′に入力しようと
するものである。ここで、電圧比較回路の反転電圧値ｋ
２ ＶＤＤとするとｓ ＶＤＤ”２ＶＴ ＩＩまでＶ
ＤＤ の電圧が下がっなときに電圧比較回路のＯＵＴ
端子の出力が反転する。しかし、こ（Ｄ回路構成”ｔ”
４Ｖｃｏｍｐの電圧を保持するための電流がどうしても
必要となってしまう欠点があった。
ンスメン）ｆｉＦＥＴＱｌと抵抗Ｒｔ’ から構成さ
れており％ＦＥＴＱＩ Ｏドレインとゲート會共Ａ＋ｉ
ｋ続として使用することによりｓＱｔの閾値電圧ＶＴｌ
に相当する電圧管得、電圧比較回路１′に入力しようと
するものである。ここで、電圧比較回路の反転電圧値ｋ
２ ＶＤＤとするとｓ ＶＤＤ”２ＶＴ ＩＩまでＶ
ＤＤ の電圧が下がっなときに電圧比較回路のＯＵＴ
端子の出力が反転する。しかし、こ（Ｄ回路構成”ｔ”
４Ｖｃｏｍｐの電圧を保持するための電流がどうしても
必要となってしまう欠点があった。
本発明の目的は安定でかつよシ低消費電流の判定回路を
提供するものである。
提供するものである。
本発明による早足回路は、ゲート、ドレインが電源端子
に接続され九ＦＥＴのソース電圧を比較第３図は本発明
による判定回路の一実施例を示す、ここでは回路１−値
電圧■、ＤをもつＮチャンネルディブレ、シュン型ＦＥ
ＴＱ２′１に用い、このドレイン？電源Ｖ Ｄ Ｄ Ｋ
、、ｂ基板とゲートはグランドに各々接続し、ソースに
現われる電圧ｔ−Ｖ。ｏｍｐとして電圧比較回路１″の
入力とし、電圧比較回路１“の反転電圧値と入力■
とを比較してα汀０１ｎｐ 端子に出力電圧を発生しようとするものである。
に接続され九ＦＥＴのソース電圧を比較第３図は本発明
による判定回路の一実施例を示す、ここでは回路１−値
電圧■、ＤをもつＮチャンネルディブレ、シュン型ＦＥ
ＴＱ２′１に用い、このドレイン？電源Ｖ Ｄ Ｄ Ｋ
、、ｂ基板とゲートはグランドに各々接続し、ソースに
現われる電圧ｔ−Ｖ。ｏｍｐとして電圧比較回路１″の
入力とし、電圧比較回路１“の反転電圧値と入力■
とを比較してα汀０１ｎｐ 端子に出力電圧を発生しようとするものである。
この実施例において、ＦＥＴＱＩがディブレ、シ、ン型
であるため電流が流れるがｓ Ｑ”のゲートは接地され
ているため、ソースの電位はソースとゲートの電位差Ｖ
ｏｓが−ｖｔｎ に等しくなるまで上昇すると、ＦＥ
ｉ’Ｑｚはカットオフ状態となり。
であるため電流が流れるがｓ Ｑ”のゲートは接地され
ているため、ソースの電位はソースとゲートの電位差Ｖ
ｏｓが−ｖｔｎ に等しくなるまで上昇すると、ＦＥ
ｉ’Ｑｚはカットオフ状態となり。
その結果、ソースの電圧は−ＶＴＤに等しい電圧となる
。ＮチャンネルＦＥＴの場合、ｖ、ＴＤが負であるため
一■テＤは正電位となる。
。ＮチャンネルＦＥＴの場合、ｖ、ＴＤが負であるため
一■テＤは正電位となる。
一般にディブレ、シュン型ＦＥＴの基板とソースの電位
差ＶＩＩＳと１−値電圧の関係は第４図の曲線２に表わ
される特性となる。そして第３図の回路構成であるとＶ
ｊ３＝Ｖ？Ｄ となるため、この特性は第４図の直線
３となり曲線２との交点Ｅに相当する一ＶＴＤの値が０
点での電位となる。ここで、もし０点の電位が上昇しよ
うとしても−Ｖ１８と−Ｖつの関係は一方が大きくなろ
うとすると残る一方が小さくなろうとするためフィード
バックがかかりＥ点に戻ろうとする。逆に０点の電位が
減少した場合も同様にＥ点に戻ろうとする。また０点の
電位はｖＤＤが−ＶＴＤ以上であるならばＶＤＤの大き
さによらずＱ！の■ローＶＴＤ特性によｐ決定されるの
ど非常にに足である。電圧比較回路１′の反転電圧値ｔ
ｉＶＤＤとすると＊ ■Ｄｏ＝−２ＶＴＤまでＶＤＤｏ
＃Ｌ圧が下がったとき、電圧比較回路１“のＯＵＴ端手
が反転する。
差ＶＩＩＳと１−値電圧の関係は第４図の曲線２に表わ
される特性となる。そして第３図の回路構成であるとＶ
ｊ３＝Ｖ？Ｄ となるため、この特性は第４図の直線
３となり曲線２との交点Ｅに相当する一ＶＴＤの値が０
点での電位となる。ここで、もし０点の電位が上昇しよ
うとしても−Ｖ１８と−Ｖつの関係は一方が大きくなろ
うとすると残る一方が小さくなろうとするためフィード
バックがかかりＥ点に戻ろうとする。逆に０点の電位が
減少した場合も同様にＥ点に戻ろうとする。また０点の
電位はｖＤＤが−ＶＴＤ以上であるならばＶＤＤの大き
さによらずＱ！の■ローＶＴＤ特性によｐ決定されるの
ど非常にに足である。電圧比較回路１′の反転電圧値ｔ
ｉＶＤＤとすると＊ ■Ｄｏ＝−２ＶＴＤまでＶＤＤｏ
＃Ｌ圧が下がったとき、電圧比較回路１“のＯＵＴ端手
が反転する。
＃１５図に本８明に於ける他の−＊ｍ例金示す。
ここでは、１−値電圧Ｖｖｔｓｋ有するＮチャンネルＩ
エンハンスメントＦＥＴＱ３のドレインとケート倉電源
ＶＩＩＤに基板はグランドにそれぞれ接続され、ソー゛
ス５に表われる電圧Ｖｃｏｍｐｔ電圧比較ｌ電圧比較入
路とするものである。これにより、Ｑ３のゲートはｖＤ
Ｄ ｒｃ檄続されているｆｉｈｂＦＥＴＱｓに電流が流
れるが、ソースの電位とゲートの電位差ＶＧ・がＶＴ鳳
に等しくなるとＦ ＥＴＱ ｓが力。
エンハンスメントＦＥＴＱ３のドレインとケート倉電源
ＶＩＩＤに基板はグランドにそれぞれ接続され、ソー゛
ス５に表われる電圧Ｖｃｏｍｐｔ電圧比較ｌ電圧比較入
路とするものである。これにより、Ｑ３のゲートはｖＤ
Ｄ ｒｃ檄続されているｆｉｈｂＦＥＴＱｓに電流が流
れるが、ソースの電位とゲートの電位差ＶＧ・がＶＴ鳳
に等しくなるとＦ ＥＴＱ ｓが力。
トオフとなり、このｉａ来、ソース電圧はＶＤＤから低
い電位となる。つｔりＮチャンネルＦＥＴではＶＴＩＩ
は正であるのでＦ点の電位はＶＣ０ｍｐ＝（ＶＤ Ｄ
−ＶＴ Ｈ） トｆｋ ｂ。
い電位となる。つｔりＮチャンネルＦＥＴではＶＴＩＩ
は正であるのでＦ点の電位はＶＣ０ｍｐ＝（ＶＤ Ｄ
−ＶＴ Ｈ） トｆｋ ｂ。
−４にエンハンスメントΔＩＩ Ｐ’ ＥＴの基板とソ
ースの電位差ＶａａとＶＴＩの関係は縞６図の曲線７に
表わされる特性である。また第５図の回路構成であると
（−ＶＢｓ ” ｖＴｌ）＝ＶＤＤ トナルアＴｈＪ
６ｅＣ）特性は第６図の直線６とな夛曲線７との交点Ｇ
。
ースの電位差ＶａａとＶＴＩの関係は縞６図の曲線７に
表わされる特性である。また第５図の回路構成であると
（−ＶＢｓ ” ｖＴｌ）＝ＶＤＤ トナルアＴｈＪ
６ｅＣ）特性は第６図の直線６とな夛曲線７との交点Ｇ
。
−Ｖａ、Ｏ値がソースの電圧ＶＣＯｍｐとなる。したが
って、第４図で示されたように、ディグレ、シ、ンの場
合と同様にソース電位はＧ点に固ずされる。電圧比較回
路１″′の反転電圧＠［′ｔ−ＶＤＤとすると■ＤＤ＝
２ｖＴＩｉでｖＤＤの電圧が下がったとき電圧比較回路
のＯＵＴ端子の出力が反転する。
って、第４図で示されたように、ディグレ、シ、ンの場
合と同様にソース電位はＧ点に固ずされる。電圧比較回
路１″′の反転電圧＠［′ｔ−ＶＤＤとすると■ＤＤ＝
２ｖＴＩｉでｖＤＤの電圧が下がったとき電圧比較回路
のＯＵＴ端子の出力が反転する。
以上のような構成では、本発明の最大の特徴のひとつと
して消費電流が小さいということが上げられる。すなわ
ち、従来例に於ては必ずＶＯＯｍｐを発生して維持する
ための電流が必要となったが本発明によると、この電流
金全く必要としない。
して消費電流が小さいということが上げられる。すなわ
ち、従来例に於ては必ずＶＯＯｍｐを発生して維持する
ための電流が必要となったが本発明によると、この電流
金全く必要としない。
必要となるのは電圧比較回路に流れる電流だけとなル低
消費電力は判定回路が実現出来る。これは第２図、！３
図における各点Ｃ，Ｆに得られる電圧が、各ＦＥＴＱ２
． Ｑａの力、トオ７状態になる時点で発生されるから
である。また電圧に対しても女定した判定回路の実現が
可能となる。さらに、電圧ｖＣＯｍｐはＦＥＴＱｚ、Ｑ
ａのＶＴＯｔたは”ＴＩとＶＢ亀の特性が解かつている
と簡単に求まる頃でＴｏす、ＩＣの製造に於ても従来技
術と同様な工程で構成できるので本発明による判定回路
は容易に実現出来る。
消費電力は判定回路が実現出来る。これは第２図、！３
図における各点Ｃ，Ｆに得られる電圧が、各ＦＥＴＱ２
． Ｑａの力、トオ７状態になる時点で発生されるから
である。また電圧に対しても女定した判定回路の実現が
可能となる。さらに、電圧ｖＣＯｍｐはＦＥＴＱｚ、Ｑ
ａのＶＴＯｔたは”ＴＩとＶＢ亀の特性が解かつている
と簡単に求まる頃でＴｏす、ＩＣの製造に於ても従来技
術と同様な工程で構成できるので本発明による判定回路
は容易に実現出来る。
尚、電圧比較回路の構成は＠ ■ｃｏｍｐとＶＤＤとを
比較するものであればいずれの構成であってもよい。
比較するものであればいずれの構成であってもよい。
第１．第２図はそれぞれ従来例を示す図、第３図は本発
明のディスプレ、シ、ン型ＦＥｒｆｌ用い、 て構成
した一実施例を示す回路図、＃Ｉ４図は！３図の特性を
表わす図、第５図は本発明のエンハンスメント型ＦＥＴ
′に用いて構成した他の実施例を、 示す回路図、第
６図は第５図の特性全表わす図である。 １、１’ 、 １“ １ ／／／・・・・・電圧比較回
路、Ｒ１，Ｒｔ’。 ル雪・・・・・・抵抗％ Ｑ”ｅ Ｑ”＊ Ｑｓ・・・
・ＦＥＴ。 ＶＤＤ 第１Ｉｆｆｉ 第２圀 一牟２３ 閉 ＶＢＳ 芋２４ 閉
明のディスプレ、シ、ン型ＦＥｒｆｌ用い、 て構成
した一実施例を示す回路図、＃Ｉ４図は！３図の特性を
表わす図、第５図は本発明のエンハンスメント型ＦＥＴ
′に用いて構成した他の実施例を、 示す回路図、第
６図は第５図の特性全表わす図である。 １、１’ 、 １“ １ ／／／・・・・・電圧比較回
路、Ｒ１，Ｒｔ’。 ル雪・・・・・・抵抗％ Ｑ”ｅ Ｑ”＊ Ｑｓ・・・
・ＦＥＴ。 ＶＤＤ 第１Ｉｆｆｉ 第２圀 一牟２３ 閉 ＶＢＳ 芋２４ 閉
Claims (3)
- （１）＠１および第２の電源端子と、ドレインおよびゲ
ートが所定の電源端子に接続された電界効果トランジス
タと、電界効果トランジスタのソース電圧を入力とする
電圧比較回路とを有することｔ−特徴とする判定回路。 - （２）前記電界効果トランジスタはディブレ、シ。 ン型であり、該電界効果トランジスタのドレインおよび
ゲートは前記第１および第２の電源端子へそれぞれ接続
されていることを特徴とする特許請求の範囲第１項記載
の判定回路。 - （３）前記電界効果トランジスタは工ンノーンスメント
型であシ、該電界効果トランジスタのドレインおよびゲ
ートは前記第１の電源端子に接続されていることを特徴
とする特許請求の範囲１項記載の判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8291382A JPS58198920A (ja) | 1982-05-17 | 1982-05-17 | 判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8291382A JPS58198920A (ja) | 1982-05-17 | 1982-05-17 | 判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58198920A true JPS58198920A (ja) | 1983-11-19 |
Family
ID=13787487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8291382A Pending JPS58198920A (ja) | 1982-05-17 | 1982-05-17 | 判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58198920A (ja) |
-
1982
- 1982-05-17 JP JP8291382A patent/JPS58198920A/ja active Pending
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