TW201828601A - 輸出電路和用於提供輸出電流的方法 - Google Patents

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Abstract

本發明提供一種輸出電路，包含輸出端子(11)、第一電流鏡(12)、第一通路電晶體(13)及第一傳送端子(14)，該第一傳送端子(14)經由該第一電流鏡(12)和該第一通路電晶體(13)耦接至該輸出端子(11)。

Description

輸出電路和用於提供輸出電流的方法
本發明應用是關於一種輸出電路及用於提供輸出電流的方法。
輸出電路可實現成電流槽或電流源。該輸出電路在輸出端子提供輸出電流。另一個電路部件是耦接至該輸出端子，並且可施加訊號至該輸出端子。因此，另一部件在該輸出電路上必需保持低影響。
本發明應用的目的是提供一種輸出電路及用於提供輸出電流的方法，以減少耦接至該輸出電路的輸出端子的其它電路部件的影響。
此目的是由獨立請求項加以解決。另外的發展和實施例則在附屬請求項中描述。
在實施例中，輸出電路包含輸出端子、第一電流鏡、第一通路電晶體及第一傳送端子。該第一傳送端子是經由該第一電流鏡和該第一通路電晶體耦接至該輸出端子。
有利地，該第一通路電晶體是實施成減少該輸出電路上從其它電路部件提供至該輸出端子的訊號的影響。
在實施例中，該第一電流鏡是連接至該第一傳送端子。該第一通路電晶體是連接至該輸出端子。
在實施例中，該第一電流鏡是直接且永久地連接至該第一通路電晶體。該第一通路電晶體可直接且永久地連接至該輸出端子。該第一電流鏡可直接且永久地連接至該第一傳送端子。
在實施例中，該第一傳送端子至該輸出端子的該耦接，除了該第一電流鏡和該第一通路電晶體外，沒有其它任何電晶體、二極體、電阻器或其它電路部件。
在實施例中，該第一電流鏡包含第一鏡電晶體和另一鏡電晶體。該第一鏡電晶體的第一端子和該另一鏡電晶體的第一端子是連接至該第一傳送端子。該第一鏡電晶體的控制端子是連接至另一鏡電晶體的控制端子。該第一鏡電晶體和該第一通路電晶體的串聯電路耦接該第一傳送端子至該輸出端子。
在實施例中，該第一傳送端子至該輸出端子的該耦接是由該第一鏡電晶體的受控區段和該第一通路電晶體的受控區段的串聯電路所實現。此耦接沒有另一電晶體的受控區段。
在實施例中，該輸出電路包含第一鏡源，該第一鏡源是連接至該另一鏡電晶體的第二端子。該第一 鏡源控制經過該另一鏡電晶體的電流。如果該第一通路電晶體在導通狀態，則該第一鏡源控制電流流經該第一鏡電晶體，並且因此，控制流經該輸出端子的輸出電流。流經該第一鏡電晶體的該電流可等於流經該輸出端子的該輸出電流。該第一鏡源是實現成電流源。
在實施例中，該第一電流鏡與該輸出端子之間的電晶體的數目是剛好1。
在實施例中，該第一傳送端子與該輸出端子之間的電晶體的數目是剛好2。
在實施例中，該第一通路電晶體是實現成場效電晶體。該第一通路電晶體具有主體端子，該主體端子是連接至該第一通路電晶體與該第一電流鏡之間的第一節點。
在實施例中，該輸出電路的第一節點開關是配置在第一共同端子與該第一通路電晶體和該第一電流鏡之間的該第一節點之間。
在實施例中，該輸出電路的第一控制開關是配置在該第一共同端子與該第一通路電晶體的控制端子之間。
在實施例中，該輸出電路包含第一控制路徑，該第一控制路徑具有第一控制電晶體和至少一第一二極體的第一串聯電路。該第一串聯電路耦接該第一通路電晶體的該控制端子至該第一共同端子。
在實施例中，該第一控制電晶體的控制端 子是連接至該第一通路電晶體與該第一電流鏡之間的該第一節點。
在實施例中，該第一控制路徑包含第一電流源，該第一電流源耦接該第一傳送端子至該第一串聯電路。
在實施例中，該輸出電路是組構成電流源或電流槽(current sink)或組合的電流源和電流槽。
在實施例中，該第一電流鏡和該第一通路電晶體形成電流源。因此，該輸出電路可組構成單一電流源。該輸出電流從該輸出電路流經該輸出端子至負載。該輸出電流可具有正值。
在另一發展中，該第一傳送端子是實現成源端子。該第一電流鏡可包含至少二p-通道場效電晶體。該第一電流鏡可由p-通道場效電晶體實施。該第一通路電晶體可實施成n-通道場效電晶體。
在實施例中，該第一傳送端子是由n-通道場效電晶體和p-通道場效電晶體的串聯電路耦接至該輸出端子。有利地，這種組合可達成該輸出端子的電壓可高於該第一傳送端子的電壓。由於該第一通路電晶體和該第一鏡電晶體的通道類型不同，因此，該第一通路電晶體能夠阻擋流經該輸出端子的電流。
在另一發展中，該輸出電路包含第二電流鏡、第二通路電晶體及經由該第二電流鏡和該第二通路電晶體耦接至該輸出端子的第二傳送端子。該第二電流鏡和 該第二通路電晶體形成電流槽。因此，該輸出電路可組構成組合的電流源和電流槽。
在不同的實施例中，該第一電流鏡和該第一通路電晶體形成電流槽。因此，該輸出電路可組構成單一電流槽。如上所定義的該輸出電流可具有負值。
在該不同實施例中，該第一傳送端子是實現成槽端子(sink terminal)。該第一電流鏡可包含至少二n-通道場效電晶體。該第一電流鏡可由n-通道場效電晶體實施。該第一通路電晶體可實施成p-通道場效電晶體。有利地，由於該第一通路電晶體和該第一鏡電晶體的通道類型不同，因此，該第一通路電晶體可阻擋流經該輸出端子的電流。
在實施例中，該輸出電路是實施成具有任意輸出電位的一般目的高電壓電流槽或源。該輸出電路可由高電壓互補式金氧半製程、或短CMOS製程製作。
在實施例中，當該輸出電路沒有開啟或以特殊裝置保護時，該輸出電路允許過度驅動該輸出端子。因此，當該源/槽沒有開啟或以特殊裝置保護時，該輸出電路允許過度驅動電流源(槽)的該輸出端子高於(低於)該個別供應。
該輸出電路致能切換該輸出端子至使用的程序內所允許的任何電壓，而不管該源(槽)的供應軌道。不需要特殊的外部控制訊號或外部所提供的偏壓或電壓。該源(槽)的電位可為相同或可為任意。該輸出端子可稱為 輸出節點。
在實施例中，該輸出電路是組構使得該第一通路電晶體阻擋該輸出電流在該輸出電路的閒置狀態，而無關於該輸出端子所接通的輸出電壓是否高於或低於供應至該第一傳送端子的第一電壓。
在實施例中，用於提供輸出電流的方法包含由第一電流鏡和第一通路電晶體控制該輸出電流、以及在該輸出端子提供該輸出電流。該第一電流鏡和該第一通路電晶體是配置在第一傳送端子和輸出端子之間。
在該輸出電路的閒置狀態中，該輸出電流是零。然而，耦接至該輸出端子的另一電路部件可施加輸出電壓至該輸出端子。
在實施例中，該第一通路電晶體阻擋該輸出電流在該輸出電路的該閒置狀態，而無關於該輸出電壓是否高於或低於供應至該第一傳送端子的第一電壓。
在實施例中，該第一通路電晶體在該輸出電路的該閒置狀態阻擋該輸出電流，即使該輸出電壓是高於該第一電壓。此可為例如如果該輸出電路是組構成電流源的情況。額外地，該第一通路電晶體在該輸出電路的該閒置狀態阻擋該輸出電流，如果該輸出電壓是低於該第一電壓。
在實施例中，該第一通路電晶體在該輸出電路的該閒置狀態阻擋該輸出電流，即使該輸出電壓是低於第一電壓。此可為例如如果該輸出電路是組構成電流槽 的情況。額外地，該第一通路電晶體在該輸出電路的該閒置狀態阻擋該輸出電流，如果該輸出電壓是高於該第一電壓。
10‧‧‧輸出電路
11‧‧‧輸出端子
12‧‧‧第一電流鏡
13‧‧‧第一通路電晶體
14‧‧‧第一傳送端子
15‧‧‧第二電流鏡
16‧‧‧第二通路電晶體
17‧‧‧第二傳送端子
18‧‧‧第一電流源電路
19‧‧‧第二電流源電路
20‧‧‧負載
21‧‧‧第一負載開關
22‧‧‧第一負載電壓源
23‧‧‧第二負載開關
24‧‧‧第二負載電壓源
25‧‧‧電容器
26‧‧‧控制電路
30‧‧‧第一鏡電晶體
31‧‧‧另一鏡電晶體
32‧‧‧第一鏡源
33‧‧‧另一通路電晶體
34‧‧‧第一節點開關
35‧‧‧第一共同端子
36‧‧‧第一控制開關
37‧‧‧第一節點
40‧‧‧第一控制路徑
41‧‧‧第一串聯電路
42‧‧‧第一控制電晶體
43‧‧‧第一二極體
44‧‧‧另一二極體
47‧‧‧第一電流源
48‧‧‧第一電流源元件
49‧‧‧第一電流開關
50‧‧‧第二鏡電晶體
51‧‧‧額外鏡電晶體
52‧‧‧第二鏡源
53‧‧‧額外通路電晶體
54‧‧‧第二節點開關
55‧‧‧第二共同端子
56‧‧‧第二控制開關
57‧‧‧第二節點
60‧‧‧第二控制路徑
61‧‧‧第二串聯電路
62‧‧‧第二控制電晶體
63‧‧‧第二二極體
64‧‧‧額外二極體
67‧‧‧第二電流源
68‧‧‧第二電流源元件
69‧‧‧第二電流開關
A、A'‧‧‧第一相位
B、B'‧‧‧第二相位
C、C'‧‧‧第三相位
D、D'‧‧‧第四相位
E‧‧‧第五相位
F‧‧‧第六相位
IOUT‧‧‧輸出電流
I1‧‧‧第一電流
I2‧‧‧第二電流
S1‧‧‧第一電流控制訊號
S2‧‧‧第一數位訊號
S3‧‧‧第二電流控制訊號
S4‧‧‧第二數位訊號
S5‧‧‧另一數位訊號
S6‧‧‧額外數位訊號
t‧‧‧時間
VA‧‧‧第一負載電壓
VB‧‧‧第二負載電壓
VC1‧‧‧第一共同電壓
VC2‧‧‧第二共同電壓
VN1‧‧‧第一節點電壓
VN2‧‧‧第二節點電壓
VOUT‧‧‧輸出電壓
VS1‧‧‧第一串聯電壓
VS2‧‧‧第二串聯電壓
V1‧‧‧第一電壓
V2‧‧‧第二電壓
接下來由示範性實施例的圖式的描述可進一步例示和解釋本發明的態樣。分例具有相同結構和相同效果的裝置和電路部件是以等效的參考符號出現。就不同圖式中彼此對應的裝置或電路部件的功能而言，其描述在各個下列圖式中不予以重複。
第1A和1B圖顯示輸出電路的範例實施例；第2A至2C圖顯示輸出電路的三個範例實施例；第3A至3C圖顯示輸出電路的三個另外範例實施例；以及第4A和4B圖顯示輸出電路的範例訊號。
第1A圖顯示輸出電路10的範例實施例，該輸出電路10包含輸出端子11、第一電流源電路18、第一通路電晶體13及第一傳送端子14。該第一電流源電路18和該第一通路電晶體13的串聯電路耦接該第一傳送端子14至該輸出端子11。該第一通路電晶體13和該第一電流源電路18形成電流源。
再者，該輸出電路10可包含第二電流源電路19、第二通路電晶體16及第二傳送端子17。該第二通 路電晶體16和該第二電流源電路19的串聯電路耦接該第二傳送端子17至該輸出端子11。該第二通路電晶體16和該第二電流源電路19形成電流槽。
該輸出電路10的該輸出端子11可耦接至負載20。該負載20可包含至少一電阻器及/或至少一電容器。第一負載開關21可耦接該輸出端子11至第一負載電壓源22。第二負載開關23可耦接該輸出端子11至第二負載電壓源24。
輸出電流IOUT提供在該輸出端子11。該輸出電流IOUT可具有正或負電流值。該第一電流源電路18由第一電流控制訊號S1控制。該第一通路電晶體13由第一數位訊號S2控制。該第二電流源電路19由第二電流控制訊號S3控制。額外地，該第二通路電晶體16由第二數位訊號S4控制。
該第一負載電壓源22產生第一負載電壓VA。該第二負載電壓源24提供第二負載電壓VB。第一電壓V1是接通在該第一傳送端子14。第二電壓V2是接通在該第二傳送端子17。相較於該第二電壓V2，該第一電壓V1可為正的。
在源操作模式中，該第一數位訊號S2設定該第一通路電晶體13在導通狀態，而該第一電流源電路18提供具有正值的該輸出電流IOUT。該第一電流控制訊號S1控制該輸出電流IOUT的數值。在該源操作模式(source operation mode)中，該第二通路電晶體16由該第 二數位訊號S4設定為非導通狀態。
在槽操作模式(sink operation mode)中，該第二數位訊號S4設定該第二通路電晶體16在導通狀態。因此，電流可流經該第二電流源電路19。因此，該輸出電流IOUT具有負值。該第二電流控制訊號S3控制該輸出電流IOUT的數值。在該槽操作模式中，該第一通路電晶體13是由該第一數位訊號S2設定在非導通狀態。
因此，在該源操作模式中，該第一和該第二數位訊號S2、S4設定該輸出電路10，使得該輸出電路10是致動成電流源。該輸出電流IOUT是正的。正輸出電流IOUT是定義成從該輸出電路10、經由該輸出端子11、而流至該負載20的輸出電流。
再者，在該槽操作模式中，該第一和該第二數位訊號S2、S4設定該輸出電路10，使得該輸出電路10是致動成電流槽。該輸出電流IOUT是負的。
在例子中，該輸出端子11可實現成墊件或焊墊。該輸出端子11可包含接觸區域。
在例子中，該第一傳送端子14可實現成墊件或焊墊。該第一傳送端子14可包含接觸區域。
在例子中，該第二傳送端子17可實現成墊件或焊墊。該第二傳送端子17可包含接觸區域。
第1B圖顯示該輸出電路10的範例實施例，其為第1A圖顯示的實施例的進一步發展。該負載20包含耦接至該輸出端子11的電容器25。該電容器25可耦 接該輸出端子11至該第二傳送端子17。
輸出電壓VOUT可接通在該輸出端子11。因此，該輸出電壓VOUT是施加在該電容器25的電極之間。該輸出電壓VOUT可接通在該輸出端子11和該第二傳送端子17之間。藉由該輸出電流IOUT，該電容器25可予以充電及/或放電。該輸出電壓VOUT可具有斜線(ramp)的形式。該輸出電壓VOUT的該斜面的起始點可由例如該第一負載開關21和該第一負載電壓源22設定。在該輸出電路10是致動成電流源的情況下，該輸出電壓VOUT的斜線具有正斜率。在該輸出電路10是致動成電流槽的情況下，該輸出訊號VOUT的該斜線具有負斜率。
該輸出電路10是連接至該負載20並至二負載開關21、23。當該輸出電路10沒有致動時，該負載20可驅動至該第一和該第二負載電壓源22、24/從該第一和該第二負載電壓源22、24供應，不管該第一和該第二負載電壓VA、VB的電壓值。當該輸出電路10是致動時(負載開關21、23關閉)，該輸出電流IOUT經由該輸出電路10流至/流自該負載20。該輸出電路10是實施成高電壓源/槽。因此，該輸出電路10是可承受高電壓的電流源及/或槽。
第2A圖顯示該輸出電路10的另一範例實施例，其為第1A和1B圖顯示的實施例的進一步發展。該輸出電路10包含第一電流鏡12和該第一通路電晶體13，其配置成該輸出端子11與該第一傳送端子14之間的電流 路徑。因此，第1A和1B所顯示的該第一電流源電路18是實施成該第一電流鏡12。該第一電流鏡12是連接至該第一傳送端子14。該第一電流鏡12包含第一鏡電晶體30和另一鏡電晶體31。該第一鏡電晶體30的第一端子和該另一鏡電晶體31的第一端子是連接至該第一傳送端子14。該第一鏡電晶體30和該另一鏡電晶體31的控制端子彼此連接並且連接至該另一鏡電晶體31的第二端子。再者，該輸出電路10包含第一鏡源32，該第一鏡源32連接至該另一鏡電晶體31的該第二端子。
該第一鏡電晶體30和該另一鏡電晶體31是實現成場效電晶體。該第一鏡電晶體30和該另一鏡電晶體31可製作成p-通道場效電晶體。
該第一通路電晶體13是連接至該輸出端子11。額外地，該輸出電路10包含另一通路電晶體33，該另一通路電晶體33是配置在該第一通路電晶體13和該第一電流鏡12之間。該第一鏡電晶體30的第二端子是經由該另一通路電晶體33而耦接至該第一通路電晶體13的第一端子。該第一通路電晶體13的第二端子是直接地連接至該輸出端子11。因此，該第一傳送端子14是經由包含該第一鏡電晶體30、該另一通路電晶體33及該第一通路電晶體13的串聯電路、而耦接至該輸出端子11。該第一電流鏡12與該輸出端子11之間的電晶體的數目小於或等於2。在第2A圖中所顯示的實施例中，該數目是剛好2。
該第一傳送端子14與該輸出端子11之間的 電晶體的數目小於或等於3。在第2A圖中所顯示的實施例中，該數目是剛好3。
該第一通路電晶體13是實現成場效電晶體。該第一通路電晶體13可製作成n-通道場效電晶體。該第一通路電晶體13的主體端子是連接至該第一通路電晶體13與該第一電流鏡12之間的第一節點37。該主體端子也可名為基底端子。因此，該第一通路電晶體13的該主體端子是連接至該第一通路電晶體13與該另一通路電晶體33之間的該第一節點37。該另一通路電晶體33的該主體端子也可連接至該第一節點37。
該輸出電路10的第一節點開關34耦接該第一節點37至第一共同端子35。該輸出電路10的第一控制開關36耦接該第一共同端子35至該第一通路電晶體13的控制端子。該另一通路電晶體33的控制端子是連接至該第一通路電晶體13的該控制端子。
再者，該輸出電路10包含第一控制路徑40。該第一控制路徑40是配置在該第一傳送端子14與該第一共同端子35之間。該第一控制路徑40包含第一控制電晶體42和至少一第一二極體43的第一串聯電路41。該第一串聯電路41可包含另一二極體44。該第一控制電晶體42的控制端子是連接至該第一節點37。該第一串聯電路41耦接該第一通路電晶體13的該控制端子至該第一共同端子35。
再者，該第一控制路徑40包含第一電流源 47，該第一電流源47耦接該第一傳送端子14至該第一串聯電路41。該第一電流源47可包含第一電流源元件48和第一電流開關49，該第一電流源元件48和該第一電流開關49是配置成串聯於該第一傳送端子14與該第一串聯電路41之間。
再者，該輸出電路10包含具有輸出的控制電路26，該輸出連接至該第一節點開關34、該第一控制開關36及該第一電流源47的控制端子，並因此連接至該第一電流開關49的控制端子。
第一共同電壓VC1可接通在該第一共同端子35。
該控制電路26產生該第一數位訊號S2，並提供該第一數位訊號S2至該第一電流源47的該控制端子。另一數位訊號S5是由該控制電路26提供至該第一節點開關34和該第一控制開關36的控制端子。該另一數位訊號S5是該第一數位訊號S2的反訊號。
當該輸出電路10是設定在該源操作模式時，該第一電流開關49並且因此該第一電流源47是由該第一數位訊號S2設定在導通狀態。因此，在該源操作模式中，該第一節點開關34和該第一控制開關36是在非導通狀態。該第一通路電晶體13和該另一通路電晶體33是由第一串聯電壓VS1控制，該第一串聯電壓VS1可接通通過該第一串聯電路41。該第一控制電晶體42是由第一節點電壓VN1控制，該第一節點電壓VN1可接通在該第一 節點37。
流經該第一鏡源32的第一電流I1決定流經該另一鏡電晶體31及因此亦流經該第一鏡電晶體30的電流。因此，該第一電流I1設定從該第一傳送端子14流至該輸出端子11的電流。該第一電流I1控制該輸出電流IOUT。該第一鏡電晶體30和該另一鏡電晶體31的電流驅動能力可為相等。因此，在這個情況下，該輸出電流IOUT的數值等於該第一電流I1的數值。
或者，相較於該另一鏡電晶體31，該第一鏡電晶體30具有M-倍(M-fold)電流驅動能力。在此情況下，該輸出電流IOUT的數值是M-倍於該第一電流I1的數值。
該第一電壓V1可實現在源電壓。該第一電流I1可實施成源電流。因此，該輸出電路10可實現成電流源。該第一電壓V1相對於該第一共同電壓VC1可為正的。從該輸出端子11流向未顯示負載20的該輸出電流IOUT具有正值。
該第一共同電壓VC1可實現成參考電位或接地電位或可為該第一電壓V1與該參考電位之間的電壓。舉例來說，該第一共同電壓VC1可低於該第一電壓V1達一或二伏特。舉例來說，該第一共同端子35可直接且永久地連接至參考電位端子或接地端子。
雙重n-通道金氧半電晶體13、33(簡寫成n-MOS電晶體)是用來允許反極條件(reverse polarity condition)並作為超電壓保護。由於串聯組構，因此這些電晶體13、33可相當大，以為了達成該輸出電路10的合宜導通電阻(decent ON-resistance)。
有利地，電壓是提供至該第一通路電晶體13的該主體端子，該電壓避免該主體端子與該第一端子之間的二極體電流及該主體端子與該第一通路電晶體13的該第二端子之間的二極體電流。該另一通路電晶體33內的二極體電流也可避免。
如果該第一通路電晶體13是n-通道場效電晶體，則相對於該第一通路電晶體13的該第一和該第二端子，該主體端子是施加負電壓。
第2B圖顯示該輸出電路10的另一範例實施例，其為以上所顯示的實施例的進一步發展。該第一通路電晶體13是實現成p-通道場效電晶體。該另一通路電晶體33也實現成p-通道場效電晶體。該第一鏡電晶體30和該另一鏡電晶體31是實現成n-通道場效電晶體。
該輸出電路10是實施成電流槽。可接通在該第一共同端子35的該第一共同電壓VC1可實現成正電壓，例如Vmax。該第一共同電壓VC1可為提供至該輸出電路10的最高電壓。舉例來說，該第一共同電壓VC1可為供應電壓VDD。可接通在該第一傳送端子14的該第一電壓V1可實施成Vsink電壓。舉例來說，該第一電壓V1可等於參考電位。相對於該第一共同電壓VC1，該第一電壓V1是負的。
由於該第一通路電晶體13是p-通道場效電晶體，因此，相對於該第一通路電晶體13的該第一和該第二端子，對該主體端子是施加正電壓。
第2C圖顯示該輸出電路10的範例實施例，其為以上所顯示的實施例的進一步發展。第2C圖中所顯示的該輸出電路10的上部分等於由第2A圖所例示的該輸出電路10。該輸出電路10包含由第2A圖所例示的該電流源。
該輸出電路10包含第二電流鏡15和該第二通路電晶體16，該第二電流鏡15和該第二通路電晶體16配置成該輸出端子11與該第二傳送端子17之間的電流路徑。因此，第1A和1B圖中所顯示的該第二電流源電路19是實施成該第二電流鏡15。該第二電流鏡15是連接至該第二傳送端子17。該第二電流鏡15包含第二鏡電晶體50和額外鏡電晶體51。該第二鏡電晶體50的第一端子和該額外鏡電晶體51的第一端子是連接至該第二傳送端子17。該第二鏡電晶體50和該額外鏡電晶體51的該控制端子是彼此連接並且連接至該額外鏡電晶體51的第二端子。再者，該輸出電路10包含第二鏡源52，該第二鏡源52是連接至該額外鏡電晶體51的該第二端子。
該第二通路電晶體16是連接至該輸出端子11。額外地，該輸出電路10包含額外通路電晶體53，該額外通路電晶體53是配置在該第二通路電晶體15與該第二電流鏡15之間。該第二鏡電晶體50的第二端子是經由 該額外通路電晶體53耦接至該第二通路電晶體16的第一端子。該第二通路電晶體16的第二端子是直接地連接至該輸出端子11。因此，該第二傳送端子17是經由包含該第二鏡電晶體50、該額外通路電晶體53及該第二通路電晶體16的串聯電路，而耦接至該輸出端子11。該第二電流鏡15與該輸出端子11之間的電晶體的數目是小於或等於2。在第2C圖中所顯示的實施例中，該數目是剛好2。
該第二傳送端子17與該輸出端子11之間的電晶體的數目是小於或等於3。在第2C圖中所顯示的實施例中，該數目是剛好3。
該第二通路電晶體16是實現成場效電晶體。該第二通路電晶體16可設計成p-通道場效電晶體。該第二通路電晶體16的主體端子是連接至該第二通路電晶體15與該第二電流鏡15之間的第二節點57。因此，該第二通路電晶體16的該主體端子是連接至該第二通路電晶體16和該額外通路電晶體53之間的該第二節點57。該額外通路電晶體53的該主體端子也可連接至該第二節點57。
該輸出電路10的第二節點開關541耦接該第二節點57至第二共同端子55。該輸出電路10的第二控制開關56耦接該第二共同端子55至該第二通路電晶體16的控制端子。該額外通路電晶體53的控制端子是連接至該第二通路電晶體16的該控制端子。
再者，該輸出電路10包含第二控制路徑 60。該第二控制路徑60是配置在該第二傳送端子17與該第二共同端子55之間。該第二控制路徑60包含第二控制電晶體62和至少一第二二極體63的第二串聯電路61。該第二串聯電路61可包含額外二極體64。該第二控制電晶體62的控制端子是連接至該第二節點57。該第二串聯電路61耦接該第二通路電晶體16的該控制端子至該第二共同端子55。
此外，該第二控制路徑60包含第二電流源67，該第二電流源67耦接該第二傳送端子17至該第二串聯電路61。該第二電流源67可包含第二電流源元件68和第二電流開關69，該第二電流源元件68和該第二電流開關69是配置成串聯於該第二傳送端子17與該第二串聯電路61之間。
再者，該控制電路26包含輸出，該輸出連接至該第二節點開關54、該第二控制開關56和該第二電流源67的控制端子，並因此連接至該第二電流開關69的控制端子。
該第二鏡電晶體50和該額外鏡電晶體51是實現成n-通道場效電晶體。第二共同電壓VC2是接通在該第二共同端子55。
該控制電路26產生該第二數位訊號S4，並提供該第二數位訊號S4至該第二電流源67的該控制端子。因此，當該輸出電路10是設定在該槽操作模式時，該第二電流開關69及因此該第二電流源67也由該第二數位 訊號S4設定在導通狀態。額外數位訊號S6是由該控制電路26提供至該第二節點開關54和該第二控制開關56的該控制端子。該額外數位訊號S6是該第二數位訊號S4的反訊號。因此，在該槽操作模式中，該第二節點開關54和該第二控制開關56是在非導通狀態中。
因此，該第二通路電晶體16和該額外通路電晶體53是由第二串聯電壓VS2控制，該第二串聯電壓VS2可接通通過該第二串聯電路61。該第二控制電晶體62是由第二節點電壓VN2控制，該第二節點電壓VN2可接通在該第二節點57。流經該第二鏡源52的第二電流I2決定流經該額外鏡電晶體51、並因此流經該第二鏡電晶體50的電流。因此，該第二電流I2設定從該第二傳送端子17流至該輸出端子11的電流。該第二電流I2控制該輸出電流IOUT。該第二鏡電晶體50和該額外鏡電晶體51的電流驅動能力可為相等。因此，在此情況中，該輸出電流IOUT的數位是等於該第二電流I2的數值。
或者，相較於該額外鏡電晶體51，該第二鏡電晶體50具有M-倍電流驅動能力。在此情況中，該輸出電流IOUT的數值是M-倍於該第二電流I2的數值。
該第二電壓V2可實現成槽電壓。該第二電流I2可實施成槽電流。因此，該輸出電路10的下部分可實現成電流槽。相對於該第二共同電壓VC2，該第二電壓V2可為負的。
該第一共同電壓VC1可實現成參考電位或 接地電位或為該第一電壓V1與該參考電位之間的電壓。舉例來說，該第一共同電壓VC1可低於該第一電壓V1達一或二伏特。舉例來說，該第一共同端子35可接地或永久地連接至參考電位端子或接地端子。
該第二共同電壓VC2可實現成正電壓，例如Vmax。該第二共同電壓VC2可為提供至該輸出電路10的最高電壓。舉例來說，該第二共同電壓VC2可為該供應電壓VDD。該第二電壓V2可實施成Vsink電壓。舉例來說，該第二電壓V2可等於參考電位。
第3A圖顯示該輸出電路10的範例實施例，其為以上所顯示的實施例的進一步發展。該輸出電路10沒有該另一通路電晶體33。因此，只有該第一通路電晶體13耦接該第一電流鏡12至該輸出端子11。該第一鏡電晶體30的該第二端子是直接且永久地連接至該第一通路電晶體13的該第一端子。該第一電流鏡12與該輸出端子11之間的電晶體的數目是剛好1。該第一傳送端子14與該輸出端子11之間的電晶體的數目可是剛好2。由該第一電流鏡12和該第一通路電晶體13所組成的串聯電路是直接且永久地在一側連接至該第一傳送端子14和在另一側連接至該輸出端子11。由該第一鏡電晶體30和該第一通路電晶體13所組成的串聯電路連接該第一傳送端子14至該輸出端子11。由該第一鏡電晶體30和該第一通路電晶體13所組成的該串聯電路是直接且永久地在一側連接至該第一傳送端子14和在另一側連接至該輸出端子11。該第 一節點37是直地地連接至該第一鏡電晶體30的該第二端子和該第一通路電晶體13的該第一端子。
該輸出端子11是直接且永久地連接至該負載20。該輸出電路10經由該輸出端子11直接地提供該輸出電流IOUT至該負載20。
該第一傳送端子14可直接且永久地連接至未顯示的電壓源。該電壓源可為電池、電壓轉換器或電荷泵。該電壓源可產生該第一電壓V1，該第一電壓V1經由該第一傳送端子14提供至該輸出電路10。
有利地，大背靠背(back-to-back)n-MOS電晶體的一者可排除。因此，該輸出電路10的導通電阻可減少。
第3B圖顯示該輸出電路的另一個實施例，其為以上所顯示的實施例，特別是如第2B和3A圖中所顯示者的進一步發展。該第一傳送端子14可直接且永久地連接至未顯示的電壓源。或者，該第一傳送端子14可直接且永久地連接至參考電位端子或接地端子。該參考電位端子或接地端子提供該第一電壓V1，該第一電壓V1是實施成經由該第一傳送端子14至該輸出電路10的參考電位或接地電位。
第3C圖顯示該輸出電路10的另一個示範性實施例，其為以下所顯示的實施例，特別是如第2C圖和第3A和3B圖所顯示者的進一步發展。該輸出電路10沒有該額外通路電晶體53。因此，只有該第二通路電晶體 16耦接該第二電流鏡15至該輸出端子11。該第二鏡電晶體50的該第二端子是直接且永久地連接至該第二通路電晶體16的該第一端子。該第二電流鏡15與該輸出端子11之間的電晶體的數目是剛好1。該第二傳送端子17與該輸出端子11之間的電晶體的數目是剛好2。由該第二電流鏡15和該第二通路電晶體16所組成的串聯電路是直接且永久地在一側連接至該第二傳送端子17和在另一側連接至該輸出端子11。由該第二鏡電晶體50和該第二通路電晶體16所組成的串聯電路連接該第二傳送端子17至該輸出端子11。由該第二鏡電晶體50和該第二通路電晶體16所組成的該串聯電路是直接且永久地在一側連接至該第二傳送端子17和在另一側連接至該輸出端子11。該第二節點57是直接地連接至該第二鏡電晶體50的該第二端子和該第二通路電晶體16的該第一端子。
該第二傳送端子17可直接且永久地連接至未顯示的另一電壓源。該另一電壓源可為電池、電壓轉換器或電荷泵。該另一電壓源可產生該第二電壓V2，該第二電壓V2是經由該第二傳送端子17而提供至該輸出電路10。或者，該第二傳送端子17可直接且永久地連接至參考電位端子或接地端子。該參考電位端子或接地端子提供該第二電壓V2，該第二電壓V2是實施成經由該第二傳送端子17至該輸出電路10的參考電位或接地電位。
該輸出電路10可操作在三個操作模式或相位：該輸出電路10可如電流源操作在該源操作模式或如電 流槽操作在該槽操作模式、或可在閒置狀態或閒置模式。該控制電路26設定該選擇的操作模式或相位。
該第一通路電晶體13是實現成阻擋電晶體且製作成n-通道電晶體。該第二通路電晶體16也可實現成阻擋電晶體且製作成p-通道電晶體。
在該關閉狀態閘極，該第一通路電晶體13的主體和源極均連接至該最低電壓。該第二通路電晶體16的主體和源極是連接至該最高電壓。此防止該第一和該第二電流鏡12、15的寄生阱二極體被反偏壓。在該啟動狀態中，該第一通路電晶體13的閘極是設定成高於該主體/源極節點數臨界電壓，並且開啟。一旦開啟後，該Vgate_bulk/source可依照該汲極-節點而通過幾乎整個電壓範圍，並保持該第一通路電晶體13開啟。該第二通路電晶體16以對應方式操作。
有利地，大背靠背n-MOS通路電晶體13、33的一者排除。並且，大背靠背p-MOS通路電晶體16、53的一者排除。因此，該輸出電路10在半導體本體上的面積減少。並且，導通電阻減少。不需要額外的訊號。不需要外加的偏壓。再者，不需要特殊的製程/製程選項。任何電壓均可允許藉由製程在該輸出端子11。
在不同的沒有顯示的實施例中，該第一電流鏡12可由包含例如p-MOS裝置的另一個電流鏡結構實現。該第二電流鏡15可由包含例如n-MOS裝置的另一個電流鏡實現。
在不同的沒有顯示的實施例中，該輸出電路10包含該輸出電路顯示在第3C圖中的至少另一上部分。因此，該輸出電路10包含至少另一第一電流鏡和至少另一第一通路電晶體，其如第3A和3C圖所顯示的連接和控制。因此，該輸出電路10包含至少另一電流源。該電流源的特性可為不同。
在不同的沒有顯示的實施例中，該輸出電路10包含該輸出電路10在第3C圖中所顯示的至少一個另一下部分。因此，該輸出電路10包含至少另一第二電流鏡和至少另一第二通路電晶體，其如第3C圖所顯示的連接和控制。因此，該輸出電路10包含至少另一電流槽。該電流槽的特性可為不同。
第4A圖顯示例如第1A、1B、2C和3C圖所顯示的該輸出電路10的訊號的示範性實施例。可接通在該輸出端子11的該輸出電流IOUT和該輸出電壓VOUT是顯示為時間t的函數。
在第一相位A中，該輸出電路10是在閒置狀態或閒置模式。該第一負載開關21是設定在導通狀態，並且因此，由該第一負載電壓源22所提供的該第一負載電壓VA是施加至該輸出端子11。因此，該輸出電流IOUT在該第一相位A是零。該第一和該第二通路電晶體13、16在第2A至2C圖中所顯示的該輸出電路10的該閒置狀態中阻擋該輸出電流IOUT。該第一通路電晶體13在第3A至3C圖中所顯示的該輸出電路10的該閒置狀態中阻擋該 輸出電流IOUT。這就是該情況，即使該輸出電壓VOUT是高於該第一電壓V1。如第4A圖所顯示的，高於該第一電壓V1的該第一負載電壓VA導致零輸出電流IOUT。或者，該輸出電流IOUT在該閒置狀態具有可忽略的小數值。
在第二相位B中，該輸出電路10是在該槽操作模式中，並且操作成電流槽。因此，該輸出電流IOUT具有負值Isink。該輸出電流IOUT的數值由該輸出電路10保持大約不變。該輸出電壓VOUT降至可名為電壓Vsink的該第二電壓V2。
在第三相位C中，該輸出電路10是在該源操作模式中，並且操作成電流源。因此，該輸出電流IOUT具有正值Isource。該輸出電流IOUT的數值由該輸出電路10保持大約不變。該輸出電壓VOUT升至可名為電壓Vsource的該第一電壓V1。
該輸出電流IOUT的不變數值主要是由該第一及/或該第二電流鏡12、15達成，顯示在第2C和3C圖中，或主要由該第一及/或該第二電流源電路18、19達成，顯示在第1A和1B圖中。
在第四相位D中，該輸出電路10是在閒置狀態。該第二負載開關23是在導通狀態中，並且耦接該第二負載電壓源24至該輸出端子11。因此，該輸出電壓VOUT是等於該第二負載電壓VB。該第一和該第二通路電晶體13、16再次在該輸出電路10的該閒置狀態中阻擋該輸出電流IOUT。因此，該輸出電流IOUT是零。
該第一和該第二電壓V1、V2可依照方程式：Vmax>V1=Vsource
V1=VsourceVsink=V2
V2=Vsink>VSS
該第一電壓V1是實現成電流-源供應Vsource。該第二電壓V2是實施成電流-槽供應Vsink。電壓Vmax可為提供至該輸出電路10的最高電壓。電壓VSS可為提供至該輸出電路10的最低電壓。
該第一和該第二負載電壓VA、VB及該第一和該第二電壓V1、V2可依照方程式：VA>V1=Vsource
V2=Vsink>VB
或者，該第一負載電壓VA可介於該第一和該第二電壓V1、V2之間。該第二負載電壓VB可介於該第一和該第二電壓V1、V2之間。
在第4A圖中，顯示切換方案的例子，其中，該輸出端子11可被驅動高於Vsource並且低於Vsink，而沒有造成損壞或失能。在該第一和該第四相位A、D期間，受測裝置(簡寫為DUT)沒有連接，並且該輸出電壓VOUT可提供高於該第一電壓V1(該電流-源供應Vsource)或低於該第二電壓V2(該電流-槽供應Vsink)。在該第二相位B中，該電路槽被致動以提供電流至該第二傳送端子17(Vsink)，而在該第三相位C中，電流從該第一傳送端子 14(Vsource)提供。
第4B圖顯示該輸出電路10的訊號隨著時間的範例實施例。在此例子中，該第一電壓V1和該第二電壓V2是相等的。如第4B圖中所顯示的，該電壓Vsink和該電壓Vsource具有相同電位。對於時間t<0而言，該輸出電路10是在第一相位A'並在該閒置模式。該第二負載開關23是在導通狀態，而該第二負載電壓VA是施加至該負載20，並因此施加例如該輸出端子11。
在時間t=0，有從該第一相位A'至第二相位B'的過渡。在該第二相位B'中，該輸出電路10是在該源操作模式。該源操作模式可相等於該槽操作模式。因此，該輸出電壓VOUT從該第二負載電壓VB升至該第一電壓V1。該輸出電壓VOUT的斜率是該輸出電流IOUT和該電容器25或另一個電容性負載的電容數值的函數。
在該第二相位B'後，有進入至第三相位C'中的過渡，其中，該輸出電路10是在該閒置模式。該輸出電壓VOUT從該第一電壓V1升至該第一負載電壓VA。
在第四相位D'中，起始於該第三相位C'後，該輸出電路10繼續在該閒置模式，而該第二負載電壓VB提供至該負載20。
在第五相位E中，起始於該第四相位D'後，該輸出電路10仍然在該閒置模式。該輸出電壓VOUT從該第二負載電壓VB升至該第一負載電壓VA。
該第三相位C'、該第四相位D'和該第五相 位E之間的過渡時間非常短，這是由於該第一和該第二電壓源22、24能夠立刻地設定該輸出電壓VOUT在該第一和該第二負載電壓VA、VB的數值。
在第六相位F中，該輸出電路10是在該源操作模式。在該第五相位E和該第六相位之間的過渡相位中，該輸出電壓VOUT從該第一負載電壓VA減低至該第一電壓V1。該輸出電壓VOUT的斜率是該輸出電流IOUT和該電容器25或另一電容性負載的電容數值的函數。

Claims (20)

  1. 一種輸出電路，包含：輸出端子(11)，第一電流鏡(12)，第一通路電晶體(13)，以及第一傳送端子(14)，經由該第一電流鏡(12)和該第一通路電晶體(13)耦接至該輸出端子(11)。
  2. 如申請專利範圍第1項所述的輸出電路，其中，該第一電流鏡(12)是連接至該第一傳送端子(14)，而該第一通路電晶體(13)是連接至該輸出端子(11)。
  3. 如申請專利範圍第1項所述的輸出電路，其中，該第一電流鏡(12)包含第一鏡電晶體(30)和另一鏡電晶體(31)，其中，該第一鏡電晶體(30)的第一端子和該另一鏡電晶體(31)的第一端子是連接至該第一傳送端子(14)，其中，該第一鏡電晶體(30)的控制端子是連接至該另一鏡電晶體(31)的控制端子，以及其中，該第一鏡電晶體(30)和該第一通路電晶體(13)的串聯電路耦接該第一傳送端子(14)至該輸出端子(11)。
  4. 如申請專利範圍第3項所述的輸出電路，其中，該第一鏡電晶體(30)和該另一鏡電晶體(31)是製作成p-通道場效電晶體，而該第一通路電晶體(13) 是製作成n-通道場效電晶體，或者該第一鏡電晶體(30)和該另一鏡電晶體(31)是實現成n-通道場效電晶體，而該第一通路電晶體(13)是實現成p-通道場效電晶體。
  5. 如申請專利範圍第3或4項所述的輸出電路，其中，該輸出電路(10)包含第一鏡源(32)，該第一鏡源(32)是連接至該另一鏡電晶體(31)的第二端子。
  6. 如申請專利範圍第1至4項中任一項所述的輸出電路，其中，該第一電流鏡(12)與該輸出端子(11)之間的電晶體的數目是剛好1。
  7. 如申請專利範圍第1至4項中任一項所述的輸出電路，其中，該第一通路電晶體(13)是實現成具有主體端子的場效電晶體，該主體端子是連接至該第一通路電晶體(13)與該第一電流鏡(12)之間的第一節點(37)。
  8. 如申請專利範圍第7項所述的輸出電路，包含第一節點開關(34)，該第一節點開關(34)耦接第一共同端子(35)至該第一節點(37)。
  9. 如申請專利範圍第7項所述的輸出電路，包含第一控制開關(36)，該第一控制開關(36)耦接第一共同端子(35)至該第一通路電晶體(13)的控制端子。
  10. 如申請專利範圍第9項所述的輸出電路，包含第一控制路徑(40)，該第一控制路徑(40)具有第一控制電晶體(42)和至少一第一二極體(43)的第一 串聯電路(41)，其中，該第一串聯電路(41)耦接該第一通路電晶體(13)的該控制端子至該第一共同端子(35)。
  11. 如申請專利範圍第10項所述的輸出電路，其中，該第一控制電晶體(42)的控制端子是連接至該第一節點(37)。
  12. 如申請專利範圍第1至4項中任一項所述的輸出電路，其中，該第一電流鏡(12)和該第一通路電晶體(13)形成電流源。
  13. 如申請專利範圍第12項所述的輸出電路，其中，該第一傳送端子(14)是實現成源端子，該第一電流鏡(12)是由p-通道場效電晶體實施，而該第一通路電晶體(13)是實施成n-通道場效電晶體。
  14. 如申請專利範圍第12項所述的輸出電路，包含第二電流鏡(15)、第二通路電晶體(16)及第二傳送端子(17)，該第二傳送端子(17)經由該第二電流鏡(15)和該第二通路電晶體(16)耦接至該輸出端子(11)，其中，該第二電流鏡(15)和該第二通路電晶體(16)形成電流槽。
  15. 如申請專利範圍第1至4項中任一項所述的輸出電路，其中，該第一電流鏡(12)和該第一通路電晶體(13)形成電流槽。
  16. 一種用來提供輸出電流(IOUT)的方法，包含：由第一電流鏡(12)和第一通路電晶體(13)控制該 輸出電流(IOUT)，其中，該第一電流鏡(12)和該第一通路電晶體(13)是配置在第一傳送端子(14)和輸出端子(11)之間，並且在該輸出端子(11)提供該輸出電流(IOUT)。
  17. 如申請專利範圍第16項所述的方法，其中，該第一電流鏡(12)包含第一鏡電晶體(30)和另一鏡電晶體(31)，其中，該第一鏡電晶體(30)的第一端子和該另一鏡電晶體(31)的第一端子是連接至該第一傳送端子(14)，其中，該第一鏡電晶體(30)的控制端子是連接至該另一鏡電晶體(31)的控制端子，並且其中，該第一鏡電晶體(30)和該第一通路電晶體(13)的串聯電路耦接該第一傳送端子(14)至該輸出端子(11)。
  18. 如申請專利範圍第17項所述的方法，其中，該第一鏡電晶體(30)和該另一鏡電晶體(31)是製作成p-通道場效電晶體，而該第一通路電晶體(13)是製作成n-通道場效電晶體，或者該第一鏡電晶體(30)和該另一鏡電晶體(31)是實現成n-通道場效電晶體，而該第一通路電晶體(13)是實現成p-通道場效電晶體。
  19. 如申請專利範圍第17或18項所述的方法，其中，該輸出電路(10)包含第一鏡源(32)，該第一鏡源(32)是連接至該另一鏡電晶體(31)的第二端子。
  20. 如申請專利範圍第16至18項中任一項所述的方法，其中，該第一通路電晶體(13)將該輸出電流(IOUT)阻擋在該輸出電路(10)的閒置狀態，無關於接通在該輸出端子(11)的輸出電壓(VOUT)是否高於或低於提供至該第一傳送端子(14)的第一電壓(V1)。
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