JPS581899A - バツフアメモリの誤り補正方式 - Google Patents
バツフアメモリの誤り補正方式Info
- Publication number
- JPS581899A JPS581899A JP56099954A JP9995481A JPS581899A JP S581899 A JPS581899 A JP S581899A JP 56099954 A JP56099954 A JP 56099954A JP 9995481 A JP9995481 A JP 9995481A JP S581899 A JPS581899 A JP S581899A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- buffer memory
- address
- register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は主記憶の高遮緩債記憶部をなすバックアメモリ
の１Ｉｔ９補正方弐に関する。
の１Ｉｔ９補正方弐に関する。
従来、管報処運装置ＫＪＩいて、メモリアクセス時に、
バッファメモリのパリティエラーが発生すると、バッフ
ァメモ呼オフ毫−ドに切替え、以後のメ峰すアクセスは
すべて主メモ呼から読出すようにしていた。Ｉ！つて、
従来では、バックアメモリにエラーが生ずると、以後、
バッファメモリを使用することがで館ず、このため効率
の喪い高速メモリアクセス動作ができなくなリ、処ｊｌ
装置の処理能力が着しく低下してしまうという不都合が
あった。
バッファメモリのパリティエラーが発生すると、バッフ
ァメモ呼オフ毫−ドに切替え、以後のメ峰すアクセスは
すべて主メモ呼から読出すようにしていた。Ｉ！つて、
従来では、バックアメモリにエラーが生ずると、以後、
バッファメモリを使用することがで館ず、このため効率
の喪い高速メモリアクセス動作ができなくなリ、処ｊｌ
装置の処理能力が着しく低下してしまうという不都合が
あった。
本発明は上記実情に―みなされたもので、バッファメモ
リの一時的な誤り発生に対し、その誤りを補正すること
により、以後、バッファメモリをａ絖して用いることの
できるようにしたバッファメモリの誤り補正方式を提供
することを目的とする。
リの一時的な誤り発生に対し、その誤りを補正すること
により、以後、バッファメモリをａ絖して用いることの
できるようにしたバッファメモリの誤り補正方式を提供
することを目的とする。
以下１ｇ！１ｌＩＩｌを参照して本発明の一実施例を説
明する。第ｘ！１１は本発明の一実施例を示すブロック
図である。図中、ｇｅｔは主メモリ（ＭＭ）の前段に設
けられ、主メモＩＪ（ＭＭ）上の一部のデータを記憶す
るバッファメモリであり、１−２はこのバッファメモリ
１ｆｊｌＫ貯えられたデータの主メモリ（ＭＭ）上にお
けるアドレスを貯えるディレクトリである。１０１はメ
モリアドレスバス（ＭムーＢＵＳ ）上のアドレスデー
タのうち、ブロックアドレス（ＢＬム）を貯えるブロッ
クアドレスレジスタ（ＲＢＩ４）、ｔ ｏ−は上記アド
レスデータのうち、カラムアドレス（ＣＬム）を貯える
カラムアドレスレジスタ（１’ＬｃＬＭ）である。
明する。第ｘ！１１は本発明の一実施例を示すブロック
図である。図中、ｇｅｔは主メモリ（ＭＭ）の前段に設
けられ、主メモＩＪ（ＭＭ）上の一部のデータを記憶す
るバッファメモリであり、１−２はこのバッファメモリ
１ｆｊｌＫ貯えられたデータの主メモリ（ＭＭ）上にお
けるアドレスを貯えるディレクトリである。１０１はメ
モリアドレスバス（ＭムーＢＵＳ ）上のアドレスデー
タのうち、ブロックアドレス（ＢＬム）を貯えるブロッ
クアドレスレジスタ（ＲＢＩ４）、ｔ ｏ−は上記アド
レスデータのうち、カラムアドレス（ＣＬム）を貯える
カラムアドレスレジスタ（１’ＬｃＬＭ）である。
１＃５及びＩＯ−は上記ブロックアドレスレジスタｌ−
Ｉ及びカラムアドレスレジスタ１０４に貯えられたブロ
ックアドレス及びカラムアドレスを断電期間保存して窓
くためのブロックセーブレジスタ（ＲＩＩＩＫ）及びカ
ラ五セーブレジスタ（凡１１ＣＭ）である、１１１１１
はメモリアドレスバス（Ｍム−ＢＵＳ）上のカラムアド
レス又はカラムアドレスレジスタ１６４に貯えられたカ
ラムアドレスの何れか一方を選択するセレクタ（８を入
１ｍｇはバッファメモリアドレス又は主メモリアドレス
の何れか一方を選択的に出力するセレク１（１Ｂ、）、
Ｉｓ−はディレクトリ１・１の参照時におけるヒツト／
ノウヒラ訃の判定、更にはバッフアメそり１６１の一部
アドレス生成等に供される比較器及びデコーダ等でなる
判定回路である。１１−はバッファメモリｔａＸより読
出されたデータ又はメモリデータバス（ＭＤ−ＢＵＩＩ
）上の主メモリ（ＭＭ）より読出されたデータを選択的
に出力するセレクタ（８，）、１１１はこのセレクタ１
１ｍを経たリードデータを貯えるり−Ｆデータレジスタ
（ＲＤＲ）である。
Ｉ及びカラムアドレスレジスタ１０４に貯えられたブロ
ックアドレス及びカラムアドレスを断電期間保存して窓
くためのブロックセーブレジスタ（ＲＩＩＩＫ）及びカ
ラ五セーブレジスタ（凡１１ＣＭ）である、１１１１１
はメモリアドレスバス（Ｍム−ＢＵＳ）上のカラムアド
レス又はカラムアドレスレジスタ１６４に貯えられたカ
ラムアドレスの何れか一方を選択するセレクタ（８を入
１ｍｇはバッファメモリアドレス又は主メモリアドレス
の何れか一方を選択的に出力するセレク１（１Ｂ、）、
Ｉｓ−はディレクトリ１・１の参照時におけるヒツト／
ノウヒラ訃の判定、更にはバッフアメそり１６１の一部
アドレス生成等に供される比較器及びデコーダ等でなる
判定回路である。１１−はバッファメモリｔａＸより読
出されたデータ又はメモリデータバス（ＭＤ−ＢＵＩＩ
）上の主メモリ（ＭＭ）より読出されたデータを選択的
に出力するセレクタ（８，）、１１１はこのセレクタ１
１ｍを経たリードデータを貯えるり−Ｆデータレジスタ
（ＲＤＲ）である。
１１Ｍはバッファメモ１Ｊｆｌｔｌのパリティチェック
回路、１１１はこのパリティチェック回路ｔｔＸでエラ
ーが検出された際にセット状態となり、このセット出力
に従うセレクタ１０Ｍからの主メモリアドレス出力で主
メモリ（ＭＭ ）の読出しが行なわれた後、リセット状
１１に：復帰するエラー表示フラグ（ＰＦ）である。
回路、１１１はこのパリティチェック回路ｔｔＸでエラ
ーが検出された際にセット状態となり、このセット出力
に従うセレクタ１０Ｍからの主メモリアドレス出力で主
メモリ（ＭＭ ）の読出しが行なわれた後、リセット状
１１に：復帰するエラー表示フラグ（ＰＦ）である。
第３図は上記第１！ＩＩＫおける各部の動作タイミング
を示すもので１図中人、Ｂ、Ｃは連続するメモリアドレ
ス、（４）、 （Ｂ） 、 （Ｃ）は上記各替地（ム、
Ｂ、Ｃ）の内容、Ｃｋｘ）はバッフアメそりｔｅｌより
読出されたム１１ｊ！にの誤った内容、ＣＬには演算ク
ロックである。
を示すもので１図中人、Ｂ、Ｃは連続するメモリアドレ
ス、（４）、 （Ｂ） 、 （Ｃ）は上記各替地（ム、
Ｂ、Ｃ）の内容、Ｃｋｘ）はバッフアメそりｔｅｌより
読出されたム１１ｊ！にの誤った内容、ＣＬには演算ク
ロックである。
ここで、一実施例における動作を説明する。
図示しないＣＰＵよりメモリ読出し要求があると、ＣＰ
Ｕより送出されたメモリアドレスバス（ＭムーＢＵ８）
上のアドレスデータのうち、ブロックアドレス（ＢＬ人
）がブロックアドレスレジスタｌ１１に貯えられた後、
ディレクトリＸＯＸに与えられ、又、セレクタ１０Ｆが
上記メモリアドレスバス（Ｍム−１Ｕ＠）上のカラムア
ドレス（ＣＬム）を選択して、そのカラムアドレスがカ
ラムアドレスレジスｌ ｌ ａ ４ｆＣ貯えられるとと
もにディレクト１ｒｏｇＫ与えられて、ブイレフ）ｔｊ
ｌｔｊの参ｍｌ（読出し）１１１１作が貴行される。デ
ィレクトリｌｅｇよりＩ！出されたアドレスはメモリア
ドレスバス（Ｍム−ＢＵＳ）上のブロックアドレス（Ｉ
ａＬム）と共に判定！ｌ略ｌ−参に与えられ、比較され
る。ここで、一致がとれれば、すなわちヒツジすれば、
カラムアドレスレジスタ！Ｏ＃に貯えられたカラムアド
レス（ＣＬ＆）が、セレクタｌ−＃により選択されて、
判定１１酪１１１１より生成される一部アドレスと共に
バッファメモ９１１）ｌｃ与えられ、ノ（ラフアメそり
１０１よりそのアドレスに従うデータが読出される。こ
のバッファメモリ１０１より読出されたデータはセレク
タ１１ｍを経てり一ドデータレジスタＩＩＩＫ貯えられ
る。又、この際、プロツクアドレスレジスタ１ｅｌｔＣ
貯りられたグミツクアドレス（ＢＬム）はブロックセー
ブレジスタｔａｉＫ＠され、カラムアドレスＬ／？）７
９ Ｊ ａ ４に貯えられたカラムアドレス（ＣＬム）
）ｔ？ｌラムセーブレジスタＺ＃１１［移されて、プ
ロ７クアドレスレジスタ１０Ｍ、及びカラムアドレスレ
ジスタ１１１には次のメモリアドレスが貯えられる。一
方、バッファメモリＥｅｌから読出されたデータはパリ
ティチェック回路１１１にで検査される。ここでエラー
が検出されなければ、ブロックアドレスレジスタｔｏｎ
、及びカラムアドレスレジスタ２０４に貯えうした次の
メモリアドレスに従い上述のディレクトリ参照動作及び
バッファメモリ読出し動作％が繰返し実行される。又、
パリティチェック回路１１ＭＫでエラーが検出されると
、エラー表示フラグ１１１がセットされる。仁の）、ラ
グ１１１のセット出力により、（レクタ１６１はブロッ
クセーブレジスタ１１１５及びカラムセーブレジスタｘ
ｅｇに貯えられたメモリアドレスを選択ロックアドレス
レジス０１６１．及びカラムアドレスレジス４１−４へ
の新たなアドレス入力・し は待たれ、その内容（バッファメモリ１０１でエラーの
生じたデータの次アドレス）が保存される。又、リード
データレジスタＩＩＩＫ貯えられたデー４（バッファメ
モリ１１１１より読出された誤りデータ）を用いての演
算は禁止される。この状態で、上記セレクタ１−＃より
選択されたアドレスに従＆覧、主メモリ（ＭＭ）が読出
し制御され、主メモリ（ＭＭ）より読出された正規のデ
ータがメモリデータバス（ＭＤ−ＢＵＳ’）上に送出さ
れる。このメモリデータバス（ＭＤ−１１ｔＪｌ ）上
の主メモｌＪ（ＭＭ）からの読出しデータはセレクタ１
１−を経てリードデータレジスタ１１１に貯えられ、リ
ードデータレジスタＩＩＩの内容が書き替えられる。更
にメモリデータバス（ＭＤ−１１ＵＩ ）上の主メモリ
（ＭＭ）からの読出しデータがバッファメモリ１０１に
与九られるとともに、セレクタ１０ｍがカラムセーブレ
ジスタｘｏｇのカラムアドレス（ＣＬム）を選択し、バ
ッファメモＱｔｎｔの書き込み自作が実行されて、バッ
ファメモＩＪ １ ｏ ｓの内容が書き替えられる（補
正される）。このリードデータレジスタ１１１．及びバ
ッファメモリ１６１の書き替え（補□正）動作の後、エ
ラー表示フラグ１１１がリセットされる。この際のり一
ドデータレジスタ１１１の書き替え後のデー４により演
算が実行される。Ｉ［にこの際、セレクタｌσ１はブロ
ックアドレスレジスタ！−１、及び炉ムアドレスレジス
タｌ・４に貯えられたアドレスを選択し、このアドレス
に従い、バッファメモリｔｅｌｌ又は主メモリ（ＭＭ
）から次のデータの読出しが行なわれる。この際の動作
状態例を第！図に示す。ここではバッファメモリ１０１
よりｌｌ！出されたム番地の内容ｅｃ＠つが生じた際の
主メモリアクセスによる誤り修正並びに回復後の動作例
を示しており、図中、（Ａｘ）がバッファメモリ１８１
より読出されたム番地の誤った内容である。
Ｕより送出されたメモリアドレスバス（ＭムーＢＵ８）
上のアドレスデータのうち、ブロックアドレス（ＢＬ人
）がブロックアドレスレジスタｌ１１に貯えられた後、
ディレクトリＸＯＸに与えられ、又、セレクタ１０Ｆが
上記メモリアドレスバス（Ｍム−１Ｕ＠）上のカラムア
ドレス（ＣＬム）を選択して、そのカラムアドレスがカ
ラムアドレスレジスｌ ｌ ａ ４ｆＣ貯えられるとと
もにディレクト１ｒｏｇＫ与えられて、ブイレフ）ｔｊ
ｌｔｊの参ｍｌ（読出し）１１１１作が貴行される。デ
ィレクトリｌｅｇよりＩ！出されたアドレスはメモリア
ドレスバス（Ｍム−ＢＵＳ）上のブロックアドレス（Ｉ
ａＬム）と共に判定！ｌ略ｌ−参に与えられ、比較され
る。ここで、一致がとれれば、すなわちヒツジすれば、
カラムアドレスレジスタ！Ｏ＃に貯えられたカラムアド
レス（ＣＬ＆）が、セレクタｌ−＃により選択されて、
判定１１酪１１１１より生成される一部アドレスと共に
バッファメモ９１１）ｌｃ与えられ、ノ（ラフアメそり
１０１よりそのアドレスに従うデータが読出される。こ
のバッファメモリ１０１より読出されたデータはセレク
タ１１ｍを経てり一ドデータレジスタＩＩＩＫ貯えられ
る。又、この際、プロツクアドレスレジスタ１ｅｌｔＣ
貯りられたグミツクアドレス（ＢＬム）はブロックセー
ブレジスタｔａｉＫ＠され、カラムアドレスＬ／？）７
９ Ｊ ａ ４に貯えられたカラムアドレス（ＣＬム）
）ｔ？ｌラムセーブレジスタＺ＃１１［移されて、プ
ロ７クアドレスレジスタ１０Ｍ、及びカラムアドレスレ
ジスタ１１１には次のメモリアドレスが貯えられる。一
方、バッファメモリＥｅｌから読出されたデータはパリ
ティチェック回路１１１にで検査される。ここでエラー
が検出されなければ、ブロックアドレスレジスタｔｏｎ
、及びカラムアドレスレジスタ２０４に貯えうした次の
メモリアドレスに従い上述のディレクトリ参照動作及び
バッファメモリ読出し動作％が繰返し実行される。又、
パリティチェック回路１１ＭＫでエラーが検出されると
、エラー表示フラグ１１１がセットされる。仁の）、ラ
グ１１１のセット出力により、（レクタ１６１はブロッ
クセーブレジスタ１１１５及びカラムセーブレジスタｘ
ｅｇに貯えられたメモリアドレスを選択ロックアドレス
レジス０１６１．及びカラムアドレスレジス４１−４へ
の新たなアドレス入力・し は待たれ、その内容（バッファメモリ１０１でエラーの
生じたデータの次アドレス）が保存される。又、リード
データレジスタＩＩＩＫ貯えられたデー４（バッファメ
モリ１１１１より読出された誤りデータ）を用いての演
算は禁止される。この状態で、上記セレクタ１−＃より
選択されたアドレスに従＆覧、主メモリ（ＭＭ）が読出
し制御され、主メモリ（ＭＭ）より読出された正規のデ
ータがメモリデータバス（ＭＤ−ＢＵＳ’）上に送出さ
れる。このメモリデータバス（ＭＤ−１１ｔＪｌ ）上
の主メモｌＪ（ＭＭ）からの読出しデータはセレクタ１
１−を経てリードデータレジスタ１１１に貯えられ、リ
ードデータレジスタＩＩＩの内容が書き替えられる。更
にメモリデータバス（ＭＤ−１１ＵＩ ）上の主メモリ
（ＭＭ）からの読出しデータがバッファメモリ１０１に
与九られるとともに、セレクタ１０ｍがカラムセーブレ
ジスタｘｏｇのカラムアドレス（ＣＬム）を選択し、バ
ッファメモＱｔｎｔの書き込み自作が実行されて、バッ
ファメモＩＪ １ ｏ ｓの内容が書き替えられる（補
正される）。このリードデータレジスタ１１１．及びバ
ッファメモリ１６１の書き替え（補□正）動作の後、エ
ラー表示フラグ１１１がリセットされる。この際のり一
ドデータレジスタ１１１の書き替え後のデー４により演
算が実行される。Ｉ［にこの際、セレクタｌσ１はブロ
ックアドレスレジスタ！−１、及び炉ムアドレスレジス
タｌ・４に貯えられたアドレスを選択し、このアドレス
に従い、バッファメモリｔｅｌｌ又は主メモリ（ＭＭ
）から次のデータの読出しが行なわれる。この際の動作
状態例を第！図に示す。ここではバッファメモリ１０１
よりｌｌ！出されたム番地の内容ｅｃ＠つが生じた際の
主メモリアクセスによる誤り修正並びに回復後の動作例
を示しており、図中、（Ａｘ）がバッファメモリ１８１
より読出されたム番地の誤った内容である。
以上の如くして、パップアメモリ１６１より読出された
データに一時的なエラーが生じると、そのエラーの生じ
た番地の内容を主メモ１（ＭＶ）から読出した正しいデ
ータ内容に書き直し、再びバッファメモ１１−１を動作
可能とすることにより、バッファメモリＩ＃ＩＫよる高
速メモリアクセス自作が一続で診る。ｒ−の−、バッフ
ァメモリｔａＸのエラーが連続して所定ａ数尭生すると
、ＣＰＵは以後、バッファメモリ１０１をオフモードＫ
１１ｌｌえ、主メ＃にり（組０のみのアクセス動作を実
行するとともに、バッファメモ１１６１ Ｋ異常が生じ
たことを外部に知らせる。
データに一時的なエラーが生じると、そのエラーの生じ
た番地の内容を主メモ１（ＭＶ）から読出した正しいデ
ータ内容に書き直し、再びバッファメモ１１−１を動作
可能とすることにより、バッファメモリＩ＃ＩＫよる高
速メモリアクセス自作が一続で診る。ｒ−の−、バッフ
ァメモリｔａＸのエラーが連続して所定ａ数尭生すると
、ＣＰＵは以後、バッファメモリ１０１をオフモードＫ
１１ｌｌえ、主メ＃にり（組０のみのアクセス動作を実
行するとともに、バッファメモ１１６１ Ｋ異常が生じ
たことを外部に知らせる。
このようなバッファメモＩＸａＳの補正自作により、バ
ッファメモリ１８１の一時的なエラー、又は一部領域の
エラーが発生してもバッファメモリ１８１をオフそ−ド
とすることなく継続して使用できるため、効率の良い処
理動作が確保でき、又、上達したバッファメモＩＪの補
正をハードウェアにて処理するため、プログラム上のｌ
Ｉ！更等は何ら必要とせず容易に実現可能である。
ッファメモリ１８１の一時的なエラー、又は一部領域の
エラーが発生してもバッファメモリ１８１をオフそ−ド
とすることなく継続して使用できるため、効率の良い処
理動作が確保でき、又、上達したバッファメモＩＪの補
正をハードウェアにて処理するため、プログラム上のｌ
Ｉ！更等は何ら必要とせず容易に実現可能である。
以上詳記したように本発明によれば、バッファメモリの
一時的、間欠的な誤り発生に対して、その誤りを補正し
、バッファメモリを継続使用できる構成としたことによ
り、バッファメモリオフモードによる処理速度の低下を
回避でき、効率の喪い処理動作を確保することのできる
バッファメモリの誤り補正方式が提供で會る。
一時的、間欠的な誤り発生に対して、その誤りを補正し
、バッファメモリを継続使用できる構成としたことによ
り、バッファメモリオフモードによる処理速度の低下を
回避でき、効率の喪い処理動作を確保することのできる
バッファメモリの誤り補正方式が提供で會る。
第１図は本発明の一実施ｆ４１Ｉｔ示すプロ゛ｌり図、
第意図は上記実施例の動作を説明するためのタイムチャ
ートである。 １０ Ｊ−・・バッファメモリ、１０１・・・ディレク
トリ、１０３・・・ブロックアドレスレジスタ（ＲＢＬ
に）、Ｉ ｏ ａ・・・カラムアドレスレジスタ（ＲＣ
ＬＭ）、Ｉ ｎ ｓ・・・ブロックセーブレジスタ（Ｒ
８ＢＫ）、ｘ ｏ ｇ・・・カラムセーブレジスタ（Ｒ
８ＣＭ ）、１０１．ｔａｌｌ、１１０・・・セレクタ
（８＋ ｅ８ｇ 、８Ｍ）、１０ ＃ ・−判定回路、
ｌ Ｉ ｇ ・・・リードデータレジスタ（ＲＤＲ）、
１ｆｆｆ・・・ノ４１１テイチ工ツタ回路、１１１−・
エラー表示フラグ（デｒ）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ＰＦ（１１３） ’ Ｓ、（１１０） 、 Ａ Ｃ）ＲＤ
Ｒ（１１１） 工 Ａ ＡユニＬＫ
第意図は上記実施例の動作を説明するためのタイムチャ
ートである。 １０ Ｊ−・・バッファメモリ、１０１・・・ディレク
トリ、１０３・・・ブロックアドレスレジスタ（ＲＢＬ
に）、Ｉ ｏ ａ・・・カラムアドレスレジスタ（ＲＣ
ＬＭ）、Ｉ ｎ ｓ・・・ブロックセーブレジスタ（Ｒ
８ＢＫ）、ｘ ｏ ｇ・・・カラムセーブレジスタ（Ｒ
８ＣＭ ）、１０１．ｔａｌｌ、１１０・・・セレクタ
（８＋ ｅ８ｇ 、８Ｍ）、１０ ＃ ・−判定回路、
ｌ Ｉ ｇ ・・・リードデータレジスタ（ＲＤＲ）、
１ｆｆｆ・・・ノ４１１テイチ工ツタ回路、１１１−・
エラー表示フラグ（デｒ）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ＰＦ（１１３） ’ Ｓ、（１１０） 、 Ａ Ｃ）ＲＤ
Ｒ（１１１） 工 Ａ ＡユニＬＫ
Claims (1)
- 主記憶部の一部データを記憶するバッファメモリ、及び
このバックアメモリに付随するアドレス参照用のディレ
クトリと、メモリアドレスを貯えるメモリアドレスレジ
スタ、及びこのメモリアドレスレジスタに貯えられたメ
モリアドレスを前記バッファメモリの読出し後、所定期
間保持するセーブレジスタと、前記バックアメモリより
読出されたデータのエラー検出を行なうエラー検出ａ路
、及びこのエラー検出回路でエラーが検出された１ＩＩ
Ｋ！定状態となるエラー表示フラグと、このエラー表示
フラグが特定状態となったＩＩＫ、前記セーブレジスタ
に貯えられたメモリアドレスを前記主記憶部に送出し、
このメモリアドレスに従う主記憶部の読出し動作後、前
記セーブレジスタに貯えられたメモリアドレスの一部を
前記バッファメモリに送出するアドレス選択手段と、前
記セーブレジス４に貯えられたメモリアドレスに従う前
記主記憶部からの読出しデータを前記バッファメモリに
供給する手段とを有し、前記バッファメモリより読出さ
れたデータにエラーが生じた１ｌＩＫ、そのエラーの生
じた番地に、前記主記憶部の対応置端より読出したデー
タを書込み、前記バッファメモリの誤りを補正すること
を特徴としたバッファメモリの＠り補正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099954A JPS581899A (ja) | 1981-06-27 | 1981-06-27 | バツフアメモリの誤り補正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099954A JPS581899A (ja) | 1981-06-27 | 1981-06-27 | バツフアメモリの誤り補正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581899A true JPS581899A (ja) | 1983-01-07 |
Family
ID=14261082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099954A Pending JPS581899A (ja) | 1981-06-27 | 1981-06-27 | バツフアメモリの誤り補正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8589763B2 (en) | 2010-11-09 | 2013-11-19 | Fujitsu Limited | Cache memory system |
-
1981
- 1981-06-27 JP JP56099954A patent/JPS581899A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8589763B2 (en) | 2010-11-09 | 2013-11-19 | Fujitsu Limited | Cache memory system |
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