JPS58189900A - 接合書込型リ−ドオンリ−メモリの書込方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、バイポーラ型の１込可能なリードオンリーメ
モリ（以下、ＰＲＯＭとも略称する）に関するものであ
って、更に詳細には、接合書込型ＰＲＯＭの■込方法に
関するものである。 書込可能なリードオンリーメモリは半導体技術に於いて
従来公知である。書込可能な半導体メモリに関する最初
の特許の１つは、１９６５年６月２２日に発行された米
国特許第３，１９１，１５１号であって、この特許は書
込可能なダイオードアレイを開示している。上掲した発
明者Ｐｒ１ｃｅの米国特許に開示されたダイオードアレ
イは、互いに直列して接続させた２個のダイオードから
なる対を複数個有するものである。そのアレイに書込を
行なう場合に、直列接続したダイオードの選択した対を
介して適切な方向に適切な大きさの電流パルスを通過さ
せるものであって、その際に順方向バイアスされたダイ
オードには影響を与えることなく逆方向バイアスされた
ダイオードの接合を短絡路とさせるものである。上掲し
た特許は、更にヒユーズを使用することを開示しており
、そのヒユーズは破壊されることによって回路を導通状
態から非導通状態へ変換させるものである。機造可能な
リードオンリーメモリを開示するその他の特許としては
、例えば米国特許第３，７３３，６９０号、第３，７４
２，５９２号。 第３，８４８，２３８号等がある。これらの特許は、選
択したデバイスに自送を行なう為にアバランシェブレー
クダウンを使用する書込可能なリードオンリーメモリ及
びｐｒｉｃｅの米国特許第３，１９１，１５１号に於け
るのと同様な接合に於けるアバランシェブレークダウン
を起こさせる方法の両方を開示するものである。 従来、ＰＮ接合の７バランシエブレークダウンを従来技
術の凹設型酸化分離構造（例えば、１９７２年３月７日
に発行されたｐｅ＋ｔｚｅｒの米国特許第３．６４８．
１２５号に開示されている技術）と結合させてＰＮ接合
をアバランシェブレークダウンさせることによって書込
を行なうことが可能なＦＲＯＭを形成することは不可能
であった。何故ならば、この様なＰＮ接合をブレークダ
ウンさせるのに必要な電圧は酸化分離した構造のブレー
クダウン電圧と近似したものであったからである。しか
しながら、１９８２年１月４日に出願した米国特許出願
第３３６．８０２号（発明者：　Ｓ　ｈｉｄｅｌ１３ｒ
及びＭｉｓｈｒａ、名称ニスタンダートなＲＡＭ／ＰＲ
ＯＭ及び横方向ＰＮＰセルＲＡＭ用の酸化分離プロセス
（ＯｘｉｄｅＩ　５ＯＩａｔｉＯｎ　　Ｐ　ｒｏｃｅｓ
ｓ　　ｆｏｒ　　Ｓ　ｔａｎｄａｒｄ　　ＲＡＭ／ＰＲ
ＯＭ　　ａｎｄ　　Ｌａｔｅｒａｌ　　ＰＮＰ　　Ｃｅ
ｌｌＲＡＭ）、出願人：フェアチアイルド　カメラアン
ド　インストルメント　コーポレーション）に於いては
、従来の酸化分離工程に於ける問題点を逆利用して接合
−造型リードオンリーメモリ（接合書込型ＰＲＯＭ）を
製造するのに好適な構成を提供している。このＳ　ｈｌ
ｄｅｌｅｒ及びＭ　１ｓｈｒａ等の発明によれば、従来
の凹設型酸化分間構造、特に凹設した酸化膜に隣接する
分離された半導体島状部の側！！領領域関連した・ブレ
ークダウン電圧が著しく増加されている。このことは、
Ｐ型基板の上に形成したＮ型エピタキシャル層を使用し
、エピタキシャル層の熱酸化工程中に凹設させた酸化膜
に隣接してＮ型の不純物が蓄積されることを利用し、デ
バイスのフィールド領域内にチャンネルストップを形成
する為に使用するＰ型不純物がシリコン島状部の側壁へ
到達することを防止することによって行なわれる。更に
、この方法を使用してＰＲＯＭを製造する場合には、半
導体島状部内に形成されるＮＰＮ縦方向トランジスタの
コレクタ・エミッタブレークダウン電圧（ＬＶＣＥＯ）
が、ＮＰＮ縦方向トランジスタのＰ型ベース領域によっ
て占有されるべきシリコン島状部の部分内にＰ型不純物
を注入させることによって増加されるということが開示
されている。 ３　ｈｉｄｅｌｅｒ及びＭｉｓｈｒａ等の発明に於ける
１実施例に於いては、ＰＲＯＭは複数個のトランジスタ
から形成されており、そのトランジスタの各々はエミッ
タとフローティングさせたベースとコレクタとを有して
おり、選定したトランジスタの各々のエミッタ・ベース
接合を書込電流で破壊するものであって、従来技術に於
けるヒユーズ（例えば、ニクロムヒユーズ）を使用する
ことの必要性を取除いており、従ってニクロム工程に関
連した工程上及び歩留り上の困難性を取除いている。一
方、３　ｈｉｄｅｌｅｒ及びＭｉＳｈｒａ等の発明に於
いても、“冗長”型ＲＡＭとしてヒユーズを使用するこ
とも可能である。Ｓ　ｈｉｄｅｌｅｒ及び、Ｍｉｓｈｒ
ａ等の発明に基づいてＰＲＯＭ装置内に使用するヒユー
ズは、壁型エミッタトランジスタ（エミッタ領域が凹設
させた分離膜即ちフィールド酸化膜によって横方同寸法
が画定されているトランジスタ）であって、これらのト
ランジスタをアバランシェ動作させてエミッタ・・ベー
ス接合をブレークダウンさせるものである。 接合−込を？１なう従来技術に於ける欠点の１っどし−
（は、１込を行なったリードオンリーメモリの歩留りが
所望の値よりも低いということである。 この様に歩留りが低いということの幾つかの理由の中Ｃ
゛、エミッタ・ベース接合をアバランシェ動作さぜた後
にセルを介して過剰な電流が流れ書込をｔ１％ったセル
のベース・コレクタ接合が破壊されるという問題がある
。ベース・エミッタ接合を破壊することによってセルに
１込を行なう為に一定のパルス幅の電流パルスを使用し
た場合には、看々、デバイスを介して過剰な電流が流れ
てベース・コレクタ接合が破壊される結果となる。 本発明は、以上の点に鑑みなされたものであっＣ，Ｆ述
した如き従来技術の欠点を解消し、歩留りを低下するこ
となしに書込可能なリードオンリーメモリへ書込を行な
うことが可能な方法を提供することを目的とする。本発
明によれば、−込可能なリードオンリーメモリのセルで
構成されたアレイに於ける各セルに対し書込を行なう場
合に時開と共にランプ状に上昇する電流源を使用するも
のである。ランプ状電流パルスの期間は可変であって、
書込を行なうトランジスタのエミッタ・ベース接合が何
時破壊されるがということに応じて変化させる。この様
なランプ動作する電流源を使用することにより、接合が
破壊されたことを検知することが容易となり、且つベー
ス・コレクタ接合が破壊される前に書込電流を適切に終
了させることが可能となる。 従って、本発明に於ける書込電流は各セルの必要に応じ
て自己調節可能なものである。本発明方法によれば、書
込を行なうべきＰＲＯＭセルが異なった寸法を有するも
のであっても同一のランプ状電流を使用することが可能
なものである。更に、本発明書込方法によれば、書込を
行なったセルの抵抗を極めて正確に制御することが可能
であると共に、書込を行なったセルのベース・コレクタ
接合が影響を受けることを回避することが可能である。 更に、本発明方法によれば、大型のメモリアレイに於い
て各セルを効果的に且つ効率良く書込むことが可能であ
り、この場合にリーク電流が存在したとしてもそのこと
によって何等影響を受けることがない。一方、従来技術
に於いては、メモリアレイ内にリーク電流が発生すると
、−込電流が低下し、その結果電流源から離れて位置さ
れたセルに対しては書込が行なわれない場合が発生する
。本発明方法によれば、書込方法及びその結果得られる
メモリの両方に関連し高書込歩留り及び高信頼性を得る
ことが可能である。 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。尚、以下の本発明実ＷＡ１様
に関する説明は単に例示的なものであって何等本発明の
範囲を限定する意図をもってなされるものではない。 前述したＳ　ｈｉｄｅｌｅｒ及びＭｉｓｈｒａ等の特許
出願に記載されている方法によって製造される構成は、
選択したエミッタ・ベース接合をアバランシェ動作させ
破壊することによってＦＲＯＭを形成する為に使用する
本発明の“縦方向ヒユーズ書込技術と適合性を有するも
のである。勿論、本発明方法は、選択したＰＮ接合に対
しアバランシェ動作を起こさせその接合を破壊すること
によって書込を行なうセルを有する任意のＰＲＯＭに対
して使用することが可能なものである。尚、本発明の理
解を容易なものとする為に、３　ｈｉｄｅｌｅｒ及びＭ
ｉｓｔｅｒａのプロセスによって製造される構成につい
て以下簡単に説明する。 ３　ｈｉｄｅｌｅｒ及びＭ　１ｓｈｒａの発明によって
構成されるＰＲＯＭセルの構造を第１ａ図に示しである
。 第１ａ図に示した如く、Ｐ型基板４１内にＮ十型の埋設
層４２が形成されている。基板４１の上表面上にＮ型不
純物濃度を有するエピタキシャル層が形成されている。 このＮ型エピタキシャル層から１ビタキシヤル領域４３
が形成されており、エピタキシャル領域４３はデバイス
のコレクタの１部と、フローティングされているＰ型ベ
ース領域４４とＮ十エミッタ領域４５とを有している。 コレクタシンク４６はハードなコレクタシンク（即ち、
Ｎ＋導電型とされている）として示しである。 成る場合には、シンク４６はメモリセルの条件に応じて
ソフトなコレクタシンク（即ち、Ｎ導電型〉とすること
も可能である。第１ａ図に示した構造に於ける利点は、
デバイスに対しコレクタコンタクトとエミツタコンクタ
トのみを形成することが必要であるに過ぎないというこ
とであり、従ってベースコンタクト用の領域が排除され
て０る為にセル寸法が減少されているということである
。第１ａ図に示した構造はＳ　ｈｉｄｅｌｅｒ及びＭｉ
ｓｈｒａ等の上掲した特許出願の中に記載されている方
法によって形成される。 Ｓ　ｈｉｄｅｌｅｒ及びＭｉｓｈｒａ等のプロセスは書
込可能なリードオンリーメモリを形成する為に使用する
のに好適である。何故ならば、Ｓ　ｈｉｄｅｌｅｒ及び
Ｍｉｓｈｒａ等のプロセスに於いては従来技朔に於いて
一般的に使用されているフィールド前付調工程が取除か
れており、その結果ＮＰＮのベース・コレクタブレーク
ダウン電圧が上昇するからである。 トのブレークダウン電圧を有するものである。側壁に於
ける拡散を排除することによって、５ｈｉｄｅｌｅｒ及
びＭｉｓｈｒａ等はエミッタ開放状態でコレクタからベ
ースへのブレークダウン電圧（ＢＶｃ　Ｂ、１）を２３
７”Ｊｆｆｉ２７ｆｆ上へ上昇させている。このことは
、ベース・エミッタ接合（第１ａ図内に於いてエミッタ
４５とベース４４との間）を破壊するのに必要な電圧を
維持することが可能であるということを意味する。ベー
ス・エミッタ接合を破壊するのに必要な電流は、エミッ
タ寸法、ドーピング濃度分布、物理的なレイアウト等に
依存する。ポケット４３の様な半導体島状部の横方向寸
法を制御することによって、エミッタ寸法を±１２μの
精度に制御することが可能である。この様な横方向寸法
は分離用酸化膜の寸法を制−することによって制御され
る。 電圧ＢＶｃ　ｓ　ｏが約２３乃至２７ボルトであること
を確保することにより、エミッタ・ベース接合を破壊す
るのに十分な電流を構成体内に発生させることか可能で
ある。与えられたβ値に対し、次式の関係から明らかな
如く、電圧ＢＶｃ　ｓ　Ｏが高くなればなるほど、電圧
ＬＶＣＥＯ（即も、コレクタ・エミッタブレークダウン
電圧）は〜＠轟くなる。 ＬＶＣＥＯ＝　　ＢＶｃｓｏ／￥Ｔ 尚、シリコンに対してはｎ−３乃至４である。従って、
電圧ＬＶｃ　Ｅ　Ｏを上昇させる為には、メモリセル内
に於いてのみ（即ち、アクセス回路を除き）余分のマス
ク及びイオン注入を使用してβ−を押さえ、電圧ＬＶｃ
　Ｅ　Ｏを上昇させる。このことは、ＰＲＯＭに対して
■込歩留りを向上させることに寄与する。 第１ｂ図は、第１ａ図に示した構造の平面図であるが、
コレクタシンク４６，４６−１．４６−２．４６−３　
（第１ａ図及び１１ｂ図）の各々が１個の能動デバイス
ではなく２個の能動デノ＜イスに対し電気的コンタクト
を与えることが可能である様に変形されている。従って
、例えば、コレクタシンクＣ２（４６−２）は、エミッ
タＥ２及びＢ３　（ｌｌｂ図中に於いて４５−２及び４
５−３として示しである）を有する能動デバイスへ対す
る電気的コンタクトを形成している。埋設層４２−２は
、エミッタＥ２及びＢ３を有する２個の能動デバイスの
各々の周りを囲繞する分離用酸化膜４７の下側に於いて
コレクタシンク４６−２からこれら２つの能動デバイス
への電気的コンタクトを与えるものである。、ＩＩ化１
１４７はこれらの能動デバイスの横方向寸法を画定して
いる。 ビット線Ｂ１．Ｂ２．Ｂ３．Ｂ４が図中縦方向に走行し
て設けられている。ビット線Ｂ１乃至Ｂ４は、デバイス
の表面上に設けられた絶縁膜の上に形成されている。各
ビット線は、酸化膜を開口して設けられたコンタクトを
介して酸化膜の下側に存在するエミッタへ接続されてい
る。尚、簡単化の為に、これらのコンタクトは第１ｂ図
には示されていない。これらのビット線Ｂ１乃至Ｂ４は
、構成体上に設けられる第１導電層を形成する。次いで
、ビット線Ｂ１乃至Ｂ４の上に第２絶縁震を被着形成さ
せる。尚、ビット線は通常金属から形成するが、選択的
にドーピングしたポリシリ」ンの様なその他の導電性材
料を使用して形成することも可能である。又、第２絶縁
層は燐をドープした二酸化シリコン又は二酸化シリコン
と窒化シリコンの複合層として形成することが可能であ
る。 この第２絶縁層の上に一連の水平方向に走行するワード
線を形成する。第１ｂ図には水平す向に延在しているワ
ード線Ｗ１が示されている。各ワード線は、第１ｂ図に
示した如く、貫通導体４９−１乃至４つ−３を介してそ
の下側に存在するコレクタ領域へコンタクトされる。 第１ｂ図に示した構造に於ける利点としては、１個のコ
レクタシンクが２個の能動デバイスに対して使用するこ
とが可能であるということであり、従ってＰＲＯＭに於
いて通常使用されるコレクタシンクの数を半分に減少さ
せることが可能である。 その結果デバイスの集積度を向上させることが可能とな
る。第１ｅ図に示した別の実施例に於いては、各シンク
（例えば、Ｃ１）が４個の能動デバイス（例えば、Ｅｌ
、Ｅ２．Ｅ３．Ｅ４）にコンタクトしており、即ちシン
クの両側に夫々２個ずつ１冒される構成となっており、
この様な構成とした場合には集積度を更に向上させるこ
とが可能となる。通常、各シンクに対しＮ個の能動デバ
イスをコンタクト・させることが可能であり、この場合
にＮはその回路に於いて許容することが可能な電圧間下
によって決定される正整数である。 １個のコレクタシンクを２個以上の能動デバイスへコン
タクトさせることによって集積回路の集積度を向上させ
ることが可能な３　ｈｉｄｅｌｅｒ及びＭｉｓｈｒａ等
の発明に於ける更に別の実施例を第１ｃ図に示しである
。この場合には、第１ａ図に示した領域４６に対応する
コレクタシンク領域ＣＩ。 Ｃ２が図中の上側部分に於いて水平方向に離隔して配冒
されている。ワード線Ｗ１が水平方向に延在して設けら
れており、貫通導体５９−１及び５９−２を介し７下側
に存在するシンク領域へ電気的にコンタクトされている
。 ■ミッタ領域Ｅ１及びＥ２を包含するデバイスは、エミ
ッタ領域をコレクタシンク領域から分離させている分離
用酸化膜４７の下側に設けられている埋設層４２（第１
ｄ図に示されている）を介して対応するコレクタシンク
領域Ｃ１へ電気的に接続されている。第１ｄ図に示した
埋設層４２と同様な埋設コンタクト層によっ（エミッタ
領［Ｅ３及びＥ４がコレクタシンク領域Ｃ２へ電気的に
接続されている。本構成体の上表面上に被着形成された
絶縁層上にビット線Ｂ１乃至Ｂ４が形成されており、こ
の絶縁層を貫通して形成されているコンタクト６０−１
乃至６０−４を介して下側に存在するエミッタ領域Ｅ１
乃至Ｅ４とコンタクトかとられている。一方、ワード線
Ｗ１は、ビット線Ｂ１乃至Ｂ４の上に被着形成された絶
縁層の上に形成されている。尚、第１ｂ図に於いてエミ
ッタＥ１乃至Ｅ４に関し説明したのと同様な方法によっ
て、各ビット線Ｂ１乃至Ｂ４は、下側に設けられており
他のセルに関連している複数個のエミッタ領域へコンタ
クトしている。 ビット線Ｂ１乃至Ｂ４を有する構成体の上表面上に第２
絶縁層が被着形成されており、この第２絶縁層は、典型
的には、燐をドープした二酸化シリコンか又は二酸化シ
リコンと窒化シリコンの複合層で構成される。この第２
絶縁層の上にはメモリｔこ使用する水平方向に延在させ
たワード線が形成されている。第１Ｃ図にはワード線Ｗ
１が示さ１している。ワード線Ｗ１は第１Ｃ図に示した
如く、貫通導体５９−１及び５９−２の様な貫通導体を
２′１′シて下側に存在するコレクタシンクＣ１及びＣ
２の様な複数個のコレクタシンクへコンタクトしている
。各ワード線は、第１Ｃ図に示した様な貫通導体を介し
てワード線の下側に形成されている？！＠国のコレクタ
シンクｔ＼コンタク１へしている。 第１ｄ図は第１Ｃ図に示したＩｄ−１ｄ線に沿ってと〕
だ断面を示した断面斜視図である。第１ｄ図は、Ｐ型シ
リコン基板４１とその基板内に形成されたその他の領域
との関係を示している。Ｎｒ埋設層４２が図示した如く
、エミッタＥ１及びコレクタシンクＣ１の下側に延在し
ており、同様に、エミッタＥ２（不図示）の下鍔に延在
している。フィールド酸化膜４７は、エミッタＥ１及び
コレクタシンクＣ１の全ての側部に於いて横方向寸法を
画定している。埋設コンタクト層４２がフィールド酸化
膜４７の下側を延在しており、Ｌミツタビ１とコレクタ
シンクＣ１とを電気的に接続させている。コレクタシン
クＣ１は通常の＼導電型からＮ十導電型へ変換されるこ
とｋよコて７Ｉ、−ドなシンクとされている。Ｎエピタ
キシ１アル１１４３はその中にＰ型ベース領域４４が形
成されＣおり、このベース領域４４に対してはコンタク
トが形成されていない。一方、Ｎエピタキシャル！１４
３の中にはＮ＋エミッタ領域４５が形成されており、こ
の領域４５に対しては構成体の上表面側から電気的コン
タクトが形成される。第１ｄ図から明らかに理解される
如く、コレクタシンク領域とエミッタ領域の横方向寸法
は酸化膜４７によって画定され、ＰＲＯＭセルに於いて
ベースコンタクトを設けない構成とすることにより著し
く・１法を減少することが可能となる。この様なデバイ
スに対し書込を行なう場合には、ベース領域４４とエミ
ッタ領域４５との間のＰＮ接合を選択的にアバランシェ
動作させてＦＲＯＭ　（第１ａ図に示したタイプの複数
個のセルを有している）内に於ける選択したトランジス
タに於いてこの接合をブレークダウンさせて短絡路を形
成することにより行なわれる。この−込方法について以
下説明する。 第１を図及び第１ｇ図は、従来のニクロムにッケル・ク
ロム）を使用したものと比較して５ｈｌｄｅｆｅｒ及び
Ｍ　１ｓｈｒａ等の発明の構造を使用することによって
寸法を減少することが可能であることを示している。第
１ｆ図に示した如く、従来の構成に於いては、エミッタ
領域６１は比較的大きな面積を有しておりヒユーズリン
ク６２の一端に接続されている。ヒユーズリンク６２の
他端側はピント線Ｂ１へ接続されている。一方、エミッ
タ領域６１の代りにベース・コレクタダイオード又はシ
ョットキーコンタクトを設けることが可能である。通常
、ピット線Ｂ１はアルミニウムの様な金属で形成される
。この様なセルに書込な行なう場合、ヒユーズリンク６
２をそのままの状態とし短絡回路として残すか、又はこ
れを焼切り開回路とさせる。この様なヒユーズ及びそれ
に接続されているエミッタ領域は表面積を必要とし、従
って集積度を減少させる基となる。ニクロムヒユーズを
焼切る為にランプ状の電流を使用する場合（こは、その
上昇時間が極めて速いものでない限り信頼性の点で問題
がある。上昇時間が遅い場合には、ＭＲで表わされるジ
ュール熱が散逸され、ヒユーズを溶融する代りに酸化す
ることとなる。 第１ｇ図は、Ｓ　ｈｉｄｅｌｅｒ及びＭ　１ｓｈｒａの
発明に基づいて構成された小型の構造を示しており、ビ
ット１８１はコンタクト用の関口を介して下側に存在す
るトランジスタのエミッタＥ１へ直接的にコンタクトさ
れている。この場合に於いても、ビット線はアルミニウ
ムの様な金属で形成され、又埋設層４２はコレクタシン
ク（簡単化の為に図示していない）からエミッタ領域Ｅ
１への電気的コンタクトを与えている。第１ｆ図に示し
た従来技術と本発明によって書込が行なわれる縦方向ヒ
ユーズ構造（第１Ｑ図）とを比較することにより、本発
明によって占有空間を著しく減少することが可能である
ことが理解される。 第１ｈ図及び第１１図は、第１ｆ図及び第１ｇ図の夫々
の構造を書込むことによって得られる回路を示している
。 本発明に従ってＰＲＯＭセルへ書込を行なう場合には、
エミッタ領域４５とベース領域４４との闇のエミッタ・
ベース接合が典型的なＰＮ接合として機能する様な第１
ａ図に示した如きデバイスを複数個有する集積回路メモ
リアレイを使用する。 第１ａ図に図示したセルの状態は論理“０″状態とする
。勿論、論理状態の取極を逆にすることも可能である。 このセルの論理状態を変化させて１”を表わす状態とさ
せたい場合には、エミッタ領域４５とベース領域４４と
の闇のＰＮ接合を破壊することによって論理状態の変換
を行なう。 この場合に、接合が破壊されるということは半導体装置
の表面の下側に於いて行なわれるものであり、例えばＮ
＋Ｃｒの様な薄膜構造のものとは興なる。従って、薄膜
を溶融させることによって書込を行なう技術に於ける様
な信頼性の問題は存在しない。上述した如く、ワード線
（入力）がコレクタ４６（第１ａ図）へ接続されており
、ビット線（出力）がエミッタ４５へ接続されている。 エミッタ領ｗｉ４５とベース領域４４との間のＰＮ接合
に対し十分に大きな１流を逆バイアス状態で印加させる
ことにより、局所的に発生された熱がエミッタアルミニ
ウムシリコンコンタクト４８−１を共晶温度とさせ溶融
させる。従って、アルミニウムはエミッタ領域４５を介
して移動しエミッタ４５とベース４４との間のエミッタ
・ベース接合を短絡させる。その結果得られる構成は、
基本的には、コレクタとベースとで構成されるダイオー
ドである。 本発明に基づきＳ　ｈｉｄｅｌｅｒ及びＭｉｓｈｒａ等
の構成又はその他の構成を有するＦＲＯＭセルヘー込を
行なう書込プロセスを１２ａ図乃至第２ｇ図に示しであ
る。第２ａ図に於いて、第１ａ図乃至第１ｅ図に示した
様な“縦方向ヒユーズ（即ち、短絡路とされ焼切られた
）エミッタ構造に対して使用する書込電流を時間の関数
として示しである。 最適な書込プロセスは、書込を行なうべきプロダクトの
構成及び製造条件等の影響を受けないものであって、且
つ書込を行なうべきセルへ最適の電力量を送込むことが
可能なものである。同時に、その−込プロセスは書込を
行なう装置のベース・コレクタ接合に対し与えられる影
響を最小のものとする為にエミッタ・ベース接合のアバ
ランシェ動作に対し敏感なものでなければならない。従
って、本発明に於いては、書込電流を供給する為に使用
する電流源は接合がアバランシェ動作した後にその電力
量を減少し、そのセルに対し“書込″（即ち、エミッタ
・ベース接合が破壊される）がなされた後選択した時間
遅れを以て自動的に電力を遮断するものである。書込過
程中に於てセルのベース・コレクタ接合が破壊される場
合には、別のセルから読取を行なったり又は−込を行な
う場合にそのセルを介してリークが発生する可能性があ
る。この様な場合のリーク路は、通常、選択されたセル
に接続されているビット線から非選択状態にあるセルに
接続されているワード線へかけて形成され、その際にこ
の非選択状態にあるセルの損傷されたベース・コレクタ
接合を介してこの非選択状態にあるセルに接続されてい
るビット線へ通じ、次いで選択されたセルへ接続されて
いるワード線へ接続されている別のセルを介して形成さ
れる。当然、この様なリークは望ましいものではない。 又、非選択状態にあるセル内のＬＶＣＥＯが異常に低い
場合にも同様のリーク路が発生する。 この様なリーク路は望ましいものではなく（この様なリ
ーク路が存在するとＰＲＯＭの適切な書込を損う）、従
ってセル内に於いてＬＶｃ　Ｅ　Ｏが低下することを防
止する為に適切なデバイスの処理を行なうことが必要で
あり、そうすることによって損傷されたベース・コレク
タ接合によって発生するのと同様のリークが発生するこ
とを防止することが本質的に必要である。又、高集積度
ＰＲＯＭに於いては、セル数が増加し且つ金属配線の抵
抗が一層増大されるので、この問題は一層顕著なものと
なる。この様な電力の損失はランプ状の電流を使用する
ことによって補償される。 −込技術を選択する上で、選択したパルス幅を有する一
定の電流パルスを使用することについて検討した。しか
しながら、一定幅のパルスを使用する場合には、幾つか
のセルに於いてベース・コレクタ接合が損傷されてしま
う。何故ならば、セルに書込を行なうのに必要な電流は
、エミッタ・ベース接合面積等の様なセルパラメータや
セル特性の関数であるからである。従って、選択したパ
ルス幅を有する一定の電流パルスを使用した場合には書
込歩留りが所望の値よりも劣化するというこ″とが分っ
た。又、各々のセルのセルパラメータには変動が存在す
るので各々のセルに対しては異なった書込電流を用いる
ことが必要であるとの結論に到達した。更に、リーク路
が存在する場合もあるので印加する電力を可変のものと
することが望ましい。従って、選択したパルス幅を有す
る一定の電流源パルスを使用する場合には、電流源パル
スのパルス幅　及び／又は　その振幅を頻繁に調節する
必要がある。 各セルの条件に応じてパルス幅を調節することが可能な
可変幅定電流セルは良好なベース・］レクタ接合を残す
ものである。しかしながら、ベース・エミッタ接合をパ
ルスの立上がり端で破壊する場合には、この接合の破壊
を検知することが困難である。更に、必要とされる書込
電流は構成及び製造上の変動に依存するものである。 本発明に於いては、各セルは、時間に関しランプ状に上
昇する電流源を使用して書込が行なわれる。エミッタ・
ベース接合が何ｖｉＩ焼切られるか（即ち、破壊される
）ということに応じてこのランプ状の電流パルスの期間
を変化させる。ランプ状に上昇する電流源を使用するこ
とによりこの様な接合の破壊を容易に検知することが可
能となる。 この様な技術を使用する書込１流は各セルの必要に応じ
て自己調節可能なものである。その結果、書込上の歩留
りを向上させ、装造方法及びその結果得られる書込が行
なわれたメモリの両方に於ける信頼性を向上させること
が可能となる。 本発明に基づいて公知の構成を有する電圧検知回路と共
に使用するランプ状電流を第２ａ図及び第２ｂ図に概略
示してあり、更にその詳細を第３ｄ図に示しである。第
２ａ図に示した如く、セル又はデバイスに於いて電圧降
下が検知されるまで電流は選定時間に亘ってランプ状に
上昇する。電圧検知回路によってセル又はデバイスに於
けるこの電圧降下を検知し、電流源からの電流を小時間
ＴＰＨ維持する（尚、この場合にこの電流を上昇させる
ことも可能である）。この小時間は１乃至１０マイクロ
秒の闇の値であり、その小時間経過後ＩＩ電流源遮断す
る。この小時間のＴＰＨの開電流を維持することにより
セルに１込が行なわれ低抵抗とされることを確保し、同
時に、各セルに供給される電力−を最適化する。従って
、−込が行なわれたセルのベース・コレクタ接合が破壊
される蓋然性を最小化させている。即ち、このセルが上
述した様な方法で接続されている非選択状態にあるセル
である場合、１込が行なわれているセルを介してリーク
が発生する可能性を最小なものとしている。 各セルへ書込を行なう従来の技術に於いては、第２Ｃ図
に示した様な一連の電流パルスを使用している。所定の
セルに書込が行なわれるまＣ電流パルスが発生される。 セルを介して流れる全電流はセルパラメータの関数であ
る。各電流パルスの後に１個の検知パルスを発生させな
がら一連の検知パルスを印加することによってエミッタ
・ベース接合が焼切られたことを検知した後に、付加的
にに個の［１パルスを供給して書込を行なったセルが低
抵抗状態となることを確保する。このＫは、ベース・］
レクタ接合を損傷することなしに低抵抗路を確保する為
に必要なパルス数である。各セルに対し書込を行なうの
に必要なパルス数は各セルの特性に応じて異なる。この
技術はリーク路を介して失われた電力や異なったセルに
１込を行なうのに必要な電力−の変動に対し補償を行な
うものではなく、又ランプ状のａｌｌを使用することに
よって得ることの可能なセルの書込時間の短縮が得られ
るものでもない。後述する如く、ランプ状の電流を使用
することにより各セルの必要に応じた書込電力を供給す
ることが可能となる。 第２ｅ図及び第２ｆ図は、書込が行なわれた状態と１込
が行なわれていない状態とに於けるメモリセルの電気的
特性を表わしている。第２ｅ図に示した如く、セルの電
圧ＬＶｃ　Ｅ　Ｏは、そのセルに対し書込が行なわれて
いない場合には、約７．５ボルトである。エミッタ・ベ
ース接合が破壊された場合には、ダイオードを介しての
逆耐圧は、第２ａ図乃至第２ｄ図に関し上述したタイプ
の凹設酸化膜を使用するコレクタ・ベース接合を介して
のブレークダウン電圧に対応し約２１ボルト以上となる
。一方、その接合を介しての順方向バイアス電圧は約０
．６乃至０．７ボルトであって、ベースを開放状態とし
たエミッタからコレクタへの書込を行なっていない場合
の逆バイアス電圧は、第２ｅ図に示した如く、約３．５
ボルトである。 第２ｇ図は書込に於ける電流−電圧特性曲線を示してい
る。第２ｇ図に示した如く、書込を行なう前の電流−電
圧特性は書込を行なった後の電流一電圧特性と比較して
ヒステリシスを表わしており、即ち書込を行なった後の
電圧−電流特性曲線は著しく左側に移動されている。書
込面ＩＩＩρはセルが書込まれる時点でのデバイスの電
流である。 セルに１度書込が行なわれると、デバイス乃至はセルを
介しての電圧（エミッタ上の正電圧）は、第２ｇ図に示
した如く、約１５ボルトから約９ボルトへ著しく降下す
る。デバイス―込電流とデバイス電圧との関係を示した
このグラフに表わされた特性は、電圧ＬＶｃ　Ｅ○が成
る値よりも大きな値に確保することが重要であることを
表わしており、即ち上述した如く９ボルトに関して言え
ば、１２乃至１５ボルト以上に確保することが望ましく
、そうすることにより電圧ＬＶｃ　Ｅ　Ｏの値を超える
ことなしにアレイ内に於ける各セルの書込に対し適切な
公差を確保することが可能となる。 ビットの書込を行なう上で従うべき論理の流れを第４図
のフローチャートに示しである。第４図に示した如く、
プログラムを開始させた後に、ます書込を行なうべきア
ドレス及びビットをプログラムによって選択する。通常
、ＲＯＭメモリ内に導入すべきプログラムによって決定
されたアドレスに対応するビットの所望の状態と共にメ
モリの幾つかのアドレスに口ってアドレスが１ユニツト
インクリメントされる。コンピュータプログラムがアド
レス及びビットの状態を選択し、次いでビットが低状態
であるか否かを決定する為のテストを行なう。−込を行
なう前の各セルの状態は通常論理”　ｏ　”状態である
。エミッタ領域４５とベース領域４４との間のＰＮ接合
を破壊することによりセルに書込が行なわれ論理“１″
状態となる。 −込を行なう前に当該アドレスに於いて読取られたビッ
トが既に書込まれている場合には、そのビットは書込ま
れているはずがないので（即ち、製造が完了し書込を行
なう前の段階に於いては全てのビットが論理“Ｏ”状態
であるはずである）そのデバイス乃至ａｌｌは欠陥デバ
イスであることを表わす。そのビットに書込を行なう場
合には、コンピュータプログラムは自動的にそのビット
に対し第２ａ図に示した様なランプ状の電流を印加させ
る。次いで、コンピュータプログラムはそのビットが書
込まれたかどうかを判定する。その判定の結果が否定で
ある場合には、コンピュータプログラムは基に戻って第
２ａ図に示したランプ状の電流を再度印加させることに
よってビットの再−込を行なう。この様な動作を１６回
以上繰返した場合には、コンピュータプログラムはビッ
トに書込が行なわれないということを表示し、そのデバ
イスが欠陥デバイスであると１做してプログラムは終了
する。このことは、第４図のフローチャートの中で゛■
書込能エラー”及び“プログラム終了″として示しであ
る。ビットが書込まれると、次にパルス幅の全幅が使用
されたか否かを判別する。その判別の結果が否定である
場合には、ビットは適切に書込まれたことを意味し、従
ってコンピュータプログラムは基に戻って書込を行なう
べき次のアドレスを探し出す。このルーチーンはメモリ
に対し所望通りの１込が完全に行なわれるまで実行され
る。 何れかのビットに於いて全パルス幅を使用したことが示
された場合には、テストビットが通常のプログラムシー
ケンスによって書込まれたか否かを判別する。テストビ
ットが全パルス幅未満で書込まれ、前にアドレスしたビ
ットは全パルス幅未満で１込まれない場合には、そのデ
バイスは部分的に欠陥であると判断しプログラムが終了
すると共にそのメモリの書込を中止する。従って、その
メモリは欠陥メモリとして拒否される。 テストビットが第１■込電流ランプによって書込まれな
い場合にはそのテストビットに書込を行なわせる為にプ
ログラムは１６回までループバックする。この様なルー
プバックを１６回繰返してもテストビットが書込まれな
い場合には、プログラムは終了し、部分的に欠陥がある
ものと判断される。 第３ａ図乃至第３ｄ図は、ビットの１込を制御するのに
使用される一層詳細な波形及び書込を行なったビットに
関連した書込波形を示している。 第３ａ図は電源からの供給電圧Ｖｃｃを示している。 ｒｐｃは書込サイクルの１周期を示している。 Ｔｏ　ｖ　ｃ　ｃはビットに書込を行なう為に使用され
るランプ状に上昇する電流パルスが終了した後に電源を
遮断する為の時間遅れである。この様な時間遅れが存在
する為に、ビットが書込まれたかどうかということを検
査する為にビットを読取る為の検査パルスを時＋１１Ｔ
ＤＲＡＰ（書込後の遅れ時間を表わす）経過した後に第
３Ｃ図に示した如く検査パルスを発生することが可能で
ある。このビットに対して第３Ｃ図に示した様なパルス
幅ＴＲを有するパルスを用いて読取りが行なわれる。通
常、この時間は最低６マイクロ秒である。このパルスに
よってビットが適切に書込まれたか否かということを検
査する。電源電圧Ｖｃｃを遮断する為の時間遅れＴｏ　
ｖ　ｃ　ｃは最低１０マイクロ秒である。ビットの１込
終了後に於ける降下８８間ＴＦＶＣＣは最大約２マイク
ロ秒である。次のビットの書込を行なう前の上昇時間Ｔ
ＲＶＣＣは、同様に、最大約２マイクロ秒である。遅れ
時間ＴＤＲＰは次のヒツトの書込を行なう前に次のビッ
トを読取る為の時間を表わしており、４マイクロ秒であ
る。 全−込サイクル時ｆｌｌＴｐ　ｃは最小２８０マイクロ
秒である。 第３ｂ図はチップ選択パルスＶｃｓｐを表わしている。 チップ選択書込電圧Ｖｃｓｐは約２０ボルトの最小値と
２１ボルトの最大値とを有しているが、２０ボルトが好
適である。この電圧は低レベルｖＩＬが最小で０ボルト
から最大で０．４ボルトであるが、書込サイクルの開始
時点に於いてはＯボルトの値が推薦される。時間遅れＴ
ｏｃｓは最小８マイクロ秒でありチップ選択パルスの開
始までの遅れを表わすものであって、この時間遅れの後
に、チップ選択パルスが上昇し始める。ＴＲＣ５の時間
が経過すると、チップ選択パルスはＶｃ　ｓ　ｐの値に
上昇し、このＶｃｓｐの値は約２０ボルトのチップ選択
電圧を表わす。この上昇時間は最小１．５マイクロ秒で
あるが、最大時間２．０マイクロ秒でありこの最大時間
が推薦される。次いで、このパルスはビットの書込が行
なわれた後に時間ＴＤＡＰが経過するまで電圧Ｖｃｓρ
に維持され、次いで時間ＴＦＣＳ（チップ選択パルス降
下時間）経過することにより電圧Ｖ　ｉ　Ｌレベルへ降
下する。通常、ＴＦＣ８は最小１．５マイクロ秒で最大
２．０マイクロ秒であるが、２．０マイクロ秒が推薦さ
れる。時間遅れＴＤＡＰは通常２．０マイクＤ秒である
。時間遅れＴＤＲＡＰ（読取を行なう為書込を行なった
後６マイクロ秒の時間遅れ）の後に、パルス幅ＴＲを有
するストローブパルスが発生され、そのビットを読取っ
てそのピッ１−が書込まれたか否かを判別する。このス
トローブパルスは最大約２マイクロ秒のパルス幅を有す
る。 書込電流の特性をより詳細に第３ｄ図に示しである。第
３ｄ図に示したグラフは、電圧降下ＶｐＳを示した円１
４９の部分を餘いて１ｉｉｉｉと時間どの関係を示して
いる。実際上、領域１４９内に於いてセルを介して流れ
る電流は実質的に一定状態を維持するか、又は成る実施
形態に於いては書込を行なった後の持続時間の間継続的
に１貸させることも可能である。従って、第３ｄ図の曲
線は電圧及び電流の両方を複合的に表わすものであって
。 第２ａ図の曲線は書込を行なった後のセルを介して流れ
る実際の電流を一層正確に表わすものであるということ
に注意すべきである。第３ｄ図に示した如く、最小で約
１２マイクロ秒の時間遅れＴｏｓｐ（書込パルスに対す
る時間遅れを表わす）が経過するまで書込パルスは約ゼ
ロ電流レベルに留まる。これに続いて、初期書込電流ラ
ンプ上昇時間を表わす時間ＴＲｌ０Ｐに亘って比較的急
激に電流パルスが上昇する。この時間は最小で約０．５
マイクロ秒であり最大で３．０マイクロ秒であって、こ
の初期電流ランプから得られる最大電流は最小で約２０
ミリアンペアであり最大で約２５ミリアンペアであって
、最大電流値が推薦される。 この急激な電流上昇に続いて、電流パルスは１マイクロ
秒当たり約１ミリアンペアの書込電流ランプスリューレ
ートを表わす勾配５Ｒｒｏｐに従って上昇する。点線は
この電流ランプが最小で約１５０ミリアンペアであり最
大で１６０ミリアンペア（推薦値でもある）の最大値ｌ
ｏｐまで上昇することが可能であるということを表わし
ている。しかしながら、ヒツトが予定された通りに書込
まれる場合には、この電流ランプが最大値に到達する前
に書込が行なわれる。書込時間に於いて、電流ランプに
関連した電圧は電圧Ｖｐｓ（通常約２ボルト）分だけ降
下し、エミッタ領域４５とベース領域４４との闇のエミ
ッタ・ベース接合が破壊されたことを表わす。次いで、
時間Ｔｐ＋（書込後の保持時間と呼称される）の開電流
を維持させる。 この時間は最小で１．４マイクロ秒であり、最大で１．
６マイクロ秒であって、推薦値は１．５マイクロ秒であ
る。時間ＴＰＨの後に、電流ランプは時間ＴＦ　１ｏρ
経過後ゼロ電圧レベルへ降下する。この時間は通常数マ
イクロ秒である。従って、実際の電流パルスは最大書込
パルス幅を表わすＴｏｐ（最大値）の理論的な最大電流
パルスよりも短い時間を有するものである。１実施例に
於いては、この最大パルス幅は最小で約１３９マイクロ
秒であり最大で１４０マイクロ秒であったが、この最大
値が推薦される。この時間を第３ｄ図に示しである。 電流ランプが時間ＴＲｌ０Ｐの闇に急激に上昇するとい
うことは、検知回路を適切にイニシャライズするのみな
らず１時間を節約することを可能とする。ベース・エミ
ッタ接合が破壊されｊ＝ということの検知は、接合が破
壊された時に書込ランプ電圧に発生する急激な電圧降下
（約２ボルト）を検知することによって行なわれる。次
いで、電流を時間ＴＰＨの間保持しく所望により増加さ
せることも可能である）、接合が完全に破壊されること
を確保し、次いで時１ＩｌＩＴＦｌ＋ＪＰに亘って書込
電流を０ミリアンペアレベルへ復帰させる。 電流ランプを印加した後に、チップ選択書込電圧〈第３
ｂ図）をＯボルトへ低下させることによって論理“′１
″状態を検査し、第３ｄ図のストローブパルスを使用し
てセルからの出力を読取るビットへの書込が行なわれな
かった場合には、書込リイクルが繰返され１５回まで継
続して行なわれる。−込論理に関して前述した如く、全
部で１６回繰返した後に於いてもビットが論理１１０　
Ｍ状態に留まっている場合には、イの部分が欠陥である
と判断される。 そのビットに書込が行なわれたということが判別される
と、−込を行なう為に必要とされた電流ランプの時間が
Ｔｏｐ（最大値）未満のものであるか否かを判別する。 Ｔｏｐ未満である場合には、第３ａ図に示した如く最小
で１１５マイクロ秒である１軒の闇電源を遮断させる。 こうすることにより次のビットの１込へ移る前に書込電
流及びその他の電流によってデバイス内に発生された熱
を適切に散逸させることが可能となる。 ビットの書込を行なう前に必要とされる電流ランプの時
間がＴｏｐ（最大値）以上である場合には、その部分は
欠陥であると判断される。何故ならば、エミッタ・ベー
ス接合の破壊が行なわれる場合には２ボルトの電圧降下
が発生することにより検知されるものであるが、それが
発生しなかったということだからである。尚、Ｔｏｐ（
最大値）は最大書込パルス幅であって、通常、最大で１
３９マイクロ秒であり最大で１４０マイクロ秒であって
、最大値が推薦される。従って、この様な電圧降下が検
知されなかった場合にはそのビット及びアレイに対して
過剰な電流が供給され書込動作を行なっているビットの
コレクタ・ベース接合を破壊するか又は損傷した可能性
がある。 メモリ内の適宜のビットに対し全て所望通りの１込が行
なわれ且つ検査が行なわれると、−込工程が完了したも
のと判別される。尚、製造された状態に於いては各セル
は論理“０′状態を表わすが、何れかのセルに書込が行
なわれて論理“１″状態を表わすようにする前に、２つ
の動作が実行されねばならない。第１の動作は、ＰＲＯ
Ｍ内の全アドレスに対するブランクチェックであって、
所望のデータをＰＲＯＭ内に書込むことが可能であるか
否かということを確１Ｅ１ｊると共に各セルが実際に°
゛０″０″状態ということを確証する為のものである。 第２の動作は、ウェハ上に製造されたテストビットを読
取るものであって、書込み期間中に行なわれた動作がデ
バイスに対し損傷を与えなかったということを確証する
為のものである。このテストビットを読取る場合には、
１実施例に於いては、チップを選択状態としたままで１
２±０．５ボルトの電圧をアドレス入力の１つに印加す
ると共にその他の全てのアドレス入力に電圧ＶＩＬを印
加させる。次いで、出力ビットの１１！ｌの読取を行な
い、テストを通過する為にはそのビットは論理″’Ｏ”
（Ｖｏｌ）でなければならない。 どのアドレス入力及び出力ビットを使用するかというこ
とはプロダクトに依存する。しかしながら、これら２つ
の動作に対しての電源電圧は約６．５ボルトである。検
査中のデバイスがこれら２つのテストに合格すると、そ
のデバイスに対して書込を行なうことが可能であると判
別される。 所定のセルに電流ランプを印加している期間中、電圧降
下回路く即ち、セルが１込まれた後に電圧降下Ｖｐｓを
検知する回路）は電流ランプの初期値化の過程中である
最初の約３マイクロ秒の間禁止される必要がある。何故
ならば、この期間中に於いて、電流がその公称値に復帰
する際に電流のオーバーシュートやその様な電流に関連
して電圧降下が発生する可能性があるからである。この
様な禁止回路を設けることにより検知回路が不測の電圧
降下をセルの書込が行なわれたことを表わすものとして
誤って判断することを防止することが可能となる。 書込を行なうべきメモリ内の全てのセルに対して１込が
行なわれると、メモリの全体に対して読取が行なわれ入
力コードと比較される。メモリの書込まれた状態と入力
コードとの闇に矛盾が発見された場合には、そのメモリ
は拒否される。 上述した説明に於いて、パルス遅れはそのレベルへ変化
していくまでの時間として測定してあり、パルス幅はそ
のレベルに到達した後に測定してあり、又上昇時間及び
降下時間は振幅の１０％から９０％の間で測定しである
。 上述した方法で書込を行なったＰＲＯＭは極めて＾い信
頼性及び歩留りを有するものである。暫定的なデータに
よれば、書込歩留りは９７％を超えており、２７０億セ
ル時間を超えた寿命試験に於いてセルに関連した欠陥は
発生しなかった。２，０４８×８ビツト　１６’Ｋ　　
ＰＲＯＭに関して行なった試験に於いて、１２５℃の周
囲温度で１７０万デバイス時間、に於ける結果は、１，
０００時間当たり０．１２％未満の欠陥率であった。 本発明のその他の利点としては、電流ランプ技術を使用
しているので書込期間中に於けるソケット接触抵抗の効
果を最小のものとすることが可能であるということであ
る。セルを書込むのに必要な電流は最大の検知電流又は
読取電流よりも１桁以上大きなものであり、従って通常
のデバイス操作に於いて不用意に書込が行なわれるとい
うことはない。１実施例に於いては、書込シーケンスが
チップ選択上の電圧（Ｖｃｓｐ−２０ボルト）を使用し
て書込回路へエキストラのベース駆動を与えている。こ
のことは書込期間中に於けるセルへの電力ロスを補償す
る。 第５ａ図及び第５ｂ図は従来技術と比較して本発明の書
込電流ランプの利点を表わしている。第５ａ図は書込電
流１ｐに対しセルＴｐを書込む為の時間の対数をとって
表わしたグラフである。従って、第５ａ図のグラフに於
いて、縦軸はβｎ＜Ｔｐ　）であり横軸は書込電流であ
る。第５ａ図から明らかな如く、書込電流が増加すると
略直線的にβｎ（Ｔｐ）が減少している。しかしながら
、この特性曲線の領１ｉｉ１５０で示した部分には小さ
な窪みが現われており、その理由は不明である。 しかしながら、この小さな窪みは４２ｎ（Ｔｐ）とＩＰ
との間の関係を表わす曲線が本質的に直線的Ｃ゛あると
いうことを希釈するものではない。第５Ｄ図はランプ状
に変化する電流を使用することによって第５ａ図に示し
た関係を有益なものとしたかということを表わしている
。 本発明に基づいて発生される時間の関数として増加４る
電、＾Ｉｐは時間ｔ１の間は平均値１ｐとして表わされ
、ｔｌとｔ２の間の時間は平均値筒Ｆｉｔ　ｆ　ｐ　２
であり、ｔ２及びｔ３の間の時間は平均瞼電流Ｉ　Ｐ　
３としで表わすことが可能である。勿論、時間を更に細
かく細分化することが可能であり、その場合には付加的
な平均値電流が必要となる。ランプ動作するｌＩ流に於
いては、電流が増加すると共に書込を行なう為の時間は
連続的に減少する。従って、時間

【Ｉの期間中に発生さ
れた平均値電流１ｐ＋を使用した結果セルへの書込が行
なわれなかった場合に、ｔｌとｔｌとの間ｌ−′】時間
に発生される平均１ａｉｔ流ＩＰ２を使用し−Ｃｔｒル
を書込む場合にはその時間が短くなっていに、１１から
１２の間の時間に於いてもセルｌ＼のｄｊｉΔか行なわ
れなかった場合には、［２から［３Ｕ〕間の時間に発生
される平均値電流ＩＰ３を使用しくセルへの書込を行な
うが、その場合に必要とされる時間は更に短くなってい
る。従って、本発明ｔ／、ｌランプ動作する電流を使用
することにより、呂セルの条件に応じ−Ｃ必要とされる
電流値が自動的（ご調節されてそのセルの必要に応じて
セルをｌｌ込む為に必要な電力値が最適化される。 各ＰＲＯＭは、通常、内部的なテスト用の行及びテスト
用の列を有している。これらのＩ　４ストラのセルはデ
バイス上の選択された入カピシ・＼特別の電圧を印加す
ることによってアクセスされる。 ウェハの試験中に、これらのテスト用のヒルがアドレス
されワード線及びビット線のショート、アドレス上の問
題、セルのリークその他の欠陥を検知する為に特別に構
成されたパターンに従って書込が行なわれる。ウェハテ
ストに於いてテストアレイ内の全てのセルに関してテス
ト“が行なわれ、セルか１富であることを確保すると共
に異常なセルを検知する。テスト用の行及びテスト用の
列内に於ける付加的なビットは、パッケージングを行な
った後に最終テストに於いて再度書込が行なわれ６品質
性を保証する。これらのセルを再び使用してデバイスの
ＤＣ及びＡＣ性能を再度チェックする。その結果は本発
明の■込技術と相俟って、６品質であり、且つ書込歩留
りの高いＰＲＯＭを提供することとなる。 以上、本発明の具体的構成に付いて詳細に説明したが、
本弁明はこれら具体例にのみ限定される）＼きものでは
なく、本発明の技術的範囲を逸脱することなしに種々の
変形が可能であることは勿論である。特に、本明細−に
於いて説明したＰＲＯＩｖｌ　１１込方沫は上述した３
　ｈｉｄｅｌｅｒ及びＭｉｓｈｒａ等の構成のみならず
その他の任意の構成に於いて存在ｊるエミッタとベース
との間のＰＮ接合に関しく適用することが可能なもので
ある。

【図面の簡単な説明】

第１ａ図は３　ｈ＋ｄｅ＋ｅｒ及びＭｉＳｈｒａｌの光
間に基づいて構成されたＰＲＯＭセルを示したｈ面図、
第１ｂ図は第１ａ図に示した構造と同Ｓな構造を有する
ＰＲＯＭセルを示した平面図、第１Ｃ図は第１ａ図のＰ
　ＲＯＭセルの別の実施例を示しＩＬ　ｉｌ’面図、第
１ｄ区は第１Ｃ図に示した構造の１部を示した部分断面
斜視図、第１ｅ図乃至第１１．１図は５ｈｉｄｅｌａｒ
及び〜ｌ１ｓｈｒａ等の発明の構成を使用することによ
りデバイス寸法を減少することか可能であることを示し
た各説明図、第１ｈ図及び第１１図は書込を行なう前の
状態と後の状態とを比較的に示した第１ｆ図及び第１ｇ
図に夫々対応する各回路図、第２ａ図乃至第２Ω図は本
発明に基づいてＰ　ＲＯＭセルに書込を行なう為に使用
−４る書込電流の特性を示した各グラフ図、第３ａ図１
５至第３ｄ図は本発明に基づいてＰＲＯＭセルに病込を
行なう場合に使用する電流信号の波形を詳細に示した各
説明図、第４図は本発明に基づいて細込壱行なう場合の
論理を示したフローチャート図、第５ａ図及び第５ｂ図
は従来技術と比較して本発明に於いてランプ動作する書
込電流を使用することによって得ることが可能な利点を
説明するのに便利な各グラフ図、である。 （符号の説明） ４１：　１板 ４２：　埋設層 ４３：　エピタキシャル層 ４４：　ベース領域 ４５：　エミッタ領域 ４６：　コレクタシンク ４７：　フィールド酸化膜 １Ｆ出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント ］−ボレーション 同　　　　　　　　小　　　橋　　　正　　　　明　　
°　・　］し１而の１Ｐ−ａ（内容に変更なし） ＦＩＧ、　ｌｃ　　　　　　　　　　　　　　　　ＦＩ
Ｇ、　１ｄＦＩＧ、　２　ｅ　　　　　　　　　　　Ｆ
ＩＧ、　２ｆ０　２　４　６　８　１０　１２　１４　
１６　　＋８Ｖ、、ｖＦＩＧ、５ａ ↑Ｉ　　　　ｔ２．ｔ３　　　　時間 ＦＩＧ、５ｂ 手続補正！（方式） ％式％ １、事件の表示　　　昭和５８年　特　許　願　第　２
４９６２　　号２、発明の名称　　　接合書込型リード
オンリーメモリの■込方法３、補正をする者 事件との関係　　　特許出願人 コーポレーション ４、代理人 ５、補正命令の日付　　昭和５８年５月１１日（５８年
５月３１日発送）６、補正により増加する発明の数　　
　な　　し７、補正の対象　　　　図　　面 ８、補正の内容　　　　別紙の通り ７８

Claims (1)

1. 【特許請求の範囲】 １、ＰＲＯＭ内のトランジスタの１込方法であって、前
   記トランジスタが第１導電型のコレクタ領域と、第２導
   電型のベース領域と、第１導電型のエミッタ領域とを有
   しており、前記二ｌレクタ領域への第１電気的コンタク
   トが形成されると共に前記エミッタ領域への第２電気的
   コンタクトが形成されており、前記方法が、エミッタ・
   ベース接合を逆バイアスする様に前記エミッタコンタク
   トとコレクタコンタクトとの閤に時間と共に変化する電
   流を印加させ、電圧上昇が急激に停止すると共に前記電
   圧が時下する時間を検知し、前記電圧降下の後選択時間
   の間前記電流を維持させて、前記エミッタ・ベース接合
   を破壊させ低抵抗路を形成することを特徴とする書込方
   法。 ２、上記第１項に於いて、前記電圧降下の後前記１！流
   を維持する時間は、エミッタ・ベース接合を介して及び
   ベース・コレクタ接合を介して低抵抗路が確立されるこ
   とを確保すると共に、ベース・コレクタ接合が破壊され
   ないことを確保する様に選定されるものであることを特
   徴とする方法。 ３、上記第２項に於いて、前記電流を維持する時間は１
   乃至１０マイクロ秒であることを特徴とする方法。 ４、上記第１項に於いて、ランプ電圧に於ける電圧降下
   を検知して前記選択時間が経過した後に前記エミッタコ
   ンタクトとコレクタコンタクトの間の電圧をゼロへ降下
   させることを特徴とする方法。