JPH0247040B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、バイポーラ型の書込可能なリードオ
ンリーメモリ（以下、PROMとも略称する）に
関するものであつて、更に詳細には、接合書込型
PROMの書込方法に関するものである。

書込可能なリードオンリーメモリは半導体技術
に於いて従来公知である。書込可能な半導体メモ
リに関する最初の特許の１つは、1965年６月22日
に発行された米国特許第3191151号であつて、こ
の特許は書込可能なダイオードアレイを開示して
いる。上掲した発明者Priceの米国特許に開示さ
れたダイオードアレイは、互いに直列して接続さ
せた２個のダイオードからなる対を複数個有する
ものである。そのアレイに書込を行なう場合に、
直列接続したダイオードの選択した対を介して適
切な方向に適切な大きさの電流パルスを通過させ
るものであつて、その際に順方向バイアスされた
ダイオードには影響を与えることなく逆方向バイ
アスされたダイオードの接合を短絡路とさせるも
のである。上掲した特許は、更にヒユーズを使用
することを開示しており、そのヒユーズは破壊さ
れることによつて回路を導通状態から非導通状態
へ変換させるものである。書込可能なリードオン
リーメモリを開示するその他の特許としては、例
えば米国特許第3733690号、第3742592号、第
3848238号等がある。これらの特許は、選択した
デバイスに書込を行なう為にアバランシエブレー
クダウンを使用する書込可能なリードオンリーメ
モリ及びPriceの米国特許第3191151号に於けるの
と同様な接合に於けるアバランシエブレークダウ
ンを起こさせる方法の両方を開示するものであ
る。

従来、PN接合のアバランシエブレークダウン
を従来技術の凹設型酸化分離構造（例えば、1972
年３月７日に発行されたPeltzerの米国特許第
3648125号に開示されている技術）と結合させて
PN接合をアバランシエブレークダウンさせるこ
とによつて書込を行なうことが可能なPROMを
形成することは不可能であつた。何故ならば、こ
の様なPN接合をブレークダウンさせるのに必要
な電圧は酸化分離した構造のブレークダウン電圧
と近似したものであつたからである。しかしなが
ら、1982年１月４日に出願した米国特許出願第
336802号（発明者：Shideler及びMishra、名
称：スタンダードなRAM／PROM及び横方向
PNPセルRAM用の酸化分離プロセス（Oxide
Ｉ solation Process for Standard RAM／
PROM and Lateral PNP Cell RAM）、出願
人：フエアチアイルド カメラ アンド インス
トルメント コーポレーシヨン）に於いては、従
来の酸化分離工程に於ける問題点を逆利用して接
合書込型リードオンリーメモリ（接合書込型
PROM）を製造するのに好適な構成を提供して
いる。このShideler及びMishra等の発明によれ
ば、従来の凹設型酸化分離構造、特に凹設した酸
化膜に隣接する分離された半導体島状部の側壁領
域に関連したブレークダウン電圧が著しく増加さ
れている。このことは、Ｐ型基板の上に形成した
Ｎ型エピタキシヤル層を使用し、エピタキシヤル
層の熱酸化工程中に凹設させた酸化膜に隣接して
Ｎ型の不純物が蓄積されることを利用し、デバイ
スのフイールド領域内にチヤンネルストツプを形
成する為に使用するＰ型不純物がシリコン島状部
の側壁へ到達することを防止することによつて行
なわれる。更に、この方法を使用してPROMを
製造する場合には、半導体島状部内に形成される
NPN縦方向トランジスタのコレクタ・エミツタ
ブレークダウン電圧（LV_CEO）が、NPN縦方向
トランジスタのＰ型ベース領域によつて占有され
るべきシリコン島状部の部分内にＰ型不純物を注
入させることによつて増加されるということが開
示されている。

Shideler及びMishra等の発明に於ける１実施
例に於いては、PROMは複数個のトランジスタ
から形成されており、そのトランジスタの各々は
エミツタとフローテイングさせたベースとコレク
タとを有しており、選定したトランジスタの各々
のエミツタ・ベース接合を書込電流で破壊するも
のであつて、従来技術に於けるヒユーズ（例え
ば、ニクロムヒユーズ）を使用することの必要性
を取除いており、従つてニクロム工程に関連した
工程上及び歩留り上の困難性を取除いている。一
方、Shideler及びMishra等の発明に於いても、
“冗長”型RAMとしてヒユーズを使用すること
も可能である。Shideler及びMishra等の発明に
基づいてPROM装置内に使用するヒユーズは、
壁型エミツタトランジスタ（エミツタ領域が凹設
させた分離膜即ちフイールド酸化膜によつて横方
向寸法が画定されているトランジスタ）であつ
て、これらのトランジスタをアバランシエ動作さ
せてエミツタ・ベース接合をブレークダウンさせ
るものである。

接合書込を行なう従来技術に於ける欠点の１つ
としては、書込を行なつたリードオンリーメモリ
の歩留りが所望の値よりも低いということであ
る。この様に歩留りが低いということの幾つかの
理由の中で、エミツタ・ベース接合をアバランシ
エ動作させた後にセルを介して過剰な電流が流れ
書込を行なつたセルのベース・コレクタ接合が破
壊されるという問題がある。ベース・エミツタ接
合を破壊することによつてセルに書込を行なう為
に一定のパルス幅の電流パルスを使用した場合に
は、屡々、デバイスを介して過剰な電流が流れて
ベース・コレクタ接合が破壊される結果となる。

本発明は、以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消し、歩留
りを低下することなしに書込可能なリードオンリ
ーメモリへ書込を行なうことが可能な方法を提供
することを目的とする。本発明によれば、書込可
能なリードオンリーメモリのセルで構成されたア
レイに於ける各セルに対し書込を行なう場合に時
間と共にランプ状に上昇する電流源を使用するも
のである。ランプ状電流パルスの期間は可変であ
つて、書込を行なうトランジスタのエミツタ・ベ
ース接合が何時破壊されるかということに応じて
変化させる。この様なランプ動作する電流源を使
用することにより、接合が破壊されたことを検知
することが容易となり、且つベース・コレクタ接
合が破壊される前に書込電流を適切に終了させる
ことが可能となる。

従つて、本発明に於ける書込電流は各セルの必
要に応じて自己調節可能なものである。本発明方
法によれば、書込を行なうべきPROMセルが異
なつた寸法を有するものであつても同一のランプ
状電流を使用することが可能なものである。更
に、本発明書込方法によれば、書込を行なつたセ
ルの抵抗を極めて正確に制御することが可能であ
ると共に、書込を行なつたセルのベース・コレク
タ接合が影響を受けることを回避することが可能
である。更に、本発明方法によれば、大型のメモ
リアレイに於いて各セルを効果的に且つ効率良く
書込むことが可能であり、この場合にリーク電流
が存在したとしてもそのことによつて何等影響を
受けることがない。一方、従来技術に於いては、
メモリアレイ内にリーク電流が発生すると、書込
電流が低下し、その結果電流源から離れて位置さ
れたセルに対しては書込が行なわれない場合が発
生する。本発明方法によれば、書込方法及びその
結果得られるメモリの両方に関連し高書込歩留り
及び高信頼性を得ることが可能である。

以下、添付の図面を参考に、本発明の具体的実
施の態様について詳細に説明する。尚、以下の本
発明実施態様に関する説明は単に例示的なもので
あつて何等本発明の範囲を限定する意図をもつて
なされるものではない。

前述したShideler及びMishra等の特許出願に
記載されている方法によつて製造される構成は、
選択したエミツタ・ベース接合をアバランシエ動
作させ破壊することによつてPROMを形成する
為に使用する本発明の“縦方向ヒユーズ”書込技
術と適合性を有するものである。勿論、本発明方
法は、選択したPN接合に対しアバランシエ動作
を起こさせその接合を破壊することによつて書込
を行なうセルを有する任意のPROMに対して使
用することが可能なものである。尚、本発明の理
解を容易なものとする為に、Shideler及び
Mishraのプロセスによつて製造される構成につ
いて以下簡単に説明する。

Shideler及びMishraの発明によつて構成され
るPROMセルの構造を第１ａ図に示してある。
第１ａ図に示した如く、Ｐ型基板４１内にＮ＋型
の埋設層４２が形成されている。基板４１の上表
面上にＮ型不純物濃度を有するエピタキシヤル層
が形成されている。このＮ型エピタキシヤル層か
らエピタキシヤル領域４３が形成されており、エ
ピタキシヤル領域４３はデバイスのコレタクの１
部と、フローテイングされているＰ型ベース領域
４４とＮ＋エミツタ領域４５とを有している。コ
レクタシンク４６はハードなコレクタシンク（即
ち、Ｎ＋導電型とされている）として示してあ
る。或る場合には、シンク４６はメモリセルの条
件に応じてソフトなコレクタシンク（即ち、Ｎ導
電型）とすることも可能である。第１ａ図に示し
た構造に於ける利点は、デバイスに対しコレクタ
コンタクトとエミツタコンタクトのみを形成する
ことが必要であるに過ぎないということであり、
従つてベースコンタクト用の領域が排除されてい
る為にセル寸法が減少されているということであ
る。第１ａ図に示した構造はShideler及び
Mishra等の上掲した特許出願の中に記載されて
いる方法によつて形成される。

Shideler及びMishra等のプロセスは書込可能
なリードオンリーメモリを形成する為に使用する
のに好適である。何故ならば、Shideler及び
Mishra等のプロセスに於いては従来技術に於い
て一般的に使用されているフイールド前付着工程
が取除かれており、その結果NPNのベース・コ
レクタブレークダウン電圧が上昇するからであ
る。従来の酸化分離した構造に於いては、約16ボ
ルトのブレークダウン電圧を有するものである。
側壁に於ける拡散を排除することによつて、
Shideler及びMishra等はエミツタ開放状態でコ
レクタからベースへのブレークダウン電圧
（BV_CBO）を23乃至27ボルトへ上昇させている。
このことは、ベース・エミツタ接合（第１ａ図内
に於いてエミツタ４５とベース４４との間）を破
壊するのに必要な電圧を維持することが可能であ
るということを意味する。ベース・エミツタ接合
を破壊するのに必要な電流は、エミツタ寸法、ド
ーピング濃度分布、物理的なレイアウト等に依存
する。ポケツト４３の様な半導体島状部の横方向
寸法を制御することによつて、エミツタ寸法を±
１／2μｍの精度に制御することが可能である。
この様な横方向寸法は分離用酸化膜の寸法を制御
することによつて制御される。

電圧BV_CBOが約23乃至27ボルトであることを確
保することにより、エミツタ・ベース接合を破壊
するのに十分な電流を構成体内に発生させること
が可能である。与えられたβ値に対し、次式の関
係から明らかな如く、電圧BV_CBOが高くなればな
るほど、電圧LV_CEO（即ち、コレクタ・エミツタ
ブレークダウン電圧）は一層高くなる。

LV_CEO＝BV_CBO／ⁿ√ 尚、シリコンに対してはｎ＝３乃至４である。
従つて、電圧LV_CEOを上昇させる為には、メモリ
セル内に於いてのみ（即ち、アクセス回路を除
き）余分のマスク及びイオン注入を使用してβ値
を押さえ、電圧LV_CEOを上昇させる。このこと
は、PROMに対して書込歩留りを向上させるこ
とに寄与する。

第１ｂ図は、第１ａ図に示した構造の平面図で
あるが、コレクタシンク４６，４６−１，４６−
２，４６−３（第１ａ図及び第１ｂ図）の各々が
１個の能動デバイスではなく２個の能動デバイス
に対し電気的コンタクトを与えることが可能であ
る様に変形されている。従つて、例えば、コレク
タシンクＣ２（４６−２）は、エミツタＥ２及び
Ｅ３（第１ｂ図中に於いて４５−２及び４５−３
として示してある）を有する能動デバイスへ対す
る電気的コンタクトを形成している。埋設層４２
−２は、エミツタＥ２及びＥ３を有する２個の能
動デバイスの各々の周りを囲繞する分離用酸化膜
４７の下側に於いてコレクタシンク４６−２から
これら２つの能動デバイスへの電気的コンタクト
を与えるものである。酸化膜４７はこれらの能動
デバイスの横方向寸法を画定している。

ビツト線Ｂ１，Ｂ２，Ｂ３，Ｂ４が図中縦方向
に走行して設けられている。ビツト線Ｂ１乃至Ｂ
４は、デバイスの表面上に設けられた絶縁膜の上
に形成されている。各ビツト線は、酸化膜を開口
して設けられたコンタクトを介して酸化膜の下側
に存在するエミツタへ接続されている。尚、簡単
化の為に、これらのコンタクトは第１ｂ図には示
されていない。これらのビツト線Ｂ１乃至Ｂ４
は、構成体上に設けられる第１導電層を形成す
る。次いで、ビツト線Ｂ１乃至Ｂ４の上に第２絶
縁層を被着形成させる。尚、ビツト線は通常金属
から形成するが、選択的にドーピングしたポリシ
リコンの様なその他の導電性材料を使用して形成
することも可能である。又、第２絶縁層は燐をド
ープした二酸化シリコン又は二酸化シリコンと窒
化シリコンの複合層として形成することが可能で
ある。この第２絶縁層の上に一連の水平方向に走
行するワード線を形成する。第１ｂ図は水平方向
に延在しているワード線Ｗ１が示されている。各
ワード線は、第１ｂ図に示した如く、貫通導体４
９−１乃至４９−３を介してその下側に存在する
コレクタ領域へコンタクトされる。

第１ｂ図に示した構造に於ける利点としては、
１個のコレクタシンクが２個の能動デバイスに対
して使用することが可能であるということであ
り、従つてPROMに於いて通常使用されるコレ
クタシンクの数を半分に減少させることが可能で
ある。その結果デバイスの集積度を向上させるこ
とが可能となる。第１ｅ図に示した別の実施例に
於いては、各シンク（例えば、Ｃ１）が４個の能
動デバイス（例えば、Ｅ１，Ｅ２，Ｅ３，Ｅ４）
にコンタクトしており、即ちシンクの両面に夫々
２個ずつ配置される構成となつており、この様な
構成とした場合には集積度を更に向上させること
が可能となる。通常、各シンクに対しＮ個の能動
デバイスをコンタクトさせることが可能であり、
この場合にＮはその回路に於いて許容することが
可能な電圧降下によつて決定される正整数であ
る。

１個のコレクタシンクを２個以上の能動デバイ
スへコンタクトさせることによつて集積回路の集
積度を向上させることが可能なShideler及び
Mishra等の発明に於ける更に別の実施例を第１
ｃ図に示してある。この場合には、第１ａ図に示
した領域４６に対応するコレクタシンク領域Ｃ
１，Ｃ２が図中の上側部分に於いて水平方向に離
隔して配置されている。ワード線Ｗ１が水平方向
に延在して設けられており、貫通導体５９−１及
び５９−２を介して下側に存在するシンク領域へ
電気的にコンタクトされている。

エミツタ領域Ｅ１及びＥ２を包含するデバイス
は、エミツタ領域をコレクタシンク領域から分離
させている分離用酸化膜４７の下側に設けられて
いる埋設層４２（第１ｄ図に示されている）を介
して対応するコレクタシンク領域Ｃ１へ電気的に
接続されている。第１ｄ図に示した埋設層４２と
同様な埋設コンタクト層によつてエミツタ領域Ｅ
３及びＥ４がコレクタシンク領域Ｃ２へ電気的に
接続されている。本構成体の上表面上に被着形成
された絶縁層上にビツト線Ｂ１乃至Ｂ４が形成さ
れており、この絶縁層を貫通して形成されている
コンタクト６０−１乃至６０−４を介して下側に
存在するエミツタ領域Ｅ１乃至Ｅ４とコンタクト
がとられている。一方、ワード線Ｗ１は、ビツト
線Ｂ１乃至Ｂ４の上に被着形成された絶縁層の上
に形成されている。尚、第１ｂ図に於いてエミツ
タＥ１乃至Ｅ４に関し説明したのと同様な方法に
よつて、各ビツト線Ｂ１乃至Ｂ４は、下側に設け
られており他のセルに関連している複数個のエミ
ツタ領域へコンタクトしている。

ビツト線Ｂ１乃至Ｂ４を有する構成体の上表面
上に第２絶縁層が被着形成されており、この第２
絶縁層は、典型的には、燐をドープした二酸化シ
リコンか又は二酸化シリコンと窒化シリコンの複
合層で構成される。この第２絶縁層の上にはメモ
リに使用する水平方向に延在させたワード線が形
成されている。第１ｃ図にはワード線Ｗ１が示さ
れている。ワード線Ｗ１は第１ｃ図に示した如
く、貫通導体５９−１及び５９−２の様な貫通導
体を介して下側に存在するコレクタシンクＣ１及
びＣ２の様な複数個のコレクタシンクへコンタク
トしている。各ワード線は、第１ｃ図に示した様
な貫通導体を介してワード線の下側に形成されて
いる複数個のコレクタシンクへコンタクトしてい
る。

第１ｄ図は第１ｃ図に示した１ｄ−１ｄ線に沿
つてとつた断面を示した断面斜視図である。第１
ｄ図は、Ｐ型シリコン基板４１とその基板内に形
成されたその他の領域との関係を示している。Ｎ
＋埋設層４２が図示した如く、エミツタＥ１及び
コレクタシンクＣ１の下側に延在しており、同様
に、エミツタＥ２（不図示）の下側に延在してい
る。フイールド酸化膜４７は、エミツタＥ１及び
コレクタシンクＣ１の全ての側部に於いて横方向
寸法を画定している。埋設コンタクト層４２がフ
イールド酸化膜４７の下側を延在しており、エミ
ツタＥ１とコレクタシンクＣ１とを電気的に接続
させている。コレクタシンクＣ１は通常のＮ導電
型からＮ＋導電型へ変換されることによつてハー
ドなシンクとされている。Ｎエピタキシヤル層４
３はその中にＰ型ベース領域４４が形成されてお
り、このベース領域４４に対してはコンタクトが
形成されていない。一方、Ｎエピタキシヤル層４
３の中にはＮ＋エミツタ領域４５が形成されてお
り、この領域４５に対しては構成体の上表面側か
ら電気的コンタクトが形成される。第１ｄ図から
明らかに理解される如く、コレクタシンク領域と
エミツタ領域の横方向寸法は酸化膜４７によつて
画定され、PROMセルに於いてベースコンタク
トを設けない構成とすることにより著しく寸法を
減少することが可能となる。この様なデバイスに
対し書込を行なう場合には、ベース領域４４とエ
ミツタ領域４５との間のPN接合を選択的にアバ
ランシエ動作させてPROM（第１ａ図に示したタ
イプの複数個のセルを有している）内に於ける選
択したトランジスタに於いてこの接合をブレーク
ダウンさせて短絡路を形成することにより行なわ
れる。この書込方法について以下説明する。

第１ｆ図及び第１ｇ図は、従来のニクロム（ニ
ツケル・クロム）を使用したものと比較して
Shideler及びMishra等の発明の構造を使用する
ことによつて寸法を減少することが可能であるこ
とを示している。第１ｆ図に示した如く、従来の
構成に於いては、エミツタ領域６１は比較的大き
な面積を有しておりヒユーズリンク６２の一端に
接続されている。ヒユーズリンク６２の他端側は
ビツト線Ｂ１へ接続されている。一方、エミツタ
領域６１の代りにベース・コレクタダイオード又
はシヨツトキーコンタクトを設けることが可能で
ある。通常、ビツト線Ｂ１はアルミニウムの様な
金属で形成される。この様なセルに書込を行なう
場合、ヒユーズリンク６２をそのままの状態とし
短絡回路として残すか、又はこれを焼切り開回路
とさせる。この様なヒユーズ及びそれに接続され
ているエミツタ領域は表面積を必要とし、従つて
集積度を減少させる基となる。ニクロムヒユーズ
を焼切る為にランプ状の電流を使用する場合に
は、その上昇時間が極めて速いものでない限り信
頼性の点で問題がある。上昇時間が遅い場合に
は、I²Rで表わされるジユール熱が散逸され、ヒ
ユーズを溶融する代りに酸化することとなる。

第１ｇ図は、Shideler及びMishraの発明に基
づいて構成された小型の構造を示しており、ビツ
ト線Ｂ１はコンタクト用の開口を介して下側に存
在するトランジスタのエミツタＥ１へ直接的にコ
ンタクトされている。この場合に於いても、ビツ
ト線はアルミニウムの様な金属で形成され、又埋
設層４２はコレクタシンク（簡単化の為に図示し
ていない）からエミツタ領域Ｅ１への電気的コン
タクトを与えている。第１ｆ図に示した従来技術
と本発明によつて書込が行なわれる縦方向ヒユー
ズ構造（第１ｇ図）とを比較することにより、本
発明によつて占有空間を著しく減少することが可
能であることが理解される。

第１ｈ図及び第１ｉ図は、第１ｆ図及び第１ｇ
図の夫々の構造を書込むことによつて得られる回
路を示している。

本発明に従つてPROMセルへ書込を行なう場
合には、エミツタ領域４５とベース領域４４との
間のエミツタ・ベース接合が典型的なPN接合と
して機能する様な第１ａ図に示した如きデバイス
複数個有する集積回路メモリアレイを使用する。
第１ａ図に図示したセルの状態は論理“０”状態
とする。勿論、論理状態の取極を逆にすることも
可能である。このセルの論理状態を変化させて
“１”を表わす状態とさせたい場合には、エミツ
タ領域４５とベース領域４４との間のPN接合を
破壊することによつて論理状態の変化を行なう。
この場合に、接合が破壊されるということは半導
体装置の表面の下側に於いて行なわれるものであ
り、例えばNiCrの様な薄膜構造のものとは異な
る。従つて、薄膜を溶融させることによつて書込
を行なう技術に於ける様な信頼性の問題は存在し
ない。上述した如く、ワード線（入力）がコレク
タ４６（第１ａ図）へ接続されており、ビツト線
（出力）がエミツタ４５へ接続されている。エミ
ツタ領域４５とベース領域４４との間のPN接合
に対し十分に大きな電流を逆バイアス状態で印加
させることにより、局所的に発生された熱がエミ
ツタアルミニウムシリコンコンタクト４８−１を
共晶温度とさせ溶融させる。従つて、アルミニウ
ムはエミツタ領域４５を介して移動しエミツタ４
５とベース４４との間のエミツタ・ベース接合を
短絡させる。その結果得られる構成は、基本的に
は、コレクタとベースとで構成されるダイオード
である。

本発明に基づきShideler及びMishra等の構成
又はその他の構成を有するPROMセルへ書込を
行なう書込プロセスを第２ａ図乃至第２ｇ図に示
してある。第２ａ図に於いて、第１ａ図乃至第１
ｅ図に示した様な“縦方向ヒユーズ”（即ち、短
絡路とされ焼切られた）エミツタ構造に対して使
用する書込電流を時間の関数として示してある。
最適な書込プロセスは、書込を行なうべきプロダ
クトの構成及び製造条件等の影響を受けないもの
であつて、且つ書込を行なうべきセルへ最適の電
力量を送込むことが可能なものである。同時に、
その書込プロセスは書込を行なう装置のベース・
コレクタ接合に対し与えられる影響を最小のもの
とする為にエミツタ・ベース接合のアバランシエ
動作に対し敏感なものでなければならない。従つ
て、本発明に於いては、書込電流を供給する為に
使用する電流源は接合がアバランシエ動作した後
にその電力量を減少し、そのセルに対し“書込”
（即ち、エミツタ・ベース接合が破壊される）が
なされた後選択した時間遅れを以て自動的に電力
を遮断するものである。書込過程中に於てセルの
ベース・コレクタ接合が破壊される場合には、別
のセルから読取を行なつたり又は書込を行なう場
合にそのセルを介してリークが発生する可能性が
ある。この様な場合のリーク路は、通常、選択さ
れたセルに接続されているビツト線から非選択状
態にあるセルに接続されているワード線へかけて
形成され、その際にこの非選択状態にあるセルの
損傷されたベース・コレクタ接合を介してこの非
選択状態にあるセルに接続されているビツト線へ
通じ、次いで選択されたセルへ接続されているワ
ード線へ接続されている別のセルを介して形成さ
れる。当然、この様なリークは望ましいものでは
ない。又、非選択状態にあるセル内のLV_CEOが異
常に低い場合にも同様のリーク路が発生する。こ
の様なリーク路は望ましいものではなく（この様
なリーク路が存在するとPROMの適切な書込を
損う）、従つてセル内に於いてLV_CEOが低下する
ことを防止する為に適切なデバイスの処理を行な
うことが必要であり、そうすることによつて損傷
されたベース・コレクタ接合によつて発生するの
と同様のリークが発生することを防止することが
本質的に必要である。又、高集積度PROMに於
いては、セル数が増加し且つ金属配線の抵抗が一
層増大されるので、この問題は一層顕著なものと
なる。この様な電力の損失はランプ状の電流を使
用することによつて補償される。

書込技術を選択する上で、選択したパルス幅を
有する一定の電流パルスを使用することについて
検討した。しかしながら、一定幅のパルスを使用
する場合には、幾つかのセルに於いてベース・コ
レクタ接合が損傷されてしまう。何故ならば、セ
ルに書込を行なうのに必要な電流は、エミツタ・
ベース接合面積等の様なセルパラメータやセル特
性の関数であるからである。従つて、選択したパ
ルス幅を有する一定の電流パルスを使用した場合
には書込歩留りが所望の値よりも劣化するという
ことが分つた。又、各々のセルのセルパラメータ
には変動が存在するので各々のセルに対しては異
なつた書込電流を用いることが必要であるとの結
論に到達した。更に、リーク路が存在する場合も
あるので印加する電力を可変のものとすることが
望ましい。従つて、選択したパルス幅を有する一
定の電流源パルスを使用する場合には、電流源パ
ルスのパルス幅及び／又はその振幅を頻繁に調節
する必要がある。

各セルの条件に応じてパルス幅を調節すること
が可能な可変幅定電流セルは良好なベース・コレ
クタ接合を残すものである。しかしながら、ベー
ス・エミツタ接合をパルスの立上り端で破壊する
場合には、この接合の破壊を検知することが困難
である。更に、必要とされる書込電流は構成及び
製造上の変動に依存するものである。

本発明に於いては、各セルは、時間に関しラン
プ状に上昇する電流源を使用して書込が行なわれ
る。エミツタ・ベース接合が何時焼切られるか
（即ち、破壊される）ということに応じてこのラ
ンプ状の電流パルスの期間を変化させる。ランプ
状に上昇する電流源を使用することによりこの様
な接合の破壊を容易に検知することが可能とな
る。この様な技術を使用する書込電流は各セルの
必要に応じて自己調節可能なものである。その結
果、書込上の歩留りを向上させ、書込方法及びそ
の結果得られる書込が行なわれたメモリの両方に
於ける信頼性を向上させることが可能となる。

本発明に基づいて公知の構成を有する電圧検知
回路と共に使用するランプ状電流を第２ａ図及び
第２ｂ図に概略示してあり、更にその詳細を第３
ｄ図に示してある。第２ａ図に示した如く、セル
又はデバイスに於いて電圧降下が検知されるまで
電流は選定時間に亘つてランプ状に上昇する。電
圧検知回路によつてセル又はデバイスに於けるこ
の電圧降下を検知し、電流源からの電流を小時間
T_PH維持する（尚、この場合にこの電流を上昇さ
せることも可能である）。この小時間は１乃至10
マイクロ秒の間の値であり、その小時間経過後電
流源を遮断する。この小時間のT_PHの間電流を維
持することによりセルに書込が行なわれ低抵抗を
されることを確保し、同時に、各セルに供給され
る電力量を最適化する。従つて、書込が行なわれ
たセルのベース・コレクタ接合が破壊される蓋然
性を最小化させている。即ち、このセルが上述し
た様な方法で接続されている非選択状態にあるセ
ルである場合、書込が行なわれているセルを介し
てリークが発生する可能性を最小なものとしてい
る。

各セルへ書込を行なう従来の技術に於いては、
第２ｃ図に示した様な一連の電流パルスを使用し
ている。所定のセルに書込が行なわれるまで電流
パルスが発生される。セルを介して流れる全電流
はセルパラメータの関数である。各電流パルスの
後に１個の検知パルスを発生させながら一連の検
知パルスを印加することによつてエミツタ・ベー
ス接合が焼切られたことを検知した後に、付加的
にＫ個の電流パルスを供給して書込を行なつたセ
ルが低抵抗状態となることを確保する。このＫ
は、ベース・コレクタ接合を損傷することなしに
低抵抗路を確保する為に必要なパルス数である。
各セルに対し書込を行なうのに必要なパルス数は
各セルの特性に応じて異なる。この技術はリーク
路を介して失われた電力や異なつたセルに書込を
行なうのに必要な電力量の変動に対し補償を行な
うものではなく、又ランプ状の電流を使用するこ
とによつて得ることの可能なセルの書込時間の短
縮が得られるものでもない。後述する如く、ラン
プ状の電流を使用することにより各セルの必要に
応じた書込電力を供給することが可能となる。

第２ｅ図及び第２ｆ図は、書込が行なわれた状
態と書込が行なわれていない状態とに於けるメモ
リセルの電気的特性を表わしている。第２ｅ図に
示した如く、セルの電圧LV_CEOは、そのセルに対
し書込が行なわれていない場合には、約7.5ボル
トである。エミツタ・ベース接合が破壊された場
合には、ダイオードを介しての逆耐圧は、第２ａ
図乃至第２ｄ図に関し上述したタイプの凹設酸化
膜を使用するコレクタ・ベース接合を介してのブ
レークダウン電圧に対応し約21ボルト以上とな
る。一方、その接合を介しての順方向バイアス電
圧は約0.6乃至0.7ボルトであつて、ベースを開放
状態としたエミツタからコレクタへの書込を行な
つていない場合の逆バイアス電圧は、第２ｅ図に
示した如く、約3.5ボルトである。

第２ｇ図は書込に於ける電流−電圧特性曲線を
示している。第２ｇ図に示した如く、書込を行な
う前の電流−電圧特性は書込を行なつた後の電流
−電圧特性と比較してヒステリシスを表わしてお
り、即ち書込を行なつた後の電圧−電流特性曲線
は著しく左側に移動されている。書込曲線I_Pはセ
ルが書込まれる時点でのデバイスの電流である。
セルに１度書込が行なわれると、デバイス乃至は
セルを介しての電圧（エミツタ上の正電圧）は、
第２ｇ図に示した如く、約15ボルトから約９ボル
トへ著しく降下する。デバイス書込電流とデバイ
ス電圧との関係を示したこのグラフに表わされた
特性は、電圧LV_CEOが或る値よりも大きな値に確
保することが重要であることを表わしており、即
ち上述した如く９ボルトに関して言えば、12乃至
15ボルト以上に確保することが望ましく、そうす
ることにより電圧LV_CEOの値を超えることなしに
アレイ内に於ける各セルの書込に対し適切な公差
を確保することが可能となる。

ビツトの書込を行なう上で従うべき論理の流れ
を第４図のフローチヤートに示してある。第４図
に示した如く、プログラムを開始させた後に、ま
ず書込を行なうべきアドレス及びビツトをプログ
ラムによつて選択する。通常、ROMメモリ内に
導入すべきプログラムによつて決定されたアドレ
スに対応するビツトの所望の状態と共にメモリの
幾つかのアドレスに亘つてアドレスが１ユニツト
インクリメントされる。コンピユータプログラム
がアドレス及びビツトの状態を選択し、次いでビ
ツトが低状態であるか否かを決定する為のテスト
を行なう。書込を行なう前の各セルの状態は通常
論理“０”状態である。エミツタ領域４５とベー
ス領域４４との間のPN接合を破壊することによ
りセルに書込が行なわれ論理“１”状態となる。
書込を行なう前に当該アドレスに於いて読取られ
たビツトが既に書込まれている場合には、そのビ
ツトは書込まれているはずがないので（即ち、製
造が完了し書込を行なう前の段階に於いては全て
のビツトが論理“０”状態であるはずである）そ
のデバイス乃至装置は欠陥デバイスであることを
表わす。そのビツトに書込を行なう場合には、コ
ンピユータプログラムは自動的にそのビツトに対
し第２ａ図に示した様なランプ状の電流を印加さ
せる。次いで、コンピユータプログラムはそのビ
ツトが書込まれたかどうかを判定する。その判定
の結果が否定である場合には、コンピユータプロ
グラムは基に戻つて第２ａ図に示したランプ状の
電流を再度印加させることによつてビツトの再書
込を行なう。この様な動作を16回以上繰返した場
合には、コンピユータプログラムはビツトに書込
が行なわれないということを表示し、そのデバイ
スが欠陥デバイスであると看做してプログラムは
終了する。このことは、第４図のフローチヤート
の中で“書込不能エラー”及び“プログラム終
了”として示してある。ビツトが書込まれると、
次にパルス幅の全幅が使用されたか否かを判別す
る。その判別の結果が否定である場合には、ビツ
トは適切に書込まれたことを意味し、従つてコン
ピユータプログラムは基に戻つて書込を行なうべ
き次のアドレスを探し出す。このルーチーンはメ
モリに対し所望通りの書込が完全に行なわれるま
で実行される。

何れかのビツトに於いて全パルス幅を使用した
ことが示された場合には、テストビツトが通常の
プログラムシーケンスによつて書込まれたか否か
を判別する。テストビツトが全パルス幅未満で書
込まれ、前にアドレスしたビツトは全パルス幅未
満で書込まれない場合には、そのデバイスは部分
的に欠陥であると判断しプログラムが終了すると
共にそのメモリの書込を中止する。従つて、その
メモリは欠陥メモリとして拒否される。

テストビツトが第１書込電流ランプによつて書
込まれない場合にはそのテストビツトに書込を行
なわせる為にプログラムは16回までループバツク
する。この様なループバツクを16回繰返してもテ
ストビツトが書込まれない場合には、プログラム
は終了し、部分的に欠陥があるものと判断され
る。

第３ａ図乃至第３ｄ図は、ビツトの書込を制御
するのに使用される一層詳細な波形及び書込を行
なつたビツトに関連した書込波形を示している。
第３ａ図は電源からの供給電圧Vccを示してい
る。T_PCは書込サイクルの１周期を示している。
T_DVCCはビツトに書込を行なう為に使用されるラ
ンプ状に上昇する電流パルスが終了した後に電源
を遮断する為の時間遅れである。この様な時間遅
れが存在する為に、ビツトが書込まれたかどうか
ということを検査する為にビツトを読取る為の検
査パルスを時間T_DRAP（書込後の遅れ時間を表わ
す）経過した後に第３ｃ図に示した如く検査パル
スを発生することが可能である。このビツトに対
して第３ｃ図に示した様なパルス幅T_Rを有する
パルスを用いて読取りが行なわれる。通常、この
時間は最低６マイクロ秒である。このパルスによ
つてビツトが適切に書込まれたか否かということ
を検査する。電源電圧Vccを遮断する為の時間遅
れT_DVCCは最低10マイクロ秒である。ビツトの書
込終了後に於ける降下時間T_FVCCは最大約２マイ
クロ秒である。次のビツトの書込を行なう前の上
昇時間T_RVCCは、同様に、最大約２マイクロ秒で
ある。遅れ時間T_DRPは次のビツトの書込を行なう
前に次のビツトを読取る為の時間を表わしてお
り、４マイクロ秒である。全書込サイクル時間
T_PCは最小280マイクロ秒である。

第３ｂ図はチツプ選択パルスV_CSPを表わしてい
る。チツプ選択書込電圧V_CSPは約20ボルトの最小
値と21ボルトの最大値とを有しているが、20ボル
トが好適である。この電圧は低レベルV_ILが最小
で０ボルトから最大で0.4ボルトであるが、書込
サイクルの開始時点に於いては０ボルトの値が推
薦される。時間遅れT_DCSは最小８マイクロ秒であ
りチツプ選択パルスの開始までの遅れを表わすも
のであつて、この時間遅れの後に、チツプ選択パ
ルスが上昇し始める。T_RCSの時間が経過すると、
チツプ選択パルスはV_CSPの値に上昇し、このV_CSP
の値は約20ボルトのチツプ選択電圧を表わす。こ
の上昇時間は最小1.5マイクロ秒であるが、最小
時間2.0マイクロ秒でありこの最大時間が推薦さ
れる。次いで、このパルスはビツトの書込が行な
われた後に時間T_DAPが経過するまで電圧V_CSPに維
持され、次いで時間T_FCS（チツプ選択パルス降下
時間）経過することにより電圧V_ILレベルへ降下
する。通常、T_FCSは最小1.5マイクロ秒で最大2.0
マイクロ秒であるが、2.0マイクロ秒が推薦され
る。時間遅れT_DAPは通常2.0マイクロ秒である。
時間遅れT_DRAP（読取を行なう為書込を行なつた後
６マイクロ秒の時間遅れ）の後に、パルス幅T_R
を有するストローブパルスが発生され、そのビツ
トを読取つてそのビツトが書込まれたか否かを判
別する。このストローブパルスは最大約２マイク
ロ秒のパルス幅を有する。

書込電流の特性をより詳細に第３ｄ図に示して
ある。第３ｄ図に示したグラフは、電圧降下V_PS
を示した円１４９の部分を除いて電流と時間との
関係を示している。実際上、領域１４９内に於い
てセルを介して流れる電流は実質的に一定状態を
維持するか、又は或る実施形態に於いては書込を
行なつた後の持続時間の間継続的に上昇させるこ
とも可能である。従つて、第３ｄ図の曲線は電圧
及び電流の両方を複合的に表わすものであつて、
第２ａ図の曲線は書込を行なつた後のセルを介し
て流れる実際の電流を一層正確に表わすものであ
るということに注意すべきである。第３ｄ図に示
した如く、最小で約12マイクロ秒の時間遅れT_DBP
（書込パルスに対する時間遅れを表わす）が経過
するまで書込パルスは約ゼロ電流レベルに留ま
る。これに続いて、初期書込電流ランプ上昇時間
を表わす時間T_RIOPに亘つて比較的急激に電流パ
ルスが上昇する。この時間は最小で約0.5マイク
ロ秒であり最大で3.0マイクロ秒であつて、この
初期電流ランプから得られる最大電流は最小で約
20ミリアンペアであり最大で約25ミリアンペアで
あつて、最大電流値が推薦される。この急激な電
流上昇に続いて、電流パルスは１マイクロ秒当た
り約１ミリアンペアの書込電流ランプスリユーレ
ートを表わす勾配SR_IOPに従つて上昇する。点線
はこの電流ランプが最小で約150ミリアンペアで
あり最大で160ミリアンペア（推薦値でもある）
の最大値I_OPまで上昇することが可能であるとい
うことを表わしている。しかしながら、ビツトが
予定された通りに書込まれる場合には、この電流
ランプが最大値に到達する前に書込が行なわれ
る。書込時間に於いて、電流ランプに関連した電
圧は電圧V_PS（通常約２ボルト）分だけ降下し、
エミツタ領域４５とベース領域４４との間のエミ
ツタ・ベース接合が破壊されたことを表わす。次
いで、時間T_PH（書込後の保持時間と呼称される）
の間電流を維持させる。この時間は最小で1.4マ
イクロ秒であり、最大で1.6マイクロ秒であつて、
推薦値は1.5マイクロ秒である。時間T_PHの後に、
電流ランプは時間T_FIOP経過後ゼロ電圧レベルへ
降下する。この時間は通常数マイクロ秒である。
従つて、実際の電流パルスは最大書込パルス幅を
表わすT_OP（最大値）の理論的な最大電流パルス
よりも短い時間を有するものである。１実施例に
於いては、この最大パルス幅は最小で約139マイ
クロ秒であり最大で140マイクロ秒であつたが、
この最大値が推薦される。この時間を第３ｄ図に
示してある。

電流ランプが時間T_RIOPの間に急激に上昇する
ということは、検知回路を適切にイニシヤライズ
するのみならず、時間を節約することを可能とす
る。ベース・エミツタ接合が破壊されたというこ
との検知は、接合が破壊された時に書込ランプ電
圧に発生する急激な電圧降下（約２ボルト）を検
知することによつて行なわれる。次いで、電流を
時間T_PHの間保持し（所望により増加させること
も可能である）、接合が完全に破壊されることを
確保し、次いで時間T_FIOPに亘つて書込電流を０
ミリアンペアレベルへ復帰させる。

電流ランプを印加した後に、チツプ選択書込電
圧（第３ｂ図）を０ボルトへ低下させることによ
つて論理“１”状態を検査し、第３ｄ図のストロ
ーブパルスを使用してセルからの出力を読取るビ
ツトへの書込が行なわれなかつた場合には、書込
サイクルが繰返され15回まで継続して行なわれ
る。書込論理に関して前述した如く、全部で16回
繰返した後に於いてもビツトが論理“０”状態に
留まつている場合には、その部分が欠陥であると
判断される。

そのビツトに書込が行なわれたということが判
別されると、書込を行なう為に必要とされた電流
ランプの時間がT_OP（最大値）未満のものである
か否かを判別する。T_OP未満である場合には、第
３ａ図に示した如く最小で115マイクロ秒である
T_OFFの間電源を遮断させる。こうすることにより
次のビツトの書込へ移る前に書込電流及びその他
の電流によつてデバイス内に発生された熱を適切
に散逸させることが可能となる。

ビツトの書込を行なう前に必要とされる電流ラ
ンプの時間がT_OP（最大値）以上である場合には、
その部分は欠陥であると判断される。何故なら
ば、エミツタ・ベース接合の破壊が行なわれる場
合には２ボルトの電圧降下が発生することにより
検知されるものであるが、それが発生しなかつた
ということだからである。尚、T_OP（最大値）は
最大書込パルス幅であつて、通常、最大で139マ
イクロ秒であり最大で140マイクロ秒であつて、
最大値が推薦される。従つて、この様な電圧降下
が検知されなかつた場合にはそのビツト及びアレ
イに対して過剰な電流が供給され書込動作を行な
つているビツトのコレクタ・ベース接合を破壊す
るか又は損傷した可能性がある。

メモリ内の適宜のビツトに対し全て所望通りの
書込が行なわれ且つ検査が行なわれると、書込工
程が完了したものと判別される。尚、製造された
状態に於いては各セルは論理“０”状態を表わす
が、何れかのセルに書込が行なわれて論理“１”
状態を表わすようにする前に、２つの動作が実行
されねばならない。第１の動作は、PROM内の
全アドレスに対するブランクチエツクであつて、
所望のデータをPROM内に書込むことが可能で
あるか否かということを確証すると共に各セルが
実際に“０”状態にあるということを確証する為
のものである。第２の動作は、ウエハ上に製造さ
れたテストビツトを読取るものであつて、書込み
期間中に行なわれた動作がデバイスに対し損傷を
与えなかつたということを確証する為のものであ
る。このテストビツトを読取る場合には、１実施
例に於いては、チツプを選択状態としたままで12
±0.5ボルトの電圧をアドレス入力の１つに印加
すると共にその他の全てのアドレス入力に電圧
V_ILを印加させる。次いで、出力ビツトの１個の
読取を行ない、テストを通過する為にはそのビツ
トは論理“０”（V₀₁）でなければならない。ど
のアドレス入力及び出力ビツトを使用するかとい
うことはプロダクトに依存する。しかしながら、
これら２つの動作に対しての電源電圧は約6.5ボ
ルトである。検査中のデバイスがこれら２つのテ
ストに合格すると、そのデバイスに対して書込を
行なうことが可能であると判別される。

所定のセルに電流ランプを印加している期間
中、電圧降下回路（即ち、セルが書込まれた後に
電圧降下V_PSを検知する回路）は電流ランプの初
期値化の過程中である最初の約３マイクロ秒の間
禁止される必要がある。何故ならば、この期間中
に於いて、電流がその公称値に復帰する際に電流
のオーバーシユートやその様な電流に関連して電
圧降下が発生する可能性があるからである。この
様な禁止回路を設けることにより検知回路が不測
の電圧降下をセルの書込が行なわれたことを表わ
すものとして誤つて判断することを防止すること
が可能となる。

書込を行なうべきメモリ内の全てのセルに対し
て書込が行なわれると、メモリの全体に対して読
取が行なわれ入力コードと比較される。メモリの
書込まれた状態と入力コードとの間に矛盾が発見
された場合には、そのメモリは拒否される。

上述した説明に於いて、パルス遅れはそのレベ
ルへ変化していくまでの時間として測定してあ
り、パルス幅はそのレベルに到達した後に測定し
てあり、又上昇時間及び降下時間は振幅の10％か
ら90％の間で測定してある。

上述した方法で書込を行なつたPROMは極め
て高い信頼性及び歩留りを有するものである。暫
定的なデータによれば、書込歩留りは97％を超え
ており、270億セル時間を超えた寿命試験に於い
てセルに関連した欠陥は発生しなかつた。2048×
８ビツト 16K PROMに関して行なつた試験に
於いて、125℃の周囲温度で170万デバイス時間に
於ける結果は、1000時間当たり0.12％未満の欠陥
率であつた。

本発明のその他の利点としては、電流ランプ技
術を使用しているので書込期間中に於けるソケツ
ト接触抵抗の効果を最小のものとすることが可能
であるということである。セルを書込むのに必要
な電流は最大の検知電流又は読取電流よりも１桁
以上大きなものであり、従つて通常のデバイス操
作に於いて不用意に書込が行なわれるということ
はない。１実施例に於いては、書込シーケンスが
チツプ選択上の電圧（V_CSP＝20ボルト）を使用し
て書込回路へエキストラのベース駆動を与えてい
る。このことは書込期間中に於けるセルへの電力
ロスを補償する。

第５ａ図及び第５ｂ図は従来技術と比較して本
発明の書込電流ランプの利点を表わしている。第
５ａ図は書込電流I_Pに対しセルT_Pを書込む為の時
間の対数をとつて表わしたグラフである。従つ
て、第５ａ図のグラフに於いて、縦軸はln（T_P）
であり横軸は書込電流である。第５ａ図から明ら
かな如く、書込電流が増加すると略直線的にln
（T_P）が減少している。しかしながら、この特性
曲線の領域１５０で示した部分には小さな窪みが
現われており、その理由は不明である。しかしな
がら、この小さな窪みはln（T_P）とI_Pとの間の関
係を表わす曲線が本質的に直線的であるというこ
とを希釈するものではない。第５ｂ図はランプ状
に変化する電流を使用することによつて第５ａ図
に示した関係を有益なものとしたかということを
表わしている。

本発明に基づいて発生される時間の関数として
増加する電流I_Pは時間t₁の間は平均値_Pとして表
わされ、t₁とt₂の間の時間は平均値電流_P2であ
り、t₂及びt₃の間の時間は平均値電流_P3として
表わすことが可能である。勿論、時間を更に細か
く細分化することが可能であり、その場合には付
加的な平均値電流が必要となる。ランプ動作する
電流に於いては、電流が増加すると共に書込を行
なう為の時間は連続的に減少する。従つて、時間
t₁の期間中に発生された平均値電流_P1を使用し
た結果セルへの書込が行なわれなかつた場合に、
t₁とt₂との間の時間に発生される平均値電流_P2
を使用してセルを書込む場合にはその時間が短く
なつている。t₁からt₂の間の時間に於いてもセル
への書込が行なわれなかつた場合には、t₂からt₃
の間の時間に発生される平均値電流_P3を使用し
てセルへの書込を行なうが、その場合に必要とさ
れる時間は更に短くなつている。従つて、本発明
のランプ動作する電流を使用することにより、各
セルの条件に応じて必要とされる電流値が自動的
に調節されてそのセルの必要に応じてセルを書込
む為に必要な電力量が最適化される。

各PROMは、通常、内部的なテスト用の行及
びテスト用の列を有している。これらのエキスト
ラのセルはデバイス上の選択された入力ピンへ特
別の電圧を印加することによつてアクセスされ
る。ウエハの試験中に、これらのテスト用のセル
がアドレスされワード線及びビツト線のシヨー
ト、アドレス上の問題、セルのリークその他の欠
陥を検知する為に特別に構成されたパターンに従
つて書込が行なわれる。ウエハテストに於いてテ
ストアレイ内の全てのセルに関してテストが行な
われ、セルが正常であることを確保すると共に異
常なセルを検知する。テスト用の行及びテスト用
の列内に於ける付加的なビツトは、パツケージン
グを行なつた後に最終テストに於いて再度書込が
行なわれ高品質性を保証する。これらのセルを再
び使用してデバイスのDC及びAC性能を再度チエ
ツクする。その結果は本発明の書込技術と相俟つ
て、高品質であり、且つ書込歩留りの高い
PROMを提供することとなる。

以上、本発明の具体的構成に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論
である。特に、本明細書に於いて説明した
PROM書込方法は上述したShideler及びMishra
等の構成のみならずその他の任意の構成に於いて
存在するエミツタとベースとの間のPN接合に関
して適用することが可能なものである。

【図面の簡単な説明】

第１ａ図はShideler及びMishra等の発明に基
づいて構成されたPROMセルを示した断面図、
第１ｂ図は第１ａ図に示した構造と同様な構造を
有するPROMセルを示した平面図、第１ｃ図は
第１ａ図のPROMセルの別の実施例を示した平
面図、第１ｄ図は第１ｃ図に示した構造の１部を
示した部分断面斜視図、第１ｅ図乃至第１ｇ図は
Shideler及びMishra等の発明の構成を使用する
ことによりデバイス寸法を減少することが可能で
あることを示した各説明図、第１ｈ図及び第１ｉ
図は書込を行なう前の状態と後の状態とを比較的
に示した第１ｆ図及び第１ｇ図に夫々対応する各
回路図、第２ａ図乃至第２ｇ図は本発明に基づい
てPROMセルに書込を行なう為に使用する書込
電流の特性を示した各グラフ図、第３ａ図乃至第
３ｄ図は本発明に基づいてPROMセルに書込を
行なう場合に使用する電流信号の波形を詳細に示
した各説明図、第４図は本発明に基づいて書込を
行なう場合の論理を示したフローチヤート図、第
５ａ図及び第５ｂ図は従来技術と比較して本発明
に於いてランプ動作する書込電流を使用すること
によつて得ることが可能な利点を説明するのに便
利な各グラフ図、である。 （符号の説明）、４１：基板、４２：埋設層、
４３：エピタキシヤル層、４４：ベース領域、４
５：エミツタ領域、４６：コレクタシンク、４
７：フイールド酸化膜。

Claims (1)

1. 【特許請求の範囲】 １ PROM内のトランジスタの書込方法であつ
   て、前記トランジスタが第１導電型のコレクタ領
   域と、第２導電型のベース領域と、第１導電型の
   エミツタ領域とを有しており、前記コレクタ領域
   への第１電気的コンタクトが形成されると共に前
   記エミツタ領域への第２電気的コンタクトが形成
   されており、前記方法が、エミツタ・ベース接合
   を逆バイアスする様に前記エミツタコンタクトと
   コレクタコンタクトとの間に時間と共に変化する
   電流を印加させ、電圧上昇が急激に停止すると共
   に前記電圧が降下する時間を検知し、前記電圧降
   下の後選択時間の間前記電流を維持させて、前記
   エミツタ・ベース接合を破壊させ低抵抗路を形成
   することを特徴とする書込方法。 ２ 上記第１項に於いて、前記電圧降下の後前記
   電流を維持する時間は、エミツタ・ベース接合を
   介して及びベース・コレクタ接合を介して低抵抗
   路が確立されることを確保すると共に、ベース・
   コレクタ接合が破壊されないことを確保する様に
   選定されるものであることを特徴とする方法。 ３ 上記第２項に於いて、前記電流を維持する時
   間は１乃至10マイクロ秒であることを特徴とする
   方法。 ４ 上記第１項に於いて、ランプ電圧に於ける電
   圧降下を検知して前記選択時間が経過した後に前
   記エミツタコンタクトとコレクタコンタクトの間
   の電圧をゼロへ降下させることを特徴とする方
   法。