JPS58187986A - Ｃｒｔキヤラクタ表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ウィンドウ表示やスクロール表示を行単位で
なく水平走査線（ライン）単位で行なえるようにしたキ
ャラクタ表示装置に関する。

第１図は従来のＣＲＴキャラクタ表示装置の例を示し、
図中、１はマイクロプロセッサ（ＭＰＵ）、２はＣＲＴ
表示制御器（ＣＲＴＣ）、３はマルチプレクサ（ＭＰＸ
）、４は表示画面の再生維持用のＲＡＭ、５はＲＡＭか
らキャラクタコードが入力されるとそのドツトマトリク
ス表示の指定ラインな並列出力するキャラクタジェネレ
ータ（ＣＧ）、６は並直変換回路、７はアンドゲート、
８はＭＰＵ１のデータバスをＲＡＭ４に：結合するため
の双方向パスバッファである。ＣＲＴＣ２は、垂直同期
信号（ＶＳＹＮＣ）、水平同期信号（Ｈ８ＹＮＣ）、表
示タイミング信号（ＤＩＳＰ’Ｉ’ＭＧ）の他に、画面
に再生表示（ｌｊ７レツシユ）すべき文字のアドレスＭ
Ａ０〜ＭＡ４．をＭＰＸ３経由ＲＡＭ４へ、また実際に
表示すべきドツトマトリクス表示のラインを指定するラ
スクアドレスＲＡｏ−ＲＡ４をＣＧ５へ送出する。

ＭＰＸ３はＭＰＵ１に指令されると、アドレスバスのア
ドレスをＲＡＭ４に伝え、この選ばれたアドレスのメモ
リはバッファ８を介してデータバスとデータの授受を行
う。ＣＧ５から一時に並列出力されたあるキャラクタの
ドツトマトリクス表示の指定したラインの表示は並直変
換回路６から順次直列Ｋ、アンドゲート７でＤＩＳＰＴ
ＭＧとアンドをとりながら、図示せざるＣＲＴへ映像信
号（ＶＩＤＥＯ）として送られる。かかる従来のキャラ
クタ表示装置において、表示可能画面の任意の行のみを
表示するウィンドウ表示の場合、ＲＡＭ４に空白行およ
び表示行を書込む操作が必要であること、空白行の内容
を記憶するための第２の表示メモリが必要であること、
１ライン（第１図に示した例では１行を１０ラインで構
成する）ずつのウィンドウ表示が困難であることなどの
問題があった。また行単位のスクロール表示はできるが
ライン単位のスクロール表示は困難などの問題があった
。

本発明の目的は、上記従来の技術の問題点を解消し、ラ
イン単位で、ウィンドウ表示やスクロール表示を行なえ
るキャラクタ表示装置を提供することにある。

上記目的を達成するために本発明においては、それぞれ
Ｈ８ＹＮＣ又はＤＩＳＰＴＭＧを計数する第１、第２計
数回路を設け、垂直同期信号の入力に応じて計数を始め
、第１計数回路が第１の所定数を計数した時点から表示
を開始し、第２計数回路が第２の所定数を計数し終った
時点で表示を終了するようにしてライン単位でウィンド
ウ表示を行うようにした。また垂直同期信号を水平走査
期間単位で遅延させることＫよりライン単位のスクロー
ル表示を行なえるようにした。一般１ｃｃＲ’ｌ’キャ
ラクタ表示装置は計算機端末として用いられるが、その
ような場合Ｋ、前記第１の所定数を保持するラッチ回路
、第２の所定数を保持するラッチ回路、および垂直同期
信号遅延量を水平走査期間の倍数として保持するラッチ
回路を設け、これらラッチ回路の保持数を、それぞれ、
計算機システムの処理装置によって任意に制御するよう
にすれば、ライン単位によるウィンドウ表示やスクロー
ル表示を意のままに行うことができる。

以下本発明を図面を用いて更に詳細に説明する。

第２図は本発明一実施例のブロック図である。

９はＶＳＹＮＣを水平走査期間の任意整数倍遅延させＶ
　Ｓ　Ｙ　Ｎ　Ｃ’とするプログラマブルディレィ回路
、１０はＶＳＹＮＣ入力に応じテＤＩＳＰＴＭＧを計数
し始め、第１の所定数に達するまで計数する第１カウン
タ回路で、計数期間中信号Ｇ１を出−力しており表示開
始ラインを決定する。１１はＶＳＹＮＣ入力に応じてＤ
ＩＳＰＴＭＧを計数し始め、第２の所定数に達するまで
計数する第２カウンタ回路で、計数期間中信号Ｇ２を出
力しておシ表示終了ラインを決定する。１２は第１ゲー
ト回路で、第１カウンタ回路１０が第１の所定数を計数
し終ってから（すなわち信号Ｇ１の発生終了後）第２カ
ウンタ回路１１が第２の所定数をカウントし終わるまで
（すなわち信号Ｇ２の出力終了まで）、信号Ｇ３を発生
する。１３は第２ゲート回路で、第１ゲート回路、１２
が檜号Ｇ３を出力している期間、表示タイミング信号Ｄ
ＩＳＰＴＭＧ’を送出し、ウィンドウ表示のライン数を
定める。

第３図は第２図中のプログラマブルディレィ回路９の一
具体例を示す。８ビツトシフトレジスタ１４及び１５を
直列接続した１６ビツトシフトレジスタに、直列入力信
号としてイン・（−夕１６を介してＶＳＹＮＣを、クロ
ックパルスとしてＨ９ＹＮＣを与え、更に、この１６ビ
ツトシフトレジスタ回路の１６種類の出力を、１６ビツ
トデータセレクタ回路１７に接続し、その１種類を選択
するようになっている。すなわち、ＶＳＹＮＣは、１６
ビツトシフトレジスタにより、Ｈ８ＹＮＣ１〜１６個分
遅延したそれぞれ遅延量の異なる１６種類の信号に変換
されるが、ＭＰＵの制御指令によって、ＭＰＵのデータ
バス信号Ｄｏ−Ｄ４をラッチする４ビツトラツチ１８の
出力信号に応じて、その中の−っが任意に選択される。

第４図は、表示終了ラインを決定する、第２図中に示し
た第２カウンタ回路１１の一具体例を示す。すなわち４
ビツトバイナリカウンタ１９及び２０を直列接続し、ナ
ンド回路２１及びインバータ２２を付加し自己停止カウ
ンタ回路となっている８ビツトバイナリカウンタ回路と
、ＭＰＵの制御信号５ＥＬ１によりＭＰＵのデータバス
信号Ｄ０〜Ｄ、をラッチする８ビツトラッチ回路２３と
で構成されており、自己停止８ビツトカウンタ回路は、
８ビツトラッチ回路２３の８ビツト出力をプリセットし
、そのプリセント値に対応するカウント値までカウント
すると自動的にカウントを停止する回路で、ＶＳＹＮＣ
をカウント開始信号として用い、ＶＳＹＮＣ（７）入力
以降に入力されたＤＩＳＰ’Ｉ’ＭＧをカウントする。

したがって、ＭＰＵは、８ビツトラッチ回路２３にラッ
チするデータ値（つまシ第２の所定数）を任意に与える
ことによシ、表示終了ラインを自由に定めることができ
る。

第５図は、表示開始ラインを決定する第２図中の第１カ
ウンタ回路１０、第１ゲート回路１２、第２ゲート回路
１３の一具体例を示す。４ビツトバイナリカウンタ回路
２７、ナンド回路２８、インバータ２９．４ビツトラッ
チ回路３０からなる第１カウンタ回路の動作は、第４図
で説明した第２カウンタ回路の場合と同様なので説明は
省略する。第１ゲート回路１２の中心となるのはアンド
回路３２で、これに第１カウンタ回路１０の出力Ｇ１と
、第２カウンタ回路１１の出力Ｇ２をインバータ３１で
反転させた信号１とが入力され、信号Ｇ５を出力し、こ
れを第２ゲート回路１３のアンド回路３３に入力する。

アンド回路３３のもう一方の入力はＤ　Ｉ　ＳＰ’［’
ＭＯで、アン監回路３３すなわち第２ゲート回路１３の
出力は、所望の如く、表示開始から表示終了までをライ
ン単位で規定したウィンドウ表示用表示タイミング信号
ＤＩＳＰＴＭＧとなる。

第６図はこれまでに説明した各信号やその発生順序など
を示すタイミングチャートである。表示可能画面は、表
示タイミング信号ＤＩＳＰＴＭＧ（ｈ）の出力されてい
る区間であシ、表示開始ラインを決定する信号Ｇ１（ｄ
）と、表示終了ラインを決定する信号Ｇ２（ｅ）の反転
信号Ｔ２（ｆ）との論理積をとったゲート信号Ｇ５（ｇ
）　Ｋ：より、実際の表示画面は、ＤＩＳＰＴＭＧ（ｈ
）より更に短いＤＩＳＰＴＭＧ’（１）の出力区間とな
る。これは第７図（Ａ）に示すようＫ、表示可能画面は
西暦な枠内全部であるが、第１カウンタ回路１０の第１
所定数と第２カウンタ回路１１の第２所定数を任意にプ
リセットして、この図中の斜線を引いて示したウィンド
ウ部分だけを表示するよう圧していることを意味してい
る。

またｖｓｙＮｃ（ａ）は、プログラマブルディレィ回路
９により、水平走査期間（Ｈ３ＹＮＣパルス間隔）の任
意整数倍遅延させたＶＳＹＮＣ’（Ｃ）（第６図参照）
に変換されている。このＶＳＹＮＣが実際の画面の上下
端を決定し、第７図（Ｂ）に示すように、遅延量分だけ
ウィンドウ表示位置が上にずれることになる。

つぎにスクロール表示について簡単に述べる。

第８図は表示画面再生維持用ＲＡＭ（第１図中のＲＡＭ
４）内のアドレスと表示画面との対応を示す図で、二重
線で囲んだ部分のアドレスがＤＩＳＰＴＭＧとアンドを
とって実際に画面に表示される。右方の一部は帰線消去
期間に相当し表示されない。行スクロール表示は、リフ
レッシュメモリアドレスのスタートアドレスな０番地か
ら８０番地に変更することにより、８０番地以降がそれ
ぞれ１行ずつせり上がった表示（行スクロール表示）と
なる。

第９図はＣＧによるドツトマトリクス表示例としてＡを
示す。ラインスクロール表示は、このような表示が１ラ
インずつせシ上がるスクロール表示である。第２図に示
した実施例では１表示タイミング信号ＤＩＳＰ’［’Ｍ
Ｏを１ラインずつカウントしているので、垂直同期信号
ＶＳＹＮＣを１ライン分（水平走査期間）遅延させるこ
とと、表示開始うイン及び表示終了ラインをそれぞれ１
ライン分増加させることＫより、１ラインのスクロール
ができる。このスクロールな頴次繰返すことにょシ、１
行にわたって容易にラインスクロール表示することがで
きる。

第１０図は本発明の他の実施例を示すブロック図・で、
９はプログラマブルディレィ回路、３５はカウント開始
制御回路、３６は表示ライン数カ９７８回路、３７はゲ
ート回路である。ディレィ回路９は第２図、第３図で述
べたものと全く同一であり、カウント開始制御回路３５
は第２図、第５図で述べた第１カウンタ回路１０と同様
である。

表示ライン数カ９７８回路３６は、表示すべきライン数
（＝表示終了ライン番号−表示開始ライン番号）をカウ
ントする回路で、カウント開始制御回路３５から出力さ
れるカウント開始信号によりカウントを開始すると同時
Ｋ、ゲート回路３７にゲート開信号を出力し、カウント
終了と同時にゲート回路３７にゲート閉信号を出力する
。この実施例では、ラインスクロール表示を行う場合、
表示ライン数が一定なので、表示ライン数カ９７８回路
３６のプリセット値を変えなくてよい。

以上説明したように本発明によれば、ウィンドウ表示や
スクロール表示を、容易にライン単位で行うことができ
る。

本発明は％にグラフィックとキャラクタを混在させた表
示画面に有効である。本発明が従来のグラフィックディ
スプレイシステムにも適用できることはいうまでもない
。上記実施例では、表示可能画面の上下に空白部を設け
たが、ゲート信号を反転することにより、表示可能画面
の上下に表示行、中央部に空白部を設けることもできる
。

なお本発明はＣｒ、　Ｔに限らずＣＲＴと同様な方式の
表示装置たとえばドブトマトリクス表示を用いた大形液
晶表示装置などにも適用できる。

【図面の簡単な説明】

第１図は従来のＣＲＴキャラクタ表示装置例図、第２図
は本発明一実施例のブロック図、第３図はＶＳＹＮＣの
遅延回路側図、第４図は第２カウンタ回路例図、第５図
は第１カウンタ回路、第１．２ゲ一ト回路の具体例図、
第６図は各部で生ずる信号やその順序などを示すタイミ
ングチャート、第７図（Ａ）　、　（Ｂ）はウィンドウ
表示説明図、第８図は行単位スクロール表示説明図、第
９図はラインスクロール表示説明図、第１０図は本発明
の他の実施例のブロック図である。 １・・・・・・ＭＰＵ ２・・・・・・ＣＲＴＣ ４・・・・・・画面再生維持用ＲＡＭ ５・・・・・・キャラクタジェネレータ９・・・・・・
プログラマブルディレィ回路１０・・・・・・第１カウ
ンタ回路 １１・・・・・・第２カウンタ回路 １２・・・・・・第１ゲート回路 １３・・・・・・第２ゲート回路 ６５・・・・・・カウント開始制御回路３６・・・・・
・表示ライン数カ９７８回路３７・・・・・・ゲート回
路。 ７２　図 Ｘ−ｌｌ プ　３　図

Claims (3)

【特許請求の範囲】
1. （１）ＣＲ’ｌ’と、ＣＲ’ｌ’に表示するキャラクタ
   を配置通りに記憶する表示メモリと、キャラクタコード
   な入力するとそのキャラクタのドツトマトリクス表示を
   出力するキャラクタジェネレータと、表示をフレッシュ
   するために水平同期信号、垂直同期信号、表示タイミン
   グ信号、前記メモリへのアドレス信号、キャラクタジェ
   ネレータへのラスクアドレス信号を出力するＣＲＴ表示
   制御器とを備えだＣＲＴキャラクタ表示装置において、
   それぞれ水平同期信号または表示タイミング信号を計数
   する第１および第２計数回路を設け、垂直同期信号入力
   に応じて計数を開始し、第１計数回路が第１の所定数を
   計数したのち第２計数回路が第２の所定数を計数するま
   での期間、表示タイミング信号を通過させるゲート回路
   を設けたことを特徴とするＣＲＴキャラクタ表示装置。
2. （２）垂直同期信号を水平走査期間単位で遅延させる回
   路を付加した特許請求の範囲第１項記載のＣＲＴキャラ
   クタ表示装置。
3. （３）第１の所定数を保持するラッチ回路、第２の所定
   数を保持するラッチ回路、および垂直同期信号遅延量を
   水平走査期間の倍数として保持するラッチ回路を設け、
   これらラッチ回路の保持数を、それぞれ外部から任意に
   制御するようにした特許請求の範囲第１項記載のＣＲＴ
   キャラクタ表示装置。