JPS58180063A - Thin film transistor - Google Patents

Thin film transistor

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JPS58180063A
JPS58180063A JP57063157A JP6315782A JPS58180063A JP S58180063 A JPS58180063 A JP S58180063A JP 57063157 A JP57063157 A JP 57063157A JP 6315782 A JP6315782 A JP 6315782A JP S58180063 A JPS58180063 A JP S58180063A
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transistors
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Abstract

PURPOSE:To markedly reduce the OFF current of the titled transistor without an ON current by a method wherein a plurality of transistors are connected in series, the electrode located at both ends of said transistors are forme common as a source electrode and a drain electrode, and the specific transistors are euqally formed in shape. CONSTITUTION:The titled thin film transistor consists of a source S, a drain D, a gate G and N pieces of thin film transistors to be connected in series. The gates of the N pieces of thin film transistors are made into a gate by forming them common. Besides, the thin film transistor of i (i=1, 2...N) and (N-i+1) are equally formed in shape. According to this constitution, transistors can be arranged symmetrically with the source and the drain, thereby enabling the transistors to have their characteristics unchanged even when the source is replaced with the drain.

Description

【発明の詳細な説明】 本発明はソース・ドレイン間のリーク電流を低減させる
構造を有する半導体薄膜トランジスタに関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor thin film transistor having a structure that reduces leakage current between a source and a drain.

近年、絶縁基板上に薄膜トランジスタを形成する研究が
活発に行なわれている。この技術は、安価な絶縁基板を
用いて薄形ディスプレイを実現するアクティブマトリッ
クスパネル、あるいは通常の半導体集積回路上にトラン
ジスタなどの能動素子を形成する三次元集積回路、ある
いは安価で高性能なイメージセンナ、あるいは高密度の
メモリなど、数多くの応用が期待されるものである。以
下、薄膜トランジスタをアクティブマトリックスパネル
に応用した場合を例に取って説明するが、本発明は薄膜
トランジスタを用いた他の場合にも全く同様に適用する
ことができる。これは、本発明の主旨が、リーク電流を
減少させるという薄膜トランジスタの本質的な特性向上
に関するものだからである。
In recent years, research on forming thin film transistors on insulating substrates has been actively conducted. This technology is used for active matrix panels that create thin displays using inexpensive insulating substrates, three-dimensional integrated circuits that form active elements such as transistors on ordinary semiconductor integrated circuits, and inexpensive, high-performance image sensors. It is expected to have many applications, such as , high-density memory, etc. Hereinafter, a case where a thin film transistor is applied to an active matrix panel will be described as an example, but the present invention can be similarly applied to other cases using thin film transistors. This is because the gist of the present invention is to reduce leakage current, which is an essential improvement in the characteristics of thin film transistors.

薄膜トランジスタをアクティブマトリックスパネルに応
用した場合の液晶表示釦材は、一般に、上側のガラス基
板と、下側の薄膜トランジスタ基板と、そのnRに封入
された液晶とから′JIl成されており、前記薄膜トラ
ンジスタ基板上にマトリックス状に配置された液晶駆動
素子を外部選択回路により選択し、前記液晶駆動素子に
接続された液晶駆動電極に1ル圧を印加することにより
、任意の文字9図形、あるいは画像の表示を行なうもの
である。前記薄膜トランジスタ基板の一般的な回路図を
第°1図に示す。
A liquid crystal display button material when a thin film transistor is applied to an active matrix panel is generally composed of an upper glass substrate, a lower thin film transistor substrate, and a liquid crystal sealed in the nR. By selecting the liquid crystal drive elements arranged in a matrix on the top by an external selection circuit and applying a pressure of 1 µm to the liquid crystal drive electrodes connected to the liquid crystal drive elements, any character, figure, or image can be displayed. This is what we do. A general circuit diagram of the thin film transistor substrate is shown in FIG. 1.

第1図(α)は薄膜トランジスタ基板上の液晶駆動素子
のマトリックス状配置図である。図中の1で囲まれた領
域が表示領域であり、その中に液晶駆動素子2がマトリ
ックス状に配置されている。3は液晶駆動素子2へのデ
ータ信号ラインであり、4は液晶駆動素子2へのタイミ
ング信号ラインである。液晶駆動素子2の回路図を第1
図(b)に示す。5は薄膜トランジスタであり、データ
のスイッチングを行なう。6はコンデンサであり、デー
タ信号の保持用として用いられる。このコンデンサの容
置としては、液晶自体の有する容置と故意に設けたコン
デンサの容量を含むが、場合によっては液晶の容量のみ
で#l成されることもある。7は液晶パネルであり、7
−1は各液晶駆動素子に対応して形成された液晶駆動電
極であり、7−2は上側ガラスパネルである。
FIG. 1(α) is a matrix layout diagram of liquid crystal driving elements on a thin film transistor substrate. The area surrounded by 1 in the figure is the display area, and the liquid crystal drive elements 2 are arranged in a matrix within the area. 3 is a data signal line to the liquid crystal driving element 2, and 4 is a timing signal line to the liquid crystal driving element 2. The circuit diagram of the liquid crystal drive element 2 is shown in the first
Shown in Figure (b). A thin film transistor 5 performs data switching. 6 is a capacitor, which is used for holding data signals. The capacity of this capacitor includes the capacity of the liquid crystal itself and the capacity of an intentionally provided capacitor, but in some cases, it may be made up of only the capacity of the liquid crystal. 7 is a liquid crystal panel;
-1 is a liquid crystal drive electrode formed corresponding to each liquid crystal drive element, and 7-2 is an upper glass panel.

以上の説明かられかるように、薄膜トランジスタは、液
晶に印加する電圧のデータをスイッチングするために用
いられ、このとき薄膜トランジスタに要求される特性は
大きく次の2種類に分類される。
As can be seen from the above description, thin film transistors are used to switch voltage data applied to liquid crystals, and the characteristics required of thin film transistors at this time are broadly classified into the following two types.

(リ 薄膜トランジスタをON状態にした時コンデンサ
を充電させるために充分な電流を流すことができること
(i) Sufficient current must be able to flow to charge the capacitor when the thin film transistor is turned on.

(2)  薄膜トランジスタを0IFF状態にした時、
極力、電流が流れないこと。
(2) When the thin film transistor is put into the 0IFF state,
Make sure that no current flows as much as possible.

(1)はコンデンサへのデータの書き込み特性に関する
ものである。液晶の表示はコンデンサの電位により決定
されるため、短時間にデータを完壁に書き込む、:よッ
嘔き、よう5、薄1,7つ□、よ充分大きい電流を流す
ことができなくてはならない。この時の電流C以下、O
N電流という。)は、コンデンサの容量と、書き込み時
間とから定まり、その0NTt流をクリアできるように
薄膜トランジスタを製造しなくてはならない。薄膜トラ
ンジスタの流すことができるON電流は、トランジスタ
のサイズ(チャネル長とチャネル幅)、構造、製造プロ
セス、ゲート電圧、ドレイン電圧などに大きく依存する
(1) relates to the characteristics of writing data to the capacitor. Since the display of the liquid crystal is determined by the potential of the capacitor, it is not possible to completely write data in a short period of time. Must not be. At this time, the current is below C, O
It is called N current. ) is determined by the capacitance of the capacitor and the write time, and thin film transistors must be manufactured so as to clear the 0NTt current. The ON current that can flow through a thin film transistor largely depends on the size (channel length and channel width), structure, manufacturing process, gate voltage, drain voltage, etc. of the transistor.

(2ンは、コンデンサに書き込まれたデータの保持特性
に関するものである。一般に、書き込まれたデータは書
き込み時間よりもはるかに長い時間保持されなくてはな
らない。コンデンサの容量は、通常1pF程度の小さい
値であるため、薄膜トランジスタが0IFF状態の時に
わずかでもリーク電流(以下、OFF電流という。)が
流れると、ドレインの電位(すなわち、コンデンサの電
位)は急激にソースの電位に近づき、書き込まれたデー
タは正しく保持されなくなってしまう。したがって、O
FF電流はできる限り、小さくしなくてはならない。0
1’ F[流の機構については、本発明の主旨に関係す
るため、後に詳しく述べる。
(The second term relates to the retention characteristics of data written to a capacitor. Generally, the written data must be retained for a much longer time than the writing time. The capacitance of the capacitor is usually about 1 pF. Because this value is small, if even a small amount of leakage current (hereinafter referred to as OFF current) flows when the thin film transistor is in the 0IFF state, the drain potential (that is, the capacitor potential) will rapidly approach the source potential, and the written The data will no longer be retained correctly. Therefore, O
The FF current must be made as small as possible. 0
The mechanism of the flow will be described in detail later as it relates to the gist of the present invention.

以上述べた内容かられかるように、薄膜ト〉ンジスタの
0FIF%流を低減させることは、非常に重要な意義を
有する。チャネル長を小さく、チャネル幅を大きくして
充分なON電流を得ようとすると、0FIF電流も増加
し、データの保持特性を悪化させるためである。したが
って、071電流を減少せしめることは、薄膜トランジ
スタの特性改善において急務となっている。このことは
薄膜トランジスタをアクティブマトリックスパネル以外
の用途に応用する場合にも全く同様である。例えば、薄
膜トランジスタを用いて、通常のロジック回路を構成す
る場合には静止電流が増加し、またメモリやイメージセ
ンナrt#l成する場合には誤動作の原因となる。
As can be seen from the above description, reducing the 0FIF% flow of thin film transistors has very important significance. This is because if an attempt is made to obtain a sufficient ON current by decreasing the channel length and increasing the channel width, the 0FIF current also increases, which deteriorates the data retention characteristics. Therefore, reducing the 071 current is an urgent need for improving the characteristics of thin film transistors. This is exactly the same when thin film transistors are applied to uses other than active matrix panels. For example, when a normal logic circuit is constructed using thin film transistors, static current increases, and when a memory or image sensor rt#l is constructed, it causes malfunction.

本発明は、このような従来の薄膜トランジスタの欠点を
除去するものであり、その目的とするところは、071
電流を低減させる構造を有する薄膜トランジスタを提供
することである。以下、0?]lF電流の機構について
詳しく述べた後、それに基づいて本発明の詳細な説明す
る。
The present invention aims to eliminate such drawbacks of conventional thin film transistors, and its purpose is to
An object of the present invention is to provide a thin film transistor having a structure that reduces current. Below, 0? ] After describing the mechanism of the IF current in detail, the present invention will be explained in detail based thereon.

第2図は半導体薄膜を用いたNチャネル薄膜トランジス
タの一般的な構造を示す断面図である。
FIG. 2 is a cross-sectional view showing the general structure of an N-channel thin film transistor using a semiconductor thin film.

8はガラス、石英などの絶縁性透明基板、9は多結晶シ
リコンなどの半導体薄膜、1oは半導体薄膜中にリンや
ヒ素などの不純物をドープして形成したソース領域、1
1は同じくドレイン領域、12はゲート膜、13はゲー
ト電極、14は層間絶縁膜、15はソース電極、16は
ドレイン電極である。この構造を有する薄膜トランジス
タの代表的な特性を第3図及び第4図に示す。
8 is an insulating transparent substrate such as glass or quartz; 9 is a semiconductor thin film such as polycrystalline silicon; 1o is a source region formed by doping impurities such as phosphorus or arsenic into the semiconductor thin film;
1 is a drain region, 12 is a gate film, 13 is a gate electrode, 14 is an interlayer insulating film, 15 is a source electrode, and 16 is a drain electrode. Typical characteristics of a thin film transistor having this structure are shown in FIGS. 3 and 4.

1@3図はチャネル長し=20μ情、チャネル帽W=1
0μ亀のサイズを有する薄膜トランジスタの特性を示す
グラフである。なお、このデータは本出願人が実験を行
なって得られた結果である。
Figure 1@3 shows channel length = 20μ, channel cap W = 1
2 is a graph showing the characteristics of a thin film transistor having a size of 0μ turtle. Note that this data is the result obtained from experiments conducted by the applicant.

このグラフの横軸はソースに対するゲート電圧yos 
 であり、縦軸はドレイン電流よりである。
The horizontal axis of this graph is the gate voltage yos relative to the source.
, and the vertical axis is the drain current.

パラメータはソースに対するドレイン電圧VD8であり
、Aの曲線がVDl=IV に、Bの曲線がyns==
47 に、aの曲線が7xz+=8Vにそれぞれ対応す
る。これよりわかるように、ドレイン電流よりはyos
=QV近傍で最小値を取り、yes  の絶対値が増加
するにつれてドレイン電流よりは増加する。7G11 
 が正の領域でドレイン電流が増加することは、トラン
ジスタがOIF]F状態からON状態へ変化することを
意味するものであり、電流の増加率はできる限り大きい
ことが望ましい。一方、yon  が負の領域でドレイ
ン電流が増加することは、071電流がゲート電圧依存
性を有することを意味するものであり、トランジスタの
特性としては望ましくない。また、ドレイン電流はドレ
イン電圧vD1 により大きく変化する。特に7Gfl
  が負の領域におけるドレイン電流、すなわちOFF
電流は、ON電流以上にドレイン電圧依存性が大きい。
The parameter is the drain voltage VD8 with respect to the source, and the curve A is VDl=IV and the curve B is yns==
47, the curve a corresponds to 7xz+=8V, respectively. As you can see, yos is lower than the drain current.
It takes a minimum value near =QV, and increases more than the drain current as the absolute value of yes increases. 7G11
An increase in the drain current in a region where is positive means that the transistor changes from the OIF]F state to the ON state, and it is desirable that the current increase rate be as large as possible. On the other hand, the fact that the drain current increases in the region where yon is negative means that the 071 current has gate voltage dependence, which is not desirable as a transistor characteristic. Furthermore, the drain current varies greatly depending on the drain voltage vD1. Especially 7Gfl
The drain current in the region where is negative, i.e. OFF
The current has a greater drain voltage dependence than the ON current.

第4図はチャネル幅W;10μ情の薄膜トランジスタの
特性のチャネル長り依存性を示すグラフである。なお、
このデータも本出願人が実験を行なって得た結果である
。ドレイン電圧はyfil=4vで一定であり、パラメ
ータはチャネル長りである。Dの曲1i1#(L=10
μ〜に、Eの曲線がL=2Dμ毒に、アの1#線がL=
4Ωμ餌に、Gの曲線がL=100μ悔にそれぞれ対応
する。これよりわかるように、’VGJI  が正の領
域ではドレイン電流よりはチャネル長りに反比例し、通
常の金属絶縁膜半導体構造電界効果トランジスタ(MO
S  Fl!iT)の理論と一致する。しかし、Vfg
が負の領域では、VOS  の絶対値が大きくなるにつ
れて、チャネル長りの依存性は小さくなり、ついにはL
の依存性が全く無くなる。すなわち、VO2が約−8v
以下のときには、いかなるLに対しても0FIP電流は
一定になる。
FIG. 4 is a graph showing the channel length dependence of the characteristics of a thin film transistor with a channel width W of 10 μm. In addition,
This data is also the result of experiments conducted by the applicant. The drain voltage is constant at yfil=4v, and the parameter is the channel length. D song 1i1# (L=10
μ~, the curve of E is L=2Dμ poison, and the 1# line of A is L=
For the 4Ωμ bait, the G curve corresponds to L=100μ bait, respectively. As can be seen from this, in the positive region, 'VGJI is inversely proportional to the channel length rather than the drain current, and is
S Fl! This is consistent with the theory of iT). However, Vfg
In the region where is negative, as the absolute value of VOS increases, the dependence on the channel length decreases until L
dependence is completely eliminated. That is, VO2 is about -8v
In the following cases, the 0FIP current becomes constant for any L.

第3図及び第4図に示したデータより、O’1!1!電
流は次のような機構によるものと考えられる。
From the data shown in Figures 3 and 4, O'1!1! The current is thought to be generated by the following mechanism.

すなわち、yos=QVkl−おけルo y ?imハ
半導体薄膜の固有抵抗により決定されるが、VGllを
負にバイアスした時のoyIF電流は、半導体薄膜の表
面に誘起されるP型層と、ソース領域及びドレイン領域
のN型層との間に形成されるPM接合を流れる電流によ
り規定される。一般に、半導体薄膜中には多くのトラッ
プが存在するため、このPH接合は不完全であり、した
がって接合リーク電流が流れやすい。ゲート電圧を負に
バイアスするほど0FIF寛流が増加するのは、半導体
薄膜の表面に形成される′P散層のキャリア濃度が増加
して、PM接合のエネルギー障壁の幅が狭くなるため、
電界の集中が起こり、接合リーク電流が増加することに
よるものである。また、0IFF電流のドレイン電圧依
存性も、同様の理由によるものである。また、oyy電
流のチャネル長依存性も、接合リーク電流により説明で
門る。すなわち、yes  を負にバイアスするにつれ
て、0IFF電流はドレイン近傍の接合リーク電流に支
配され、半導体薄膜の固有抵抗により流れる電流は無視
できるようになるためである。
That is, yos = QVkl - o y ? im is determined by the specific resistance of the semiconductor thin film, but when VGll is negatively biased, the oyIF current is generated between the P-type layer induced on the surface of the semiconductor thin film and the N-type layer in the source and drain regions. is defined by the current flowing through the PM junction formed in . Generally, since many traps exist in a semiconductor thin film, this PH junction is incomplete, and therefore junction leakage current easily flows. The reason why the 0FIF current increases as the gate voltage is biased more negatively is because the carrier concentration of the 'P diffused layer formed on the surface of the semiconductor thin film increases and the width of the energy barrier of the PM junction becomes narrower.
This is because electric field concentration occurs and junction leakage current increases. Furthermore, the drain voltage dependence of the 0IFF current is also due to the same reason. Furthermore, the channel length dependence of the oyy current can also be explained by the junction leakage current. That is, as YES is biased more negatively, the 0IFF current is dominated by the junction leakage current near the drain, and the current flowing due to the specific resistance of the semiconductor thin film becomes negligible.

OFF電流の機構は上述した通りのものであるが、実際
に017電流を低減させるための有効な手段は従来、あ
まり取られていなかった。特に、ゲート電圧を負にバイ
アスした時のOF?電流を低減させるためには、接合リ
ーク電流を低減させなくてはならな−い′ため、その努
力はほとんど払われていなかった。
The mechanism of the OFF current is as described above, but in the past, few effective measures have been taken to actually reduce the 017 current. In particular, OF when the gate voltage is negatively biased? In order to reduce the current, it is necessary to reduce the junction leakage current, so little effort has been made to this end.

本発明はこのよりな0IFIF電流のゲート電圧依存性
を低減させ、VOW  を負の値に増加させてもOFF
電流がほとんど増加しない特性を有する画期的な薄膜ト
ランジスタを提供するものである。
The present invention reduces the dependence of the 0IFIF current on the gate voltage, and even if VOW increases to a negative value, the OFF
The present invention provides an innovative thin film transistor having a characteristic that current hardly increases.

これを実現するために本発明では、半導体薄膜を用いソ
ース電極とドレイン電極とゲート電極を備えた薄膜トラ
ンジスタにおいて、N個(N22)の前記簿膜トランジ
スタを直列に接続し、その両端の電極をソース電極及び
ドレイン電極とすると共に、前記N個の薄膜トランジス
タのゲート電極をすべて共通にし、さらに前記ソース電
極側あるいは前記ドレイン翫極側から数えて6番目(i
=1.2・・・・・・e N )の薄膜トランジスタと
(N −i+1)番目の薄膜トランジスタの形状を等し
くしたことを特徴とする薄膜トランジスタを提供する。
In order to achieve this, in the present invention, in a thin film transistor using a semiconductor thin film and having a source electrode, a drain electrode, and a gate electrode, N pieces (N22) of the above film transistors are connected in series, and the electrodes at both ends are connected to the source electrode. In addition to making the gate electrodes of the N thin film transistors common, the sixth thin film transistor (i
The present invention provides a thin film transistor characterized in that the shape of the (N-i+1)th thin film transistor is the same as that of the (N-i+1)th thin film transistor.

以下、図を参照して本発明の詳細な説明する。Hereinafter, the present invention will be described in detail with reference to the drawings.

第51Δは、本発明の一般的な回路図を示すものである
。Sはソースを、Dはドレインを、Gはゲートを示して
いる。またNは2以上の整数であい、直列に接続する薄
膜トランジスタの個数を表わしている。図中の番号は、
ソース側から順に付した薄膜トランジスタの番号である
。また、N個の薄膜トランジスタのゲートはすべて共通
にして、1つのゲートとする。さらに、6番目(i =
 1 。
The 51st Δ shows a general circuit diagram of the present invention. S indicates a source, D indicates a drain, and G indicates a gate. Further, N is an integer of 2 or more and represents the number of thin film transistors connected in series. The numbers in the diagram are
These are the numbers of thin film transistors assigned in order from the source side. Further, the gates of all the N thin film transistors are made common to one gate. Furthermore, the 6th (i =
1.

2・・・・・・s’)の薄膜トランジスタと(M−i+
1)番目の薄膜トランジスタの形状(チャネル長りとチ
ャネル幅W)は等しい。すなわち、1番目のトランジス
タの形状とM番目のトランジスタの形状は等しく、2番
目のトランジスタの形状と(N−1)番目のトランジス
タの形状は等しい。以下、同様である。もっと一般的に
表現すればxri=r、    ・ N+龜+1 Wj=W    ・ N+龜+1 となる。L)e”lノ゛はそれぞれ1番目のトランジス
タのチャネル長とチャネル幅である。本発明の主旨は・
以上の(2う&″構成れた複数個0薄膜トランジスタと
して取り扱うことにより、非常に優れたトランジスタ特
性を実現することにある。その理由は、第6図を参照し
て説明する。
2...s') thin film transistor and (M-i+
1) The shapes (channel length and channel width W) of the th thin film transistor are equal. That is, the shapes of the first transistor and the Mth transistor are equal, and the shapes of the second transistor and the (N-1)th transistor are equal. The same applies hereafter. Expressed more generally, xri=r, ・N+Key+1 Wj=W・N+Key+1. L) e'l is the channel length and channel width of the first transistor, respectively.The gist of the present invention is:
By treating the thin film transistors as a plurality of thin film transistors having the above-mentioned (2U&'' configuration), extremely excellent transistor characteristics can be achieved.The reason for this will be explained with reference to FIG.

第6図(a)は、第5図において1i=2とした場合の
@略図である。簡単のため、y、=2の場合を例にとっ
て本発明を説明する。図中、s、D。
FIG. 6(a) is a schematic diagram when 1i=2 in FIG. 5. For the sake of simplicity, the present invention will be explained using the case where y,=2 as an example. In the figure, s, D.

Gの意味する内容は第5図と同じである。S、D* G
 、xにおける’e1位tcそれぞれvs、vp 、v
a、 ’Iix と、する。−また、図中の番号は、2
個の薄膜トランジスタにつけられた番号であり、それぞ
れのトランジスタは同一のチャネル長りと同一のチャネ
ル幅Wを有している。また第6図Cb)は(α)のトラ
ンジスタを等測的に1つのトランジスタに置きかえたも
のであり、そのチャネル長は2L、チャネル幅はWであ
る。トランジスタ1のドレイン電FEVDsxs’f−
ト111圧VoaseRO:トランジスタ2のドレイン
電圧yngz、ゲート電圧VGg2 は次式で与えられ
る。
The meaning of G is the same as in FIG. S, D*G
, 'e1st place tc in x vs, vp, v, respectively
a, 'Iix. - Also, the number in the diagram is 2
This is a number assigned to each thin film transistor, and each transistor has the same channel length and the same channel width W. Further, in FIG. 6Cb), the transistor (α) is isometrically replaced with one transistor, and its channel length is 2L and its channel width is W. Drain voltage FEVDsxs'f- of transistor 1
111 voltage VoaseRO: The drain voltage yngz and gate voltage VGg2 of the transistor 2 are given by the following equation.

VD81  ; VX−78 Vass=Va−Va VD82=VD−Vx Vos 2 =Va−’Vx トランジスタ1を流れる電流工、とトランジスタ2を流
れる電流工、が等しくなるように点Xの電位VXが定ま
る。このとき、va(vx(vaが成立し、したがって
ドレイン電圧V D −7gは2つのトランジスタに分
割して印加されることになる。このため、ドレイン電流
は減少するはずであるが、ドレイン電流とチャネル長と
の間に一定の関係が成立する場合には、第6fjll(
A)に比べてチャネル長が短い分だけドレイン電流は増
加し、結局、第6図(α)のトランジスタと、第6図(
b)のトランジスタとでは電流値は等しくなる。
VD81; VX-78 Vass=Va-Va VD82=VD-Vx Vos2=Va-'Vx The potential VX at point X is determined so that the current flowing through transistor 1 and the current flowing through transistor 2 are equal. At this time, va (v When a certain relationship is established between the channel length and the channel length, the sixth fjll (
Compared to A), the drain current increases due to the shorter channel length, and as a result, the transistors shown in Figure 6 (α) and Figure 6 (
The current values of the transistor b) are the same.

実際、V o −vtr ) Oの場合には、この関係
が成立し、ON電流は変化しない。すなわち、チャネル
長を分割しても電流値は変わらない。
In fact, in the case of V o -vtr ) O, this relationship holds and the ON current does not change. In other words, the current value does not change even if the channel length is divided.

しかし、V a −V # (0の場合には状況が異な
る。これは、第4図に示したように、ゲート電圧を負に
バイアスした場合、ドレイン電流のチャネル長依存性が
なくなってくることに起因する。すなわち、ゲート電圧
を負の方向に大きくしていくと、OFF電流はチャネル
長に依存しなくなってくるため、第6mCa)と(6〕
とでチャネル長の違いによる効果はなくなってくる。し
たがって、個々のトランジスタに加わるドレイン電圧が
低下する分だけ、(b)ではO1’ll電流が減少する
。この効果は、ゲート電圧を負にバイアスするほど顕著
になる。
However, the situation is different when V a −V # (0. This is because, as shown in FIG. 4, when the gate voltage is negatively biased, the dependence of the drain current on the channel length disappears. In other words, as the gate voltage increases in the negative direction, the OFF current becomes independent of the channel length, so the 6th mCa) and (6)
With this, the effect of the difference in channel length disappears. Therefore, in (b), the O1'll current decreases by the amount that the drain voltage applied to each transistor decreases. This effect becomes more pronounced as the gate voltage is biased more negatively.

また、以上の現象は、物性的に次のようにも説明される
。トランジスタがONの状態では、半導体薄膜の表面に
はチャネルが形成されるため、ソースからドレインに向
けて、はぼ均一な電位勾配(電界)が生じているために
、どのようにチャネルを分割してもドレイン電流は変化
しない。一方、トランジスタがOFFの状態では、前述
の通り、ドレイン近傍のPN接合にほとんどの電界が集
中しているため、トランジスタを分割することにより、
個々のFli接合に加わる電界集中を弱めることができ
、接合リーク電流、すなわちOIF?電流を減少させる
ことができる。
The above phenomenon can also be explained in terms of physical properties as follows. When a transistor is on, a channel is formed on the surface of the semiconductor thin film, and since a nearly uniform potential gradient (electric field) is generated from the source to the drain, it is difficult to determine how to divide the channel. However, the drain current does not change. On the other hand, when the transistor is off, most of the electric field is concentrated at the PN junction near the drain, so by dividing the transistor,
The electric field concentration applied to each Fli junction can be weakened, and the junction leakage current, that is, OIF? Current can be reduced.

次に1.ε番目のトランジスタの形状と(N −i+1
)番目のトランジスタの形状を等しくする(第6図の場
合には2個のトランジスタの形状を等しくする。)こと
の効果について述べる。通常の電界効果型トランジスタ
の特徴の1つとして、ソースとドレインに関して対称の
特性を有することが挙げられる。すなわち、ソースとド
レインを入れかえてもトランジスタ特性は変化しない。
Next 1. The shape of the ε-th transistor and (N −i+1
) The effect of making the shapes of the transistors the same (in the case of FIG. 6, the shapes of the two transistors are made the same) will be described. One of the characteristics of a typical field effect transistor is that it has symmetrical characteristics with respect to the source and drain. In other words, even if the source and drain are swapped, the transistor characteristics do not change.

このことは、時間と共にトランジスタのソースとドレイ
ンが刻々と入れかわるような応用の仕方をする場合、例
えばトランジスタをアクティブマトリックスパネルのス
イッチング素子として用いる場合などでは、特に重要と
なる。このような場合、ソースとドレインが入れかわる
ことによりトランジスタ特性、中でもoyy特性が変化
することになると、各トランジスタの特性のバラツキの
原因となり、システム全体としても充分な特性が得られ
なくなる。したがって、ソースとドレインが入れかわっ
ても、トランジスタ特性の変化しないことが要求される
。一番目のトランジスタの形状と(N −i −) 1
 )番目のトランジスタの形状を等しくするのは、この
ような要求を満足させるためである。すなわち、上のよ
うな構成を取ることによりソースとドレインに対して対
称にトランジスタを配置することができ、したがってソ
ースとドレインを入れかえてもトランジスタ特性は変化
しなくなる。
This is particularly important in applications where the source and drain of the transistor are interchanged over time, such as when the transistor is used as a switching element in an active matrix panel. In such a case, if the transistor characteristics, especially the oyy characteristics, change due to the swapping of the source and drain, this will cause variations in the characteristics of each transistor, and the system as a whole will not be able to obtain sufficient characteristics. Therefore, it is required that the transistor characteristics do not change even if the source and drain are interchanged. The shape of the first transistor and (N − i −) 1
) The reason for making the shapes of the transistors the same is to satisfy such a requirement. That is, by adopting the above configuration, the transistor can be arranged symmetrically with respect to the source and drain, so that the transistor characteristics do not change even if the source and drain are interchanged.

次に、実験データを示して、本発明の効果を実証する。Next, experimental data will be shown to demonstrate the effects of the present invention.

第7図は、本発明による薄膜トランジスタの特性を示す
グラフである。第6図(α)において、L、=L、=1
0μII 、 w、 = w、 = 10μ集とした場
合のトランジスタ特性である。このトランジスタは等測
的に第3図に示したトランジスタに等しいものである。
FIG. 7 is a graph showing the characteristics of the thin film transistor according to the present invention. In Figure 6 (α), L, = L, = 1
These are the transistor characteristics when 0μII, w, = w, = 10μ. This transistor is isometrically equivalent to the transistor shown in FIG.

なお、このデータも本出願人が実験を行なって得られた
結果である。パラメータはドレイン電圧であり、Hの曲
線が’Vbs=IVに、工の曲線がVna=4V に、
Jの曲線がyBa=SVにそれぞれ対応している。この
グラフかられかるように、vGII  が正の領域、す
なわちON電流は第3図のデータとほとんど一致するが
、yos  が負の領域、すなわちOFF電流は、第3
図と大幅に異なり、低い値でほぼ一定の値をとつている
。すなわち、従来の薄膜トランジスタと同じON電流を
保ちつつ、01P1P電流を大幅に低減させている。ま
た、本出願人は従来のトランジスタ特性をもとにしてコ
ンビエータシミュレーシ璽ンを行ない、本発明による薄
膜トランジスタのOFF特性を計算してみたが、その結
果は第7図のグラフと非常によく一致した。
Note that this data is also the result of experiments conducted by the applicant. The parameter is the drain voltage, the H curve becomes 'Vbs=IV, the engineering curve becomes Vna=4V,
The curves of J correspond to yBa=SV, respectively. As can be seen from this graph, the region where vGII is positive, that is, the ON current, almost matches the data in Figure 3, but the region where yos is negative, that is, the OFF current, is
This is significantly different from the figure, and the value remains almost constant at a low value. That is, while maintaining the same ON current as conventional thin film transistors, the 01P1P current is significantly reduced. The applicant also performed a combinatorial simulation based on the conventional transistor characteristics and calculated the OFF characteristics of the thin film transistor according to the present invention, and the results were very similar to the graph in FIG. Agreed.

以上の説明では簡単のため、N=2の場合、すなわち2
つの薄膜トランジスタを直列に接続した場合について述
べたが、3つ以上の場合にも全く同様の説明をすること
ができる。直列に接続する薄膜トランジスタの個数を増
加させると、ドレイン電圧が高い場合の011電流の載
着が顕著になってくる。これは、トランジスタの数が多
いほど個々のトランジスタに印加されるドレイン電圧が
減少するためである。したがって、薄膜トランジスタの
用途と、要求されるOFF電流のレベルによって、その
個数Nを選択すればよい。アクティブマトリックスパネ
ルに応用する場合には、通常、ドレイン電圧が低いため
(約10v以下)、N=2〜3で充分である。薄膜トラ
ンジスタでロジック回路を構成する場合には、通常、充
分なON電流を得るために高いゲート電圧な印加するが
、ドレイン電圧もそれとほぼ同等の高い値になるためN
の値は大きくした方がOIF?電流の低減には効果があ
る。
In the above explanation, for simplicity, when N=2, that is, 2
Although the case where two thin film transistors are connected in series has been described, the same explanation can be given to the case where three or more thin film transistors are connected in series. When the number of thin film transistors connected in series is increased, the loading of the 011 current becomes noticeable when the drain voltage is high. This is because the drain voltage applied to each transistor decreases as the number of transistors increases. Therefore, the number N may be selected depending on the purpose of the thin film transistor and the required level of OFF current. When applied to an active matrix panel, N=2 to 3 is usually sufficient because the drain voltage is low (approximately 10 V or less). When configuring a logic circuit using thin film transistors, a high gate voltage is usually applied to obtain a sufficient ON current, but the drain voltage is also nearly as high, so N
Is it better to increase the value of OIF? It is effective in reducing the current.

第8FAは本発明の効果を示すグラフであり、第6図(
α)のように構成した薄膜トランジスタにおいて、2個
の薄膜トランジスタの形状を種々にかえた時のoyy特
性を示すものである。第8図(a)はトランジスタ1の
形状かも□=5μ集、W、=10μ惧、トランジスタ2
の形状がり、=15μ気、W、=IQμ慣のときの01
!7特性を示し、第8図(b)はトランジスタ1.2の
形状が等しく、L、=L、=10μ愼a ”1 = W
R=10μ惟のときのoypy特性を示している。また
、図中の実線のグラフは、ソースとドレインの位置が第
61テ(α)に示したようになっている場合であり、破
線のグラフは、ソースとドレインの位置が入れかわった
場合を示している。第8図(α)に示すように、2つの
トランジスタの形状(この場合、チャネル長)が異なる
場合には、ソースとドレインを入れかえることによりト
ランジスタ特性が大きく変化する。これに対して、第8
図(b)に示すように、本発明の通りに2つのトランジ
スタの形状を等しくした場合には、ソースとドレインを
入れかえてもトランジスタ特性は全く変化せず、2本の
曲線(実線と破it)は完全に一致する。これらのデー
タは、2つのトランジスタのチャネル長に関して、本発
明の効果を実証するものであるが、チャネル幅に関して
も同様に本発明の効果は実証される。
8FA is a graph showing the effect of the present invention, and FIG.
In the thin film transistor configured as in α), the oyy characteristics are shown when the shapes of the two thin film transistors are changed in various ways. Figure 8 (a) may be the shape of transistor 1, where □ = 5μ, W = 10μ, transistor 2.
Shape of = 15μ, W, = 01 when IQμ
! 7 characteristics, and FIG. 8(b) shows that the shapes of the transistors 1 and 2 are the same, L, = L, = 10μ a "1 = W
It shows the oypy characteristics when R=10μ. In addition, the solid line graph in the figure shows the case where the source and drain positions are as shown in the 61st Te (α), and the broken line graph shows the case where the source and drain positions are swapped. It shows. As shown in FIG. 8(α), when two transistors have different shapes (channel lengths in this case), the transistor characteristics change significantly by replacing the source and drain. On the other hand, the 8th
As shown in FIG. ) is an exact match. These data demonstrate the effects of the present invention with respect to the channel lengths of the two transistors, but the effects of the present invention are similarly demonstrated with respect to the channel widths.

第9図は3個の薄膜トランジスタを直列に接続した場合
、それぞれのトランジスタの形状を変えたときのトラン
ジスタ特性を示すものである。第9図(a)はトランジ
スタ1の形状がL1=5μへ・1・=1(0μ”・トラ
7ジ3夕2″形状力“L、=20μ悔、W、=10μ集
、トランジスタ3の形状がり、=15μ愼、W、=10
μ慣のときの011特性を示し、第9図(h)は、トラ
ンジスタ1の形状がり、=10μs g W 1 = 
10μ惟、トランジスタ2の形状がり、=20μs。
FIG. 9 shows the transistor characteristics when three thin film transistors are connected in series and the shape of each transistor is changed. Figure 9(a) shows that the shape of transistor 1 is L1 = 5μ, 1 = 1 (0μ), shape force L, = 20μ, W, = 10μ, and transistor 3. Shape, = 15μ, W, = 10
Figure 9 (h) shows the 011 characteristic at μ habituation, where the shape of transistor 1 is 10 μs g W 1 =
10 μs, shape of transistor 2 = 20 μs.

W、==1Oμ惟、トランジスタ3の形状がり、=10
μs、W1=10μ愼のときの071特性を示している
。また、図中の実線のグラフと破線のグラフは、ソース
とドレインを入れかえたときの特性を示している。第9
図(cL)に示すように、トランジスタ1とトランジス
タ3の形状(この場合、チャネル長)が異なる場合には
、ソースとドレインを入れかえることによりトランジス
タ特性が大きく変化する。これに対して第9図Cb)に
示すように、本発明の通りにトランジスタ1とトランジ
スタ3の形状を等しくした場合には、トランジスタ2の
形状が異なっていても、ソースとドレインを入れかえる
ことによりトランジスタ特性は変化せず、2本の曲#(
実線と破41)は完全に一致する。もちろん、3個のト
ランジスタの形状がすべて等しい場合でも同様である。
W, ==1Oμ, shape of transistor 3, =10
071 characteristics when μs, W1=10 μm. Further, the solid line graph and the broken line graph in the figure show the characteristics when the source and drain are replaced. 9th
As shown in Figure (cL), when transistors 1 and 3 have different shapes (channel lengths in this case), the transistor characteristics change significantly by replacing the source and drain. On the other hand, as shown in FIG. 9Cb), if transistors 1 and 3 have the same shape as in the present invention, even if the shape of transistor 2 is different, the source and drain can be interchanged. The transistor characteristics do not change, and the two songs # (
The solid line and the broken line 41) completely match. Of course, the same applies even if all three transistors have the same shape.

これらのデータは、6つのトランジスタのチャネル長に
関して、本発明の効果を実証するものであるが、チャネ
ル幅に関しても同様に本発明の効果は実証される。
These data demonstrate the effects of the present invention with respect to the channel lengths of the six transistors, but the effects of the present invention are similarly demonstrated with respect to the channel widths.

第8図及び第9図を用いて、2個あるいは3個の薄膜ト
ランジスタを直列に接続した場合について、1番目のト
ランジスタの形状と(M −i +1)番目のトランジ
スタの形状を等しくすることの有用性を実証したが、N
≧4の場合についても、全く同様にその有用性は確認さ
れている。
Using FIG. 8 and FIG. 9, it is useful to make the shape of the first transistor and the shape of the (M − i +1)th transistor equal when two or three thin film transistors are connected in series. However, N
In the case of ≧4, its usefulness has been confirmed in exactly the same way.

以上、述べたように、本発明はON電流を低下させるこ
となく、oyy電流を大幅に減少させると共に、ソース
とドレインが入れかわってもトランジスタ特性に変化を
与えないという優れた効果を有する画期的な薄膜トラン
ジスタを提供するものである。
As described above, the present invention is a breakthrough that has the excellent effect of significantly reducing the oyy current without reducing the ON current, and not causing any change in transistor characteristics even if the source and drain are replaced. The purpose of this invention is to provide a thin film transistor with a unique structure.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は薄膜トランジスタをアクティブマトリックスパ
ネルに応用した場合の一般的なIw1図である。 第2図は半導体薄膜を用いた夏チャネル薄膜トランジス
タの一般的な構造を示す断面図である。 第3図及び第4図は、従来の薄膜トランジスタの特性を
示すグラフである。 第5図は本発明の一般的な構成を示す回路図である。 納6図は本発明の一例として、2個の薄膜トランジスタ
を直列に接続した場合の回路図と、それに等価な単一の
薄膜トランジスタを示すものである。 第7図は第6図に示した本発明による薄膜トランジスタ
の特性を示すグラフである。 第8図は種々の形状を有する2個の薄膜トランジスタを
直列に接続した場合において、本発明の効果を示すグラ
フである。 第9図は種々の形状を有する3個の薄膜トランジスタを
直列に接続した場合において、本発明の効果を示すグラ
フである。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上  務 第1図 第3図 Vt、s (vo It ) VGS (volt) 第5図 %s (volt) 第8図 VGs Cvo1f’) ”−5(volt) %s (voIf)
FIG. 1 is a general Iw1 diagram when a thin film transistor is applied to an active matrix panel. FIG. 2 is a cross-sectional view showing the general structure of a summer channel thin film transistor using a semiconductor thin film. FIGS. 3 and 4 are graphs showing the characteristics of conventional thin film transistors. FIG. 5 is a circuit diagram showing the general configuration of the present invention. FIG. 6 shows, as an example of the present invention, a circuit diagram in which two thin film transistors are connected in series, and a single thin film transistor equivalent thereto. FIG. 7 is a graph showing the characteristics of the thin film transistor according to the present invention shown in FIG. FIG. 8 is a graph showing the effects of the present invention when two thin film transistors having various shapes are connected in series. FIG. 9 is a graph showing the effects of the present invention when three thin film transistors having various shapes are connected in series. Applicant Suwa Seikosha Co., Ltd. Agent Patent Attorney Tsutomu Mogami Figure 1 Figure 3 Vt, s (vo It) VGS (volt) Figure 5%s (volt) Figure 8 VGs Cvo1f') ”-5 ( volt) %s (voIf)

Claims (1)

【特許請求の範囲】[Claims] 半導体薄膜を用い、ソース電極とドレイン電極とゲート
電極を備えた薄膜トランジスタにおいて、N個(N≧2
)の前記薄膜トランジスタを直列に接続し、その両端の
電極をソース電極及びドレイン電極とすると共に、前記
N個の薄膜トランジスタのゲート電極をすべて共通にし
、さらに前記ソース電極側あるいは前記ドレイン電極側
から数えてt番目(i=1.2・・・・・・、N)の薄
膜トランジスタと(N −i + 1 )番目の薄膜ト
ランジスタの形状を等しくしたことを特徴とする薄膜ト
ランジスタ。
In a thin film transistor using a semiconductor thin film and having a source electrode, a drain electrode, and a gate electrode, N (N≧2
) are connected in series, the electrodes at both ends thereof are used as a source electrode and a drain electrode, and all the N thin film transistors have a common gate electrode, and further, counting from the source electrode side or the drain electrode side. A thin film transistor characterized in that a t-th (i=1.2..., N) thin-film transistor and a (N-i+1)-th thin film transistor have the same shape.
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