KR101001430B1 - Thin film transistor and fabricating method thereof - Google Patents

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Abstract

본 발명은 게이트절연막과 활성층 사이의 계면 특성을 개선하여 소자특성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor capable of improving device characteristics by improving an interface property between a gate insulating film and an active layer, and a manufacturing method thereof.

본 발명에 따른 박막 트랜지스터는 게이트전극과, 소스전극과, 상기 소스전극과 대향하는 드레인전극과, 상기 게이트전극과 게이트절연막을 사이에 두고 중첩되며 상기 소스 및 드레인전극 사이의 채널을 마련하는 제1 반도체층과, 상기 게이트절연막과 제1 반도체층 사이에 상기 제2 반도체층과 중첩되게 형성되며 불순물이 주입된 제2 반도체층을 구비하는 것을 특징으로 한다.
A thin film transistor according to the present invention includes a first electrode which overlaps a gate electrode, a source electrode, a drain electrode facing the source electrode, and the gate electrode and a gate insulating layer interposed therebetween to provide a channel between the source and drain electrodes. And a second semiconductor layer formed between the semiconductor layer and the gate insulating layer and the first semiconductor layer so as to overlap with the second semiconductor layer and into which impurities are implanted.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND FABRICATING METHOD THEREOF} Thin film transistor and its manufacturing method {THIN FILM TRANSISTOR AND FABRICATING METHOD THEREOF}             

도 1은 종래 액정표시패널을 나타내는 평면도이다.1 is a plan view illustrating a conventional liquid crystal display panel.

도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 액정표시패널을 나타내는 단면도이다.FIG. 2 is a cross-sectional view illustrating the liquid crystal display panel taken along the line “II-II ′” in FIG. 1.

도 3은 본 발명의 제1 실시 예에 따른 액정표시패널을 나타내는 단면도이다.3 is a cross-sectional view illustrating a liquid crystal display panel according to a first embodiment of the present invention.

도 4는 본 발명의 제2 실시 예에 따른 액정표시패널을 나타내는 단면도이다.4 is a cross-sectional view illustrating a liquid crystal display panel according to a second exemplary embodiment of the present invention.

도 5는 종래와 본 발명의 제1 및 제2 실시 예에 따른 박막트랜지스터의 특성을 나타내는 도면이다.
5 is a view showing the characteristics of the thin film transistor according to the first and second embodiments of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2 : 게이트 라인 4 : 데이터 라인2: gate line 4: data line

6,106 : 게이트전극 8,108 : 소스전극6,106: gate electrode 8,108: source electrode

10,110 : 드레인전극 12,112 : 게이트절연막10,110 drain electrode 12112 gate insulating film

14,114,126 : 활성층 16,116 : 오믹접촉층14,114,126: active layer 16,116: ohmic contact layer

18,118 : 보호막 20,120 : 접촉홀 18,118: protective film 20,120: contact hole                 

22,122 : 화소전극 128 : 도핑층
22,122: pixel electrode 128: doping layer

본 발명은 박막 트랜지스터에 관한 것으로, 특히 게이트절연막과 활성층 사이의 계면 특성을 개선하여 소자특성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, and more particularly, to a thin film transistor capable of improving device characteristics by improving an interface property between a gate insulating film and an active layer, and a method of manufacturing the same.

액정 표시 패널은 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 패널은 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.The liquid crystal display panel displays an image by adjusting the light transmittance of the liquid crystal using an electric field. The liquid crystal display panel drives the liquid crystal by an electric field formed between the pixel electrode and the common electrode disposed to face the upper and lower substrates.

도 1은 종래 액정표시패널의 하부 어레이 기판을 도시한 평면도이고, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 하부 어레이 기판을 도시한 단면도이다.FIG. 1 is a plan view illustrating a lower array substrate of a conventional liquid crystal display panel, and FIG. 2 is a cross-sectional view illustrating a lower array substrate taken along a line “II-II ′” in FIG. 1.

도 1 및 도 2에 도시된 하부 어레이 기판은 하부 기판(1) 위에 게이트 절연막(12)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(22)을 구비한다.The lower array substrate illustrated in FIGS. 1 and 2 includes a gate line 2 and a data line 4 formed to intersect on the lower substrate 1 with a gate insulating layer 12 interposed therebetween, and a thin film transistor formed at each intersection thereof. 30 and the pixel electrode 22 formed in the pixel area provided with the cross structure.

게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역을 정의한다.The gate line 2 supplying the gate signal and the data line 4 supplying the data signal are formed in an intersecting structure to define a pixel region.

박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라 인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 이러한 활성층(14) 위에는 소스 전극(8), 드레인 전극(10)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.The thin film transistor 30 keeps the pixel signal of the data line 4 charged and held in the pixel electrode 22 in response to the gate signal of the gate line 2. To this end, the thin film transistor 30 includes a gate electrode 6 connected to the gate line 2, a source electrode 8 connected to the data line 4, and a drain electrode connected to the pixel electrode 22. 10). In addition, the thin film transistor 30 further includes an active layer 14 which overlaps with the gate electrode 6 and the gate insulating layer 12 therebetween to form a channel between the source electrode 8 and the drain electrode 10. . The ohmic contact layer 16 for ohmic contact with the source electrode 8 and the drain electrode 10 is further formed on the active layer 14.

화소전극(22)은 보호막(18) 상에 형성되며 보호막(18)을 관통하는 접촉홀(20)을 통해 드레인전극(10)과 접속된다. 이러한 화소전극(22)은 게이트라인과 데이터라인의 교차로 마련된 화소영역에 형성된다.The pixel electrode 22 is formed on the passivation layer 18 and is connected to the drain electrode 10 through the contact hole 20 passing through the passivation layer 18. The pixel electrode 22 is formed in the pixel region provided at the intersection of the gate line and the data line.

종래 박막트랜지스터(30)는 게이트라인(2)을 통해 게이트전극(6)에 공급되는 스캔펄스 즉, 게이트 하이 전압(Vgh)에 의해 턴온되어 소스전극(8) 및 드레인전극(10)을 통해 액정셀에 화소전압이 공급된다. 이 때, 소스전극(8) 및 드레인전극(10) 사이의 채널을 통해 전류가 흐르게 되는데 게이트절연막(12)과 활성층(14) 사이의 계면에서 특히 많은 전류가 흐르게 된다. 이로 인해 게이트절연막(12)과 활성층(14)의 계면에서 전자들이 강하게 충돌하여 불필요한 핫 캐리어(hot carrier)들이 많이 생성된다. 이러한 핫 캐리어들에 의해 소스전극(8)으로부터 드레인전극(10)으로 이동하는 전자의 이동도가 저하되는 문제점이 있다.
The conventional thin film transistor 30 is turned on by a scan pulse that is supplied to the gate electrode 6 through the gate line 2, that is, the gate high voltage Vgh, and thus the liquid crystal through the source electrode 8 and the drain electrode 10. The pixel voltage is supplied to the cell. At this time, a current flows through the channel between the source electrode 8 and the drain electrode 10. Particularly, a large amount of current flows at the interface between the gate insulating film 12 and the active layer 14. As a result, electrons collide strongly at the interface between the gate insulating layer 12 and the active layer 14, thereby generating a large amount of unnecessary hot carriers. There is a problem that the mobility of electrons moving from the source electrode 8 to the drain electrode 10 is reduced by these hot carriers.

따라서, 본 발명의 목적은 게이트절연막과 액티브층 사이의 계면특성을 개선할 수 있는 박막트랜지스터를 제공하는 것이다.
Accordingly, an object of the present invention is to provide a thin film transistor capable of improving the interface characteristics between the gate insulating film and the active layer.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터는 게이트전극과, 소스전극과, 상기 소스전극과 대향하는 드레인전극과, 상기 게이트전극과 게이트절연막을 사이에 두고 중첩되며 상기 소스 및 드레인전극 사이의 채널을 마련하는 제1 반도체층과, 상기 게이트절연막과 제1 반도체층 사이에 상기 제2 반도체층과 중첩되게 형성되며 불순물이 주입된 제2 반도체층을 구비하는 것을 특징으로 한다.In order to achieve the above object, the thin film transistor according to the present invention overlaps a gate electrode, a source electrode, a drain electrode facing the source electrode, and the gate electrode and a gate insulating layer interposed therebetween. And a second semiconductor layer formed to overlap with the second semiconductor layer between the gate insulating film and the first semiconductor layer, and having an impurity implanted therebetween.

상기 불순물은 붕소 또는 인 등을 포함하는 것을 특징으로 한다.The impurity is characterized in that it contains boron or phosphorous.

상기 제1 반도체층은 상기 제2 반도체층 상에 형성되는 제1 활성층과, 상기 제1 활성층 상에 상기 채널을 사이에 두고 형성되는 오믹접촉층을 포함하는 것을 특징으로 한다.The first semiconductor layer may include a first active layer formed on the second semiconductor layer and an ohmic contact layer formed on the first active layer with the channel interposed therebetween.

상기 박막트랜지스터는 상기 제2 반도체층과 게이트절연막 사이에 형성되는 제2 활성층을 추가로 포함하는 것을 특징으로 한다.The thin film transistor may further include a second active layer formed between the second semiconductor layer and the gate insulating layer.

상기 제1 및 제2 반도체층은 동일패턴인 것을 특징으로 한다.The first and second semiconductor layers may be the same pattern.

기판 상에 게이트전극을 형성하는 단계와: 상기 게이트전극이 형성된 기판 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 불순물이 주입된 제1 반도체층, 그 제1 반도체층 상에 형성되어 채널을 마련하는 제2 반도체층을 형 성하는 단계와: 상기 채널을 사이에 두고 대향하는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a gate electrode on the substrate; forming a gate insulating film on the substrate on which the gate electrode is formed; Forming a first semiconductor layer implanted with impurities on the gate insulating layer, and a second semiconductor layer formed on the first semiconductor layer to form a channel; opposing source electrodes and drains having the channel interposed therebetween; And forming an electrode.

상기 불순물은 붕소 또는 인 등을 포함하는 것을 특징으로 한다.The impurity is characterized in that it contains boron or phosphorous.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터의 제조방법은 상기 게이트절연막 상에 불순물이 주입된 제1 반도체층, 그 제1 반도체층 상에 형성되어 채널을 마련하는 제2 반도체층을 형성하는 단계는 상기 게이트절연막 상에 불순물이 주입된 반도체물질과 제1 및 제2 반도체물질을 순차적으로 적층하는 단계와, 상기 불순물이 주입된 반도체물질과 제1 및 제2 반도체물질을 동시에 패터닝하여 제1 활성층 및 오믹접촉층을 포함하는 제2 반도체층과 제1 반도체층을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a thin film transistor according to the present invention forms a first semiconductor layer implanted with impurities on the gate insulating film, a second semiconductor layer formed on the first semiconductor layer to provide a channel The method may include sequentially stacking semiconductor materials implanted with impurities and first and second semiconductor materials on the gate insulating layer, and simultaneously patterning the semiconductor materials implanted with impurities and the first and second semiconductor materials simultaneously. And forming a first semiconductor layer and a second semiconductor layer including the first active layer and the ohmic contact layer.

박막트랜지스터의 제조방법은 상기 제1 반도체층과 게이트절연막 사이에 제2 활성층을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The method of manufacturing the thin film transistor may further include forming a second active layer between the first semiconductor layer and the gate insulating layer.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 5를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 3 to 5.

도 3은 본 발명의 제1 실시 예에 따른 액정표시패널을 나타내는 단면도이다.3 is a cross-sectional view illustrating a liquid crystal display panel according to a first embodiment of the present invention.

도 3을 참조하면, 본 발명의 제1 실시 예에 따른 액정표시패널은 박막트랜지스터(130)와, 박막트랜지스터(130)와 접속되는 화소전극(122)을 구비한다.Referring to FIG. 3, the liquid crystal display panel according to the first exemplary embodiment of the present invention includes a thin film transistor 130 and a pixel electrode 122 connected to the thin film transistor 130.

박막트랜지스터(130)는 게이트전극(106)과, 게이트절연막(112)을 사이에 두 고 게이트전극(106)과 중첩되는 반도체층(114,116)과, 반도체층(114,116)의 채널을 사이에 두고 대향하는 소스전극(108) 및 드레인전극(110)을 구비한다.The thin film transistor 130 faces the gate electrode 106, the semiconductor layers 114 and 116 overlapping the gate electrode 106 with the gate insulating layer 112 interposed therebetween, and the channel of the semiconductor layers 114 and 116 interposed therebetween. A source electrode 108 and a drain electrode 110 are provided.

게이트전극(106)은 기판(101) 상에 형성되며 게이트라인과 접속되어 게이트라인을 통해 게이트 신호가 공급된다.The gate electrode 106 is formed on the substrate 101 and is connected to the gate line to supply a gate signal through the gate line.

반도체층(114,116)은 게이트 절연막(112) 및 도핑층(128)을 사이에 두고 게이트 전극(106)과 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)과, 활성층(114) 상에 형성되며 소스전극(108) 및 드레인전극(110)과 오믹접촉을 위한 오믹접촉층(116)을 포함한다.The semiconductor layers 114 and 116 overlap the gate electrode 106 with the gate insulating layer 112 and the doping layer 128 interposed therebetween, and form the channel between the source electrode 108 and the drain electrode 110. And an ohmic contact layer 116 formed on the active layer 114 and for ohmic contact with the source electrode 108 and the drain electrode 110.

도핑층(128)은 게이트절연막(112)과 활성층(114) 사이에 형성되며 붕소(B) 또는 인(P)등을 포함하는 불순물이 주입된 아몰퍼스 실리콘층으로 형성된다. 이러한 도핑층(128)에 도핑된 불순물의 농도에 따라 게이트 로우 전압이 달라진다. 즉, 게이트로우전압은 박막트랜지스터의 특성에 따라 조절하여야 한다.The doped layer 128 is formed between the gate insulating film 112 and the active layer 114 and is formed of an amorphous silicon layer implanted with impurities including boron (B) or phosphorus (P). The gate low voltage is changed according to the concentration of the doped impurities in the doped layer 128. That is, the gate low voltage should be adjusted according to the characteristics of the thin film transistor.

소스전극(108)은 게이트절연막(112) 상에 형성되며 데이터라인과 접속되어 데이터라인을 통해 데이터신호가 공급된다.The source electrode 108 is formed on the gate insulating film 112 and is connected to the data line to supply a data signal through the data line.

드레인전극(110)은 게이트절연막(112) 상에 형성되며 보호막(118)을 관통하는 접촉홀(120)을 통해 화소전극(122)과 접속된다.The drain electrode 110 is formed on the gate insulating layer 112 and is connected to the pixel electrode 122 through the contact hole 120 penetrating through the passivation layer 118.

이러한 박막 트랜지스터(130)는 도핑층(128)에 의해 채널이 형성되어 있으므로 게이트전극(106)에 게이트로우전압을 공급하여 채널에 흐르는 전류량을 조절하게 된다. 이에 따라, 게이트절연막(112)과 활성층(114)의 계면보다는 활성층(114)내부에서 상대적으로 많은 전류가 흐르게 된다. 이로 인해 게이트절연막(112)과 활성층(114)의 계면에서의 스트레스(stress)를 줄일 수 있다.Since the channel is formed by the doping layer 128, the thin film transistor 130 controls the amount of current flowing through the channel by supplying a gate low voltage to the gate electrode 106. Accordingly, more current flows in the active layer 114 than in the interface between the gate insulating layer 112 and the active layer 114. As a result, stress at the interface between the gate insulating layer 112 and the active layer 114 can be reduced.

이러한 박막트랜지스터(130)는 도핑층(128)에 의해 소스 및 드레인전극(108,110) 사이에서 채널이 형성되어 데이터라인으로부터의 화소신호를 액정셀에 공급한다. 그리고, 박막트랜지스터(130)는 게이트라인으로부터의 게이트 로우 전압이 공급되는 경우 턴-오프되어 액정셀에 충전된 화소신호가 유지된다.In the thin film transistor 130, a channel is formed between the source and drain electrodes 108 and 110 by the doping layer 128 to supply the pixel signal from the data line to the liquid crystal cell. The thin film transistor 130 is turned off when the gate low voltage from the gate line is supplied to maintain the pixel signal charged in the liquid crystal cell.

화소전극(122)은 보호막(118) 상에 형성되며 보호막(118)을 관통하는 접촉홀(120)을 통해 드레인전극(110)과 접속된다. 이러한 화소전극(122)은 게이트라인과 데이터라인의 교차로 마련된 화소영역에 형성된다.The pixel electrode 122 is formed on the passivation layer 118 and is connected to the drain electrode 110 through the contact hole 120 passing through the passivation layer 118. The pixel electrode 122 is formed in the pixel region provided at the intersection of the gate line and the data line.

한편, 본 발명의 제1 실시 예에 따른 박막트랜지스터의 제조방법을 도 3을 결부하여 설명하기로 한다. On the other hand, a method of manufacturing a thin film transistor according to a first embodiment of the present invention will be described with reference to FIG.

먼저, 기판(101) 상에 게이트금속층이 증착된 후 포토리쏘그래피공정과 식각공정에 의해 게이트금속층이 패터닝됨으로써 게이트전극(106)이 형성된다. 게이트전극(106)이 형성된 기판(101) 상에 산화실리콘(SiOx) 또는 질화실리콘(SiNx)이 증착되어 게이트절연막(112)이 형성된다. 게이트절연막(112)이 형성된 기판(101) 상에 제1 불순물이 주입된 제1 반도체층과, 불순물이 비주입된 제2 반도체층과, 제2 불순물이 주입된 제3 반도체층이 순차적으로 증착된 후 패터닝됨으로써 도핑층(128), 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 그런 다음, 반도체패턴이 형성된 기판(101) 상에 데이터금속층이 증착된 후 포토리쏘그래피공정과 식각공정에 의해 패터닝됨으로써 소스전극(108) 및 드레인전극(110)이 형성된다. 이 소스전극(108) 및 드레인전극(110)을 마스크로 오믹접촉층(116)을 식각함으로써 채널이 형성된다.First, a gate metal layer is formed by depositing a gate metal layer on the substrate 101 and then patterning the gate metal layer by a photolithography process and an etching process. Silicon oxide (SiOx) or silicon nitride (SiNx) is deposited on the substrate 101 on which the gate electrode 106 is formed to form a gate insulating film 112. The first semiconductor layer implanted with the first impurity, the second semiconductor layer implanted with the impurity, and the third semiconductor layer implanted with the second impurity are sequentially deposited on the substrate 101 on which the gate insulating film 112 is formed. After patterning, a semiconductor pattern including the doped layer 128, the active layer 114, and the ohmic contact layer 116 is formed. Then, the data metal layer is deposited on the substrate 101 on which the semiconductor pattern is formed, and then patterned by a photolithography process and an etching process to form the source electrode 108 and the drain electrode 110. The channel is formed by etching the ohmic contact layer 116 using the source electrode 108 and the drain electrode 110 as a mask.

도 4는 본 발명의 제2 실시 예에 따른 액정표시패널을 나타내는 단면도이다.4 is a cross-sectional view illustrating a liquid crystal display panel according to a second exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 제2 실시 예에 따른 액정표시패널은 도 3에 도시된 액정표시패널과 비교하여 제1 및 제2 활성층(114, 126)이 형성되는 것을 제외하고는 동일한 구성요소를 구비한다.Referring to FIG. 4, the liquid crystal display panel according to the second exemplary embodiment of the present invention has the same configuration except that first and second active layers 114 and 126 are formed as compared to the liquid crystal display panel illustrated in FIG. 3. With elements.

제2 활성층(126)은 게이트절연막(112)과 도핑층(128)을 사이에 게이트전극(106)과 중첩되게 형성된다.The second active layer 126 is formed to overlap the gate electrode 106 between the gate insulating film 112 and the doped layer 128.

도핑층(128)은 제1 및 제2 활성층(114, 126) 사이에 형성되며 인(P) 또는 붕소(B) 등을 포함하는 불순물이 주입된 아몰퍼스 실리콘층으로 형성된다. 이러한 도핑층(128)에 도핑된 불순물의 농도에 따라 게이트 로우 전압이 달라진다.The doped layer 128 is formed between the first and second active layers 114 and 126 and formed of an amorphous silicon layer in which impurities including phosphorus (P), boron (B), or the like are implanted. The gate low voltage is changed according to the concentration of the doped impurities in the doped layer 128.

제1 활성층(114)은 도핑층(128)과 오믹접촉층(116)을 사이에 게이트전극(106)과 중첩되게 형성되어 소스전극(108)과 드레인 전극(110) 사이에 채널을 형성한다. 이러한 제1 활성층(114) 상에는 소스전극(108) 및 드레인전극(110)과 오믹접촉을 위한 오믹접촉층(116)이 형성된다.The first active layer 114 is formed to overlap the gate electrode 106 between the doped layer 128 and the ohmic contact layer 116 to form a channel between the source electrode 108 and the drain electrode 110. The ohmic contact layer 116 for ohmic contact with the source electrode 108 and the drain electrode 110 is formed on the first active layer 114.

이러한 박막트랜지스터(130)는 도핑층(128)에 의해 소스 및 드레인전극(108,110) 사이에서 채널이 형성되어 데이터라인으로부터의 화소신호를 액정셀에 공급한다. 그리고, 박막트랜지스터(130)는 게이트라인으로부터의 게이트 로우 전압이 공급되는 경우 턴-오프되어 액정셀에 충전된 화소신호가 유지된다.In the thin film transistor 130, a channel is formed between the source and drain electrodes 108 and 110 by the doping layer 128 to supply the pixel signal from the data line to the liquid crystal cell. The thin film transistor 130 is turned off when the gate low voltage from the gate line is supplied to maintain the pixel signal charged in the liquid crystal cell.

한편, 본 발명의 제2 실시 예에 따른 박막트랜지스터의 제조방법을 도 4를 결부하여 설명하기로 한다. On the other hand, a method of manufacturing a thin film transistor according to a second embodiment of the present invention will be described with reference to FIG.                     

먼저, 기판(101) 상에 게이트금속층이 증착된 후 포토리쏘그래피공정과 식각공정에 의해 게이트금속층이 패터닝됨으로써 게이트전극(106)이 형성된다. 게이트전극(106)이 형성된 기판(101) 상에 산화실리콘(SiOx) 또는 질화실리콘(SiNx)이 증착되어 게이트절연막(112)이 형성된다. 게이트절연막(112)이 형성된 기판(101) 상에 불순물이 비주입된 제1 반도체층과, 제2 불순물이 주입된 제1 반도체층과, 불순물이 비주입된 제3 반도체층과, 제2 불순물이 주입된 제4 반도체층이 순차적으로 증착된 후 패터닝됨으로써 제2 활성층(126), 도핑층(128), 제1 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 그런 다음, 반도체패턴이 형성된 기판(101) 상에 데이터금속층이 증착된 후 포토리쏘그래피공정과 식각공정에 의해 패터닝됨으로써 소스전극(108) 및 드레인전극(110)이 형성된다. 이 소스전극(108) 및 드레인전극(110)을 마스크로 오믹접촉층(116)을 식각함으로써 채널이 형성된다.First, a gate metal layer is formed by depositing a gate metal layer on the substrate 101 and then patterning the gate metal layer by a photolithography process and an etching process. Silicon oxide (SiOx) or silicon nitride (SiNx) is deposited on the substrate 101 on which the gate electrode 106 is formed to form a gate insulating film 112. A first semiconductor layer in which impurities are not implanted on the substrate 101 on which the gate insulating film 112 is formed, a first semiconductor layer in which the second impurities are implanted, a third semiconductor layer in which impurities are not implanted, and a second impurity The implanted fourth semiconductor layer is sequentially deposited and then patterned to form a semiconductor pattern including the second active layer 126, the doped layer 128, the first active layer 114, and the ohmic contact layer 116. Then, the data metal layer is deposited on the substrate 101 on which the semiconductor pattern is formed, and then patterned by a photolithography process and an etching process to form the source electrode 108 and the drain electrode 110. The channel is formed by etching the ohmic contact layer 116 using the source electrode 108 and the drain electrode 110 as a mask.

도 5는 종래와 본 발명에 따른 박막트랜지스터의 특성을 비교하는 그래프이다. 도 5에서 가로축은 게이트전압을, 세로축은 드레인전류를 각각 나타낸다.5 is a graph comparing the characteristics of the conventional thin film transistor according to the present invention. In FIG. 5, the horizontal axis represents the gate voltage, and the vertical axis represents the drain current.

도 5를 참조하면, 종래 및 본 발명에 따른 박막트랜지스터(T1,T2)의 오프전류는 게이트전극에 공급되는 게이트전압이 커질수록 작아지다가 일정 전압 이상에서는 커지게 된다. 즉, 종래 박막트랜지스터(T1)의 오프전류는 게이트전극에 공급되는 게이트전압이 커질수록 작아지다가 제1 전압(V1) 이상에서는 커지게 되며, 본 발명에 따른 박막트랜지스터(T2)의 오프전류는 게이트전극에 공급되는 게이트전압이 커질수록 작아지다가 제1 전압(V1)보다 낮은 제2 전압(V2) 이상에서는 커지게 된다.Referring to FIG. 5, the off currents of the thin film transistors T1 and T2 according to the related art and the present invention become smaller as the gate voltage supplied to the gate electrode becomes larger, but becomes larger than the predetermined voltage. That is, the off current of the conventional thin film transistor T1 becomes smaller as the gate voltage supplied to the gate electrode becomes larger, but becomes larger than the first voltage V1. The off current of the thin film transistor T2 according to the present invention is gated. As the gate voltage supplied to the electrode becomes larger, it becomes smaller but becomes larger than the second voltage V2 lower than the first voltage V1.

이와 같이, 본 발명에 따른 액정표시패널의 박막트랜지스터는 도핑층에 의해 게이트절연막과 액티브층 사이의 계면 결함을 최소화함으로써 활성층 내부에서 많은 전류가 흐르게 되므로 박막트랜지스터의 전자 이동도가 높아진다. 전자 이동도가 높아지므로 고해상도 액정표시패널의 스위칭소자로 이용될 수 있다. As described above, in the thin film transistor of the liquid crystal display panel according to the present invention, a large amount of current flows inside the active layer by minimizing an interface defect between the gate insulating layer and the active layer by the doping layer, thereby increasing the electron mobility of the thin film transistor. Since the electron mobility is increased, it can be used as a switching element of a high resolution liquid crystal display panel.

또한, 높은 전자이동도에 의해 기판 위에 게이트구동회로 및 데이터구동회로 중 적어도 어느 하나를 내장할 수 있으며, 구동회로가 내장되므로 비용을 절감할 수 있으며 액정표시모듈의 구조가 간소해진다.
In addition, at least one of a gate driving circuit and a data driving circuit can be embedded on a substrate by a high electron mobility, and a driving circuit is built in, thereby reducing costs and simplifying the structure of the liquid crystal display module.

상술한 바와 같이, 본 발명에 따른 액정표시패널은 게이트절연막과 활성층이 직접 접촉하지 않으므로 게이트절연막과 액티브층 사이의 계면 결함을 최소화할 수 있다. 이에 따라, 활성층 내부에서 많은 전류가 흐르게 되어 박막트랜지스터의 전자 이동도가 높아져 고해상도 패널의 스위칭소자로 이용될 수 있으며 기판 위에 구동회로를 내장할 수 있다.As described above, the liquid crystal display panel according to the present invention does not directly contact the gate insulating layer and the active layer, thereby minimizing an interface defect between the gate insulating layer and the active layer. Accordingly, a large amount of current flows in the active layer to increase electron mobility of the thin film transistor, which may be used as a switching device of a high resolution panel, and a driving circuit may be embedded on a substrate.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (9)

기판상에 화소영역을 정의하도록 교차되어 형성되는 게이트 라인 및 데이터 라인에 의한 교차 영역에 형성되는 박막 트랜지스터에 있어서,A thin film transistor formed in an intersection region formed by a gate line and a data line intersecting to define a pixel region on a substrate. 상기 게이트 라인과 접속되는 게이트전극;A gate electrode connected to the gate line; 상기 데이터 라인과 접속되는 소스전극;A source electrode connected to the data line; 상기 소스전극과 대향하는 드레인전극;A drain electrode facing the source electrode; 상기 게이트전극 상에 형성되는 게이트 절연막;A gate insulating film formed on the gate electrode; 상기 게이트 절연막 상에 상기 게이트전극과 중첩되게 형성되며, 불순물이 주입된 도핑층; 및A doped layer formed on the gate insulating layer to overlap the gate electrode and having an impurity implanted therein; And 상기 도핑층 상에 형성되며, 상기 소스전극 및 드레인전극 사이에서 채널을 형성하는 반도체층;을 포함하고,And a semiconductor layer formed on the doped layer and forming a channel between the source electrode and the drain electrode. 상기 도핑층은 상기 게이트 절연막 및 상기 반도체층 사이에 개재되는 것을 특징으로 하는 박막 트랜지스터.And the doping layer is interposed between the gate insulating film and the semiconductor layer. 제 1 항에 있어서,The method of claim 1, 상기 불순물은 붕소 및 인 중 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터.The impurity is a thin film transistor comprising one of boron and phosphorus. 제 1 항에 있어서,The method of claim 1, 상기 반도체층은,The semiconductor layer, 상기 도핑층 상에 형성되는 제1 활성층과,A first active layer formed on the doped layer, 상기 제1 활성층 상에 상기 채널을 사이에 두고 형성되는 오믹접촉층을 포함하는 것을 특징으로 하는 박막트랜지스터.And an ohmic contact layer formed on the first active layer with the channel interposed therebetween. 제 3 항에 있어서,The method of claim 3, wherein 상기 게이트 절연막과 상기 도핑층 사이에 개재되는 제2 활성층을 더 포함하는 것을 특징으로 박막 트랜지스터.And a second active layer interposed between the gate insulating film and the doping layer. 제 1 항에 있어서,The method of claim 1, 상기 도핑층 및 반도체층은 동일패턴인 것을 특징으로 하는 박막 트랜지스터.The doped layer and the semiconductor layer is a thin film transistor, characterized in that the same pattern. 기판상에 게이트전극을 형성하는 단계:Forming a gate electrode on the substrate: 상기 게이트전극이 형성된 기판상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the substrate on which the gate electrode is formed; 상기 게이트 절연막 상에 불순물이 주입된 도핑층을 형성하는 단계;Forming a doped layer implanted with impurities on the gate insulating film; 상기 도핑층 상에 채널을 형성하는 반도체층을 형성하는 단계: 및Forming a semiconductor layer forming a channel on the doped layer; and 상기 반도체층에 상에 서로 대향하는 소스전극 및 드레인전극을 형성하는 단계;를 포함하고,And forming source and drain electrodes facing each other on the semiconductor layer. 상기 도핑층은 상기 게이트 절연막 및 상기 반도체층 사이에 개재되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.And the doping layer is interposed between the gate insulating film and the semiconductor layer. 제 6 항에 있어서,The method of claim 6, 상기 불순물은 붕소 및 인 중 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.The impurity is a method of manufacturing a thin film transistor, characterized in that containing one of boron and phosphorus. 제 6 항에 있어서,The method of claim 6, 상기 게이트절연막 상에 상기 반도체층과 동일패턴의 상기 도핑층을 형성하는 단계는Forming the doped layer of the same pattern as the semiconductor layer on the gate insulating film 상기 게이트절연막 상에 불순물이 주입된 상기 도핑층과 반도체물질을 순차적으로 적층하는 단계와,Sequentially stacking the doped layer and the semiconductor material implanted with impurities on the gate insulating layer; 불순물이 주입된 상기 도핑층과 반도체물질을 동시에 패터닝하여 제1 활성층 및 오믹접촉층을 포함하는 상기 반도체층과 상기 도핑층을 동일패턴으로 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.And simultaneously patterning the doped layer and the semiconductor material, into which the impurities are implanted, to form the semiconductor layer and the doped layer including the first active layer and the ohmic contact layer in the same pattern. . 제 8 항에 있어서,The method of claim 8, 상기 도핑층과 게이트절연막 사이에 제2 활성층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.And forming a second active layer between the doped layer and the gate insulating layer.
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