JPS58177592A - ワ−ドラインセル放電電流用バイパス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマイクロ電子工学的メモリに関し、より詳細に
は、ワードラインを使用せずにメモリ中のセルの放電を
行なう為の回路に関するものである。

比較的最近に開発されて以来、半導体メモリは劇的に容
量が増大した。４，０００ビツト（４Ｋ）或いは８，０
００ビツト（８Ｋ）を超えた記憶容量を持つ半導体メモ
リが、現在広く市販されている。この容量のアレイの大
きさは十分小さい為、構成材料として通常使用される材
料の物理的限界にはまだ近づいていない。マイクロ電子
工学的メモリに関する論説は１９７７年９月のサイアン
ティフィックアメリカンの１３５頁から１３９頁に記載
されている。

最近の、１６に、６４Ｋ及びそれ以上の大きさのマイク
ロ電子工学的メモリの採用は、幾つかの問題を引き起こ
した。これらの問題の中に、導体に沿ったエレクトロマ
イグレーション或いはメタルマイグレーションの現象と
、メモリセルの電流飽和の現象がある。

殆どの１６に或いはそれ以上のメモリに於いて、メモリ
セルは行（ワードライン）と列（ピットライン）に配列
されている。各々の行は１本のワードライン導体を有し
ており、その行に属するメモリセルは夫々このワードラ
イン導体に接続されている。１６に或いはそれ以上であ
る様なメモリに於いては、各ワードライン上に多数のメ
モリセルがある為、ワードライン導体は比較的長い。シ
リコンチップ上のメモリアレイとその周辺回路の集積度
を上げる為には、ワードライン導体を含む全ての導体の
厚さを最小にする必要がある。

メタルマイグレーションは、マイクロ電子工学的メモリ
に於けるワードライン導体の様に、金属導体がその断面
積に対して流れる電流の比率が高い時に発生する。大容
量のメモリアレイに於いては、ライン上のメモリ全てを
作動させる為に比較的大きな値の電流が必要とされる。

ワードライン導体は数平方ミクロンの断面積しか有して
いない為、ワードライン導体に沿って僅か１ミリアンペ
アの電流が流れても、メタルマイグレーションが発生す
る可能性がある。導体に沿ってメタルマイグレーション
が発生すると、導体の性能が低下し、遂には導体を分断
するという結果を招く。

メモリセルの電流飽和の問題は、１６Ｋ及びそれ以上の
大きさのマイクロ電子工学的メモリの技術開発に於いて
、もう１つの障害となっている。

成る選択されたワードライン上に増大した電流が存在す
ると、個々のメモリセルは飽和され、それらのメモリセ
ルの応答時間が著しく低下される。

メモリセルにとって、セルの電流飽和がない時に比べて
、飽和している時の方が１０倍以上も遅い応答となる場
合もある。

大容量のマイクロ電子工学的メモリアレイに於いて、メ
タルマイグレーション及びセル電流飽和の問題は、成る
種の実際の使用状態によって、悪化された状態となるこ
とが多々ある。例えば、マイクロ電子工学的メモリを組
込んだコンピュータシステムは時々スイッチを切られる
可能性がある。

通常の動作状態に於いては、メモリ中のワードラインは
非常に速く走査されている為、大電流が存在する時間は
ほんの何分の１秒間のみである。しかし、装置のスイッ
チが切られる時は、ワードラインはもはや走査されず、
１本の特定のワードラインが数時間の閣、付勢されたま
まになることもあり得る。１本のワードライン上に長時
間に亘ってその様な大電流を流させておくことにより、
そのマイクロ電子工学的メモリに重大な損傷が発生する
可能性がある。

本発明は、大型のマイクロ電子工学的メモリアレイに於
ける、幅狭のワードライン導体に沿ったメタルマイグレ
ーションとメモリセルの電ａｍ飽和という問題を解決す
、ることを目的とする。本発明は、各ワードラインに対
して設けた１個の抵抗を有しており、この抵抗の第１端
子は上部ワードライン導体に接続されている。抵抗の第
２端子とワードライン導体の放電用の電流シンクとの間
には、ダイオードが前記抵抗と直列に接続されている。

下部ワードライン導体とワードライン導体の放電用電流
シンクとの闇には、第２のダイオードが接続されている
。ワードラインが選択されると、ワードライントライバ
により電流ソースから供給される電流は、上部ワードラ
イン導体とそのワードライン上のメモリセルから、ワー
ドラインの放電用電流シンクに移行される。

本発明の別の実施態様に於いては、１個のトランジスタ
のベースが上部ワードライン導体に接続されている。１
個の抵抗が、このトランジスタのエミッタとワードライ
ンの放電用電流シンクに直列接続されている。下部ワー
ドラインとワードライン放電用電流シンクとの闇にダイ
オードが接続されている。

本発明の好適実施態様に於いては、ワードラインのワー
ドライントライバ側にワードラインのセルの放電電流用
バイパスを設けるという物理的な配置が、上部のワード
ライン導体とワードライン上のメモリセルとからワード
ラインの放電用電流シンクへ電流をバイパスする上で、
重要な要素となっている。

以下、添付の図面を参考に本発明の具体的実施の態様に
ついて詳細に説明する。従来のマイクロ電子工学的メモ
リについて第１図を参照して説明する。与えられた任意
の時間に於いて、このメモリ中の複数のワードラインの
うちの１本が選択されている。特定のワードラインに対
するアドレスが関連したメモリ回路（不図示）によって
デコードされた場合に、その特定のワードラインが選択
される。各ワードラインと関連したワード駆動用トラン
ジスタＱ３０．Ｑ４０は、ベース抵抗Ｒ１０、Ｒ１１を
介しての電圧降下が減少するとベースでのバイアスが増
加し、ワードラインの放電用電流ソース４１から供給さ
れてより多くの電流を流すこととなる。この選択された
ワードラインは他のワードラインよりも一層正の状態と
なり、マイクロプロセッサ或いはその他の同様なハード
ウェアＩＩＩ（不図示）によりアクセスすることが可能
となる。メモリセル２０，２１．３０．３１は、非選択
状態にある場合には、スタンバイ電流ソース４０．４１
により、蓄積状態を維持している。

従来技術に於いては、全てのスタンバイ電流及びワード
ラインの放電電流は、選択されたワードライン中の全て
のセルを通って流れる。

選択されたワードラインのドライバ（本例ではＱ３０）
が選択状態から非選択状態に遷移する場合に、ワードラ
インの放電電流は、ダイオードＤ３０のアノードの電圧
値がダイオードＤ４０のアノードの電圧値よりも一層負
の状態となるまでメモリセルの寄生容量を放電させるべ
く機能する。

この時点で、ダイオードＤ３０は、それに関連したワー
ドラインを選択状態から非選択状態とし、ダイオードＤ
４０は、それに関連したワードラインを非選択状態から
選択状態に変える。

メモリセルの寄生容量は主に、メモリセル２０即ち交差
接続して構成した蓄積ラッチ中の２個のトランジスタ２
８及び２９に於けるコレクタ部の基板容量２３及び２７
からなる。この容量は交差接続したラッチ回路中のトラ
ンジスタのエミッタを通して最も良く放電される。この
ラッチ回路は、ダイオード２２及び２６と抵抗２４及び
２５を含んでいる。

第１図に於いては、矢印１１はスタンバイ及び放電の電
流の流れる方向を示している。全スタンバイ電流及び放
電電流が、上部ワードライン導体５０を通り、且つ全て
のメモリセルを通って流れる。

メモリ走査の闇、成るワードラインが選択されていない
時は、別のワードラインが選択されている。ワードライ
ンの放電電流及びメモリセルのスタンバイ電流は、下部
ワードライン導体を通り、ダイオード３０を通ってワー
ドライン放電用電流シンクに流れる。第４図は、この過
程に於ける電流の関係を図示したものであり、Ｘｏは初
めに選択されていたワードラインの電流レベルに相当し
、×１は初めに選択されていなかったワードラインの電
流レベルに相当する。

選択状態にある闇、スタンバイ電流ｌ５ＴＢＹとワード
ラインの放電電流Ｉｏとの両方が、選択されたワードラ
インを通って流れる。次のワードラインが選択されると
、次のワードラインを流れる電流が立上がり、以前に選
択されていたワードライン（現在は選択されていない）
には、スタンバイ電流ｌ５ＴＢＹが流れるのみとなる。

本発明の第１実施態様を、第２図に部分的な略図で示す
。所望のワード駆動用トランジスタのベースに接続され
た抵抗を通して電流を印加することによりワードライン
が選択されるとく例えば、第２図に於ける上部ワードラ
イン５０）、ワード駆動用トランジスタＱ３０には、よ
り多量の電流が流れる。この場合に、電流は、直列に接
続された抵抗Ｒ１とダイオードＤ１０を通って矢印Ｉ２
で示した向きに流れる。抵抗Ｒ１とダイオードＤ１０が
トランジスタＱ３０に対して物理的に近接している為、
上部ワードライン５０やワードライン上のメモリセル中
を通って過度の電流が流れることを防いでいる。第２図
の矢印■３により、スタンバイ時の電流ソース４０から
のスタンバイ電流が、下部ワードライン導体５１を通り
、ダイオードＤ３０を通って、ワードラインの放電用電
流シンク４２に流れることが示される。

ワードラインが高状態即ち選択状態から、低状態即ち非
選択状態に移行する場合に、放電電流がメモリセルの容
儀によって発生される。矢印Ｉ３はスタンバイ電流のみ
ならず、ダイオードＤ３０を通って流れる放電電流の方
向を示している。

ダイオードＤＩＯ（０２０）及び抵抗Ｒ１（Ｒ２）から
形成されるバイパスは、ワードラインのワード駆動用ト
ランジスタＱ３０．Ｑ４０側に物理的に配置されること
が好ましい。そうでなければ、メモリセルの放電電流は
バイパスによってワードラインの放電用電流シンク５分
流される以前に、メモリセルと上部ワードライン導体を
通って流れてしまうからである。上部ワードライン導体
とワードライン上のメモリセルから電流を分流するとい
うバイパス動作を確実にする為に、抵抗Ｒ１（Ｒ２）及
びダイオードＤＩＯ（Ｄ２０）での電圧降下は、ワード
ライン上の個々のメモリセルに於ける電圧−下よりも小
さいものとしである。

本発明の第２実施態様（第３図）に於いてはトランジス
タＱ１０が設けられており、トランジスタＱ１０のベー
スは、上部ワードライン５０とワード駆動用トランジス
タＱ３０のエミッタに接続されている。この構成に於い
ては、ワードラインを選択すること、即ちワード駆動用
トランジスタＱ３０にバイアスをかけて、トランジスタ
３０を流れる電流を増加させることにより、バイパス用
トランジスタＱＩＯにバイアスをかけることになる。バ
イパス用トランジスタＱＩＯ（Ｑ２０）は高利得素子で
あって、ワードラインを作動させる為の十分な電流を生
じさせる為にワード駆動用のトランジスタＱ３０からは
、僅かな罐の駆動電流を必要とするのみである。抵抗Ｒ
１０′（Ｒ２０＞は電流バイパス又は負荷として設けら
れている。

半導体メモリに於いて、通常、ダイオードＤ３０とＤ４
０は、回路中の他の箇所にあるダイオードと共に、トラ
ンジスタとして一還され、ダイオードを形成する為にコ
レクタとベースを結合させる。従って、本発明の１１１
２実ｊＩｌｌ様では、部品を追加する必要はない。即ち
、本発明の第１実ｌｌｌ１態様でダイオードを形成する
為のトランジスタが既に存在しているからである。

故に、上述の如く開示された本発明の実ｊＩｍ様の内ど
ちらにするかは、そのメモリが搭載されるべき成る特定
の仕様に従っ゛て、又、本発明のどちらの実施態様がそ
の仕様上最適であるかに従って、メモリの製造の時点で
選択し得る。

本発明は、損傷を与える可能性のあるワードラインの放
電電流を上部ワードライン導体及びワードライン上のメ
モリセルからワードラインの放電用電流シンクヘバイパ
スしている間に、正常なワードライン選択を行なうこと
を意図している。本発明は、マイクロ電子工学的メモリ
素子、例えばＲＡＭ、ＲＯＭ、ＰＲＯＭ、Ｅ−ＦＲＯＭ
等ニッいて種々の適用が可能であることが予期される。

これらの素子は、色々な半導体プロセス、例えばこれに
限定される訳ではないが、バイポーラ、Ｎ−ＭＯＳ、０
ＭＯ８等により作成する事ができる。

本発明の詳細な説明に於いて、ＮＰＮバイポーラトラン
ジスタの場合について説明したが、Ｍ○Ｓトランジスタ
をＮＰＮトランジスタと入れ替えることも可能であって
、上述の実施態様によって限定されるべきものでないこ
とは勿論である。

【図面の簡単な説明】

第１図は従来技術による一般的なメモリの回路構成を示
す部分的な概略図、第２図は本発明の第１の実施Ｂ＊を
示す部分的な概略図、第３図は本発明の別の実施態様を
示す部分的な概略図、第４図はワードライン選択の闇、
隣接した２本のワードラインに流れる電流値の関係を示
す線図である。 特許出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント コーポレーション 手続補正書 昭和５８年　４月２８日 特許庁長官　　若　杉　和　夫　　殿 １゜事件の表示　　　昭和５８年　特　許　願　第　５
１７７９　　号２、発明の名称　　　ワードラインセル
放電電流用バイパス回路３、補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付　　　自　　発 ６、補正により増加する発明の数　　　な　　し７、補
正の対象　　　　　委　任　状、　図　　面・。 ８、補正の内容　　　　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、半導体メモリに於いて、選択されたワードライン上
   のメモリセルと上部ワードライン導体からのワードライ
   ン放電電流の流れをワードライン放電用電流シンクへ転
   換させるバイパス回路に於いて、 第１端子が前記上部ワードライン導体に接続されている
   抵抗と、 前記抵抗の第２端子と前記ワードライン放電用電流シン
   クとの間であって前記抵抗゛と直列に接続されたダイオ
   ードとを有することを特徴とするバイパス回路。 ２、上記第１項に於いて、下部ワードライン導体と前記
   ワードライン放電用電流シンクとの間に接続した第２の
   ダイオードを有することを特徴とするバイパス回路。 ３、上記第１項に於いて、前記メモリがランダムアクセ
   スメモリであることを特徴とするバイパス回路。 ４、半導体メモリに於いて、選択されたワードライン上
   のセルと上部ワードラインからのワードライン放電電流
   の流れをワードライン放電電流シンクへ転換させるバイ
   パス回路に於いて、ゲートとエミッタとコレクタを有し
   前記ゲートが前記上部ワードライン導体に接続され前記
   コレクタがワードライン放電用電流ソースに接続されて
   いるトランジスタと、 第１端子が前記トランジスタのエミッタに接続され第２
   端子がワードライン放電用電流シンクに接続されている
   抵抗とを有することを特徴とするバイパス回路。 ５、上記第４寝に於いて、下部ワードライン導体と前記
   ワードライン放電用電流シンクとの間に接続されたダイ
   オードを有することを特徴とするバイパス回路。 ６、上記第４項に於いて、前記メモリがランダムアクセ
   スメモリであるこ−とを特徴とする特許バス回路。 １．複数のワードライン上に配置されたメモリセルのマ
   トリクスを有し、各ワードラインに於けるメモリセルは
   上部ワードライン導体と下部ワードライン導体の聞に接
   続されており、前記ワードラインが各選択されたワード
   ラインの一端に設けであるワードライントライバの動作
   により順次に選択される半導体メモリに於いて、 前記各ワードラインのワードライントライバ側端に位置
   し第１端子が前記上部ワードライン導体に接続されてい
   る抵抗と、 前記各ワードラインのワードライントライバ側端に位置
   し前記抵抗の第２端子とワードライン放電用電流シンク
   との間に前記抵抗と直列に接続されているダイオードと
   を有しており、ワードライン放電電流の流れが前記メモ
   リセル及び選択されたワードラインの前記上部ワードラ
   イン導体か１　） ら前記ワードライン放電用電流シンクへ転換されるよう
   にしたことを特徴とする半導体メモリ。 ８、上記第７項に於いて、前記ワードラインの前記ワー
   ドライントライバ側端に設けられており前記下部ワード
   ライン導体と前記ワードライン放電用電流シンクとの間
   に接続された第２のダイオードを有することを特徴とす
   る半導体メモリ。 ９、上記第７項に於いて、前記メモリがランダムアクセ
   スメモリであることを特徴とする半導体メモリ。 １０、　＠数個のワードラインに配−させたメモリセル
   のマトリクスを具備しており各ワードラインに於けるメ
   モリセルは上部ワードライン導体と下部ワードライン導
   体の間に接続されており前記ワードラインが各選択され
   たワードラインの１端に配設したワードライントライバ
   の作動により順次に選択される半導体メモリに於いて、
   ベースとエミッタとコレクタを有すると共に前記ベース
   が前記上部ワードライン導体に接続され前記コレクタが
   ワードライン放電用電流ソースに接続されているトラン
   ジスタと、 第１端子が前記トランジスタのエミッタに接続され第２
   端子がワードライン放電用電流シンクに接続されている
   抵抗とを有しており、前記トランジスタと前記抵抗とは
   前記ワードラインのワードライントライバ側端に設けて
   あり、ワードライン放電電流の流れが前記メモリセルと
   前記上部ワードライン導体から前記ワードライン放電用
   電流シンクへ転換される事を特徴とするバイパス回路。 １１、上記第１０項に於いて、ワードラインのワードラ
   イントライバ側端に位置し、下部ワードライン導体とワ
   ードライン放電用電流シンクとの間に接続された第２の
   ダイオードを有することを特徴とするバイパス回路。 １２、上記第１０１［に於いて、前記メモリがランダム
   アクセスメモリであることを特徴とするバイパス回路。 １３、マイクロ電子工学的メモリに於いて上部ワードラ
   イン導体に沿ったメタルマイグレーションを減少させる
   と共にメモリセルの飽和を減少させる方法に於いて、直
   列接続された抵抗とダイオードとを介して、ワードライ
   ンからのワードライン放電電流の流れをワードライン放
   電用シンクヘバイパスさせることを特徴とする方法。 １４、マイクロ電子工学的メモリに於いて上部ワードラ
   イン導体に沿ったメタルマイグレーションを減少させる
   と共にメモリセルの飽和を減少させる方法に於いて、エ
   ミッタを抵抗と直列接続させたトランジスタを介してワ
   ードライントライバからのワードライン放電電流の流れ
   をワードライン放電用電流シンクヘバイパスさせること
   を特徴とする方法。