JPS58168271A - 集積回路 - Google Patents

集積回路

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JPS58168271A
JPS58168271A JP57218483A JP21848382A JPS58168271A JP S58168271 A JPS58168271 A JP S58168271A JP 57218483 A JP57218483 A JP 57218483A JP 21848382 A JP21848382 A JP 21848382A JP S58168271 A JPS58168271 A JP S58168271A
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region
circuit
silicon
integrated circuit
etching
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JP57218483A
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ハ−サラン・シン・バ−テイア
ジヤツク・ア−サ−・ド−ラ−
サントシユ・プラサド・ガウ−ル
ジヨン・エス・レカトン
ジヨセフ・マイケル・モスレイ
ガルマコンダ・ラマサミンガ−・スリニバサン
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＩＣ（集積回路）に於ける内部及び周辺もしく
は外部の回路の性能の選択性を得るための技術に係り、
より具体的に云うと、本発明はＩＣチップ上に少くとも
２つの異なるペースを有するバイポーラ・トランジスタ
の選択的製造技術に係る。
バイポーラＩＣにおいて、チップの性能は内部回路のみ
ならず、チップ外の回路と連絡するドラ。１１′ イパ及びレシーバの様な周辺もしくは外部の回路にも依
存する。しかしながら、最適の性能をうる為には、内部
回路を周辺回路の場合よりも高速度及び高利得でもって
動作させる事が望ましい。内部回路の性能（Ｔ　　）及
び利得（ｈＦ、）に関するこれらの改良は、エミッタ及
びコレクタ間の破壊電′圧、ＢＶＣＥＯ１電流処理能力
ｅｔｃ、の様な外部回路のための他のクリティカルなパ
ラメータを犠牲にしてはあり得ない。これは、布線規則
、遅延式及び雑音基準の点から必要なパッケージ互換性
を維持すると共忙、より高速の内部回路を保証する。内
部回路対外部回路のこのタイプの差別的な動作はこれ迄
実用化されていない。
バイボ舅う・・：トランジスタにおける遅延に影響を与
える最も重要なパラメータは真性デバイス領域における
ペースのプロフィールである。ベース幅を減じる事によ
ってデバイスをより高速にすることができる。これは浅
いペース拡散かより深いエミッタを用いる事によって達
成することができる。
しかし、上記いずれの解法に於ても問題はＵＳＰ３３３
５３４１、ＵＳＰ３５６６２１８、ＵＳＰ３８１０１２
３、ＵＳＰ３９６９７４８、ＵＳＰ４０４５７８４及び
ＵＳＰ４２２４０８８に示される様な複雑な一連の加熱
サイクル及びプロセス・ステップに頼ることなくＪチッ
プの異なる領域に異ったベース幅をうる事は過去に於て
は簡箪な事ではなかったという点にある。
非常に高い動作速度及び増幅特性を有する高性能のバイ
ポーラ・トランジスタ・デバイスをうるためには薄いベ
ース領域が非常に望ましい事が知られている。これまで
にその様な非常に狭いベース領域を作るための方法が永
年にわたって提案されてきた。狭いベース幅のデバイス
を作るために、拡散及び□エツチングを併用するか、あ
るいは併用しないイオン注入が使用されてきた。
狭いペース構造を指向する一連の米国特許に於てはいわ
ゆるペデスタル・トランジスタが含まれる。それらの米
国特許に於ては、接合深さ、エピタキシャル層深さ、表
面の均−性並びに小型のこれ番らげす※イーｆス、計形
成する為の品質を精確に制御する事が要求された。この
技術は例えばＵＳＰ３３１２８８１、ＵＳＰ３４８９６
２２、ＵＳＰ５６７７８３７及びＵＳＰ３７１７５１５
に示されて゛いる。これらの米国特許の各々に於ては、
種々の拡散技術を用いて狭いベース幅を制御する事が試
みられたが１いずれにしても本発明のエツチング技術は
用いられていない。
他の米国特許及び文献に於ては、エミッタ拡散に続くベ
ース領域の部分の除去を行なうエツチング技術が示され
る。即ち、ＵＳＰ３５５１２２０、ＵＳＰ３（５６９７
（５０、ＵＳＰ３９２６６９５、ＵＳＰ４０３０９５４
並びにＩＢＭ　　ＴＤＢ。
Ｖｏｌ、２０、Ｎｏ、４、Ｓｇｐｔ、、１９７７、ｐ−
ｐ−１４９５−１４９６等がそれらの例である。これら
の文献はエツチングを記載しているが、全てペース領域
内にエツチング・マスクのアンダーカットを生じる化学
エツチング技術を示すものである。この化学エツチング
工程はうまく制御が出来ず、当業者がＶＬＳ　Ｉ技術に
於て指向する小寸法のジェオメトリ内に望ましくない不
純物がエツチング溶液によって導入される。
プラズマ幸エツチング即ち反応性イオン・エツチングは
、ＩＣデバイスの製造に於て、金属、半導体材及び誘電
材をエツチングするために開発された。特に、非常に高
い縦横比が得られる異方性エツチングを行なうことがで
きる反応性イオン・エツチングの方法がある。高い縦横
比は垂直エツチングの速度が水平エツチングよりもずっ
と速い事を意味する。そのプロセスは、イオン、自由電
子及び遊離基の様な種々の高度に反応性の材料を含むプ
ラズマ即ちイオン化ガスを用いる。エツチングに用いら
れるプラズマは、相対的に低い温度及び圧力（約２０　
Ｔｏｒｒより低圧）に維持される。
そのプロセスは、ＵＳＰ３９６６５７７、ＵＳＰ４６０
４０Ｂ６及びＵＳＰ４１３９４４２に示される様に、種
々の理由から７リ一コン半導体に於て凹所をエツチング
するために用いられた。しかしながら、これらの米国特
許に於ては、非常に狭いペースのバイポーラ・トランジ
スタ構造体を作るために反応性イオン・エツチング技術
が必要である事を示唆ないし認識していない。
本発明に従って、ＩＣチップの選択された領域に非常に
狭いベース幅のバイポーラ・トランジスタを作り、同じ
ＩＣチップの他の選択された領域により幅の広いペース
をもつバイポーラ・トランジスタを作る事を可能にする
プロセスを示す。ＩＣチップの成る領域と他の領域のト
ランジスタ特性を選択的に変化させうる事によって価値
のあるｒｃ設計に関する成る程度の自由度が与えられる
。
ＩＣチップ上のバイポーラ・トランジスタはエミッタ形
成の点までは通常の技術を用いて処理されろ。しかし、
エミッタ形成の前において、非常に狭いペースを有する
トランジスタをもつ選択された領域のエミッタとなるべ
きペース領域が反応性イオン・エツチングを用いてドラ
イ・エツチングされる。内部にエミッタ開口を有する、
現存する窒化シリコン／二酸化シリコンの層がこの反応
性イオン・エツチング用のエツチング・マスクとして用
いられる。エツチングが所望の深さまで完了すると、エ
ミッタ及び残部のメタライゼーションを形成するために
通常のプロセスが行なわれる。
エミッタの下の真性ペース部がエツチングされ、そして
通常のエミッタがその後で形成されるので、そのエツチ
ングによっておよそエツチングされた深さに等しい量だ
けベース幅が減じる。トランジスタ特性はほとんどの場
合ベース幅に大きく依存する。従って、非常に厳しい寸
法にエツチングするのを制御する事が必要である。従来
技術に於て、内在する問題はエツチング深度の再現性に
あった・本発明は選択された領域に於てエツチング深度
を非常に正確に制御し、しかも選択されなかった領域の
エツチングを阻止しうる点にある。これは、レーザ干渉
計と共に多結晶シリコン厚さの原位置モニタに関連して
、特定の反応性イオン・エツチング工程を用いる事によ
って実施される。
特に各々ＩＣに於ける異った動作速度及び増幅特性を有
する２つのバイポーラ・トランジスタ・タイプのＩＣを
形成する方法に於て、まず基板の一つの主表面に於て誘
電アイソレーション・パターンによって相互に分離され
た単結晶シリコンのパターン状領域をもつ単結晶シリコ
ン基板が準備される。サブ・コレクタ領域が単結晶シリ
コンに於て形成され、上記主表面から離隔した状態で位
置付けられる。シリコンの少くとも成る領域に於て・ペ
ース領域がサブ・コレクタ領域まで下方に形成される。
ペース領域は約１Ｘ１０Ｉｇ原子／ｅｅ　よりも大きい
表面濃度を有し、コレクターベース接合深さは深度的８
００ないし８５０　ｎｍである。より低度の特性を有す
るトランジスタ・タイプのものが所望される領域に於て
、主表面上にブロック−アウト・マスクが形成される。
約７０ないし１００　ｎｍの深さまでの精密な反応性イ
オン・エツチング・プロセスによって、上記°ブロック
・アウト・マスクによって被覆されなかった領域に於け
るペース領域に凹所が形成される。その凹所はエミッタ
領域を形成すべきペース領域の部分に形成される。ブロ
ック・アウト・マスクを除去する。次に、ペース領域の
このエツチングした領域及びエツチングされなかったエ
ミッタ領域に於て、拡散もしくはイオン注入及び加熱サ
イクルによってエミッタ領域を形成する。この場合、真
性ペース領域は異ったベース幅を有した状態で形成され
る。次に、バイポーラ・トランジスタの素子の各々に適
当な接点を形成する。
第１図に於て、同じＩＣチップに２つのタイプのＮＰＮ
バイポーラ・トランジスタを形成する実施例を示す。第
１図は非常に高密度の高性能ノくイボーラＩＣを形成す
るために用いられるシリコン本体の小さい部分の拡大図
である。２つのデノくイス領域の間の破断状態は２個の
代表的なデバイス間に成る隔りがある事を示している。
単結晶シリコンのＰ−基板１０は、その内部にＮ＋サブ
コレクタ゛領域１２を有するエピタキシャルＮ一層１４
が次に基板１０の最上部に成長される。これらのプロセ
スは、例えばＮＰＮバイポーラ・トランジスタの形成に
於ける標準的プロセスである。基板は典型例としては約
１０ないし２０ｇ／ａｍの抵抗をもつ＜１００＞結晶方
向のシリコン・ウエノ・である。サブコレクタ拡散は典
型例として約１×１０！０原子／　ｅｍ”の表面濃度を
呈するヒ素を用いて行なわれる。層１４を形成するエピ
タキシャル成長プロセスは、例えば約１０００℃ないし
１２００℃に於て四塩化ケイ素／水素もしくはシラン／
水素の混合体を用いる通常の技術によって行なわれる。
エピタキシャル成長の間、Ｎ中層のドーパントはエピタ
キシャル層内へ移動し、第１図に示す様に完全にサブコ
レクタ領域１２を形成する。
高密度のＩＣをうる為のエピタキシャル層の厚さは、３
マイクロメータないしそれ以下のオーダである。形成す
べき二酸化シリコン分離領域１８の下の指定された領域
に於て基板１０内にＰ中領域１６を形成する事ができる
。これらのＰ中領域は表面反転及び電流リークを防止す
る。図示されない熱成長二酸化シリコン層の様なマスク
がエピタキシャル層１４の表面上に形成され・適当なリ
ングラフィ及びエツチング技術によってその内部にマス
ク開口が形成される。
この実施例における次の一連のステップに於て、単結晶
シリコンの他の単結晶シリコン領域からの分離領域の形
成が行なわれる。その分離は逆バイアスされたＰＮ接合
、部分的な誘電性分離もしくは完全な誘電性分離を用い
うる。用いられる誘電械は二酸化シリコン、ガラス等で
ある。高密度のＩＣ用の好ましい分離は誘電性分離であ
る。第１図は、誘電性領域１８及びＰ中領域１６（シリ
コン本体の単結晶シリコン領域を相互に分離する）及び
領域１９（ベース−エミッタ領域をコレクタ・リーチ・
スルー領域から分離する）を用いろ部分的誘電分離を示
す。このタイプの誘電分離領域を形成する方法は本技術
分野に於て多種存在する。
ＵＳＰ３６４８１２５等に示されるプロセスを用いるの
が好ましい。その代りに、ＵＳＰ４１０４０８６に示さ
れるプロセスを用いる事ができる。
これら米国特許明細書に於て、領域１８及び１９用の部
分的誘電分離を形成するためのプロセスが詳細に示され
ている。
サブコレクタ領域１２に対するＮ＋コレクタ・リーチ・
スルー領域２０は、標準的なりソグラフイ、エツチング
及び拡散もしくはイオン注入技術を用いて形成する。通
常、領域２０はリンもしくはヒ素のドーパントを用いて
形成する。
この時点に於て、二酸化シリコン・マスク、標準的なり
ソグラフイ、エツチング及び拡散もしくはイオン注入技
術を用いてＰ子ベース領域２２を形成する。ペース領域
は第１図に示す様に誘電分離部１８及び１９に隣接する
のが好ましい。次にマスク・リングラフィ層が除去され
る。二酸化シリコンの第１の絶縁層２４を露出したシリ
コン領域の上から好ましくは熱的成長法によって形成す
る。第１図忙示す様にシリコン本体の全表面の上に化学
蒸着窒化シリコン領域２６を形成する。この絶縁性の組
合せ層は代替として熱的成長された二酸化シリコンに加
えて、二酸化シリコン、窒化シリコン、アルミニウム酸
化物等の公知の絶縁材の一つもしくは組合せを用いても
よい。二酸化シ゛リコン層２４は約９２５℃の温度の酸
素もしくは酸素−水蒸気の雰囲気に於て熱的に成長させ
てもよい。二酸化シリコンを成長させる第２の方法は、
シラン及び酸素を約４５０℃の雰囲気に於て用いる化学
蒸着プロセスを用いる。窒化シリコン層は通常、ＵＳＰ
４０８９，９９２に示される様に、大気圧もしくは低圧
状態の下で約８００℃の温度の、シラン、アンモニア及
び窒素キャリヤ・ガスを用いて化学蒸着される。
形成−＃７ｊ（へ）−ヌ領域の表面濃度はｌＸ１０”原
子／　ｃ　ｃ　よりも大きい事が、好ましくは約５Ｘ１
Ｄ”原子／　ｃ　ｃである事が必要である。この導電性
を有するこのペース領域は拡散もしくはイオン注入を用
いて形成しうる。好ましい拡散プロセスでは、約４５分
間、８７５℃に於てＢＢｒｓを用い、次にペースを０．
５μｍの深さにドライブするために厚さ８０±１０ｎｍ
のペース酸化を行なう。イオン注入条件は酸化及びドラ
イブ・イン後同様のペース・プロフィルを生じる様に選
択する。ＢＢｒｓＢｒ上スは損傷が少ないが故にイオン
注入プロセスよりも好ましい。
コレクターベース接合深さは、この例に於て用いられる
４５０−５００ｎｍのエミッタ深さをうる様に８　Ｄ　
Ｄ　−８５０ｎｍの最終値を与える様調節される。これ
らの値は説明上水されるものであ１１１１に。
って、１００ないし４００　ｎｍのオーダーのペース幅
を与える様に適当に変更しうる事は云う迄もない。コレ
クターペース接合深さは例えば約５００ないし９００　
ｎｍの間で変動しうる。接合深さの正確な仕様は所要の
回路性能によって指定される。しかしながら、もしもエ
ミッタが約２００ｎｍよりも薄いならば、電流利得はエ
ミッタに於る濃密なドーピング効果によって減じる。他
方、もしもエミッタがあまりにも深い（例えば５００　
ｎｍよりも深い）ならば、デバイス速度はエミッタに於
る増大した電荷の蓄積によって低下する。
通常のりソグラフィ及びエツチング技術を用いて、ペー
ス、エミッタ及びコレクタの接点開孔を窒化シリコン層
２６に形成する。更にリングラフィ及びエツチング技術
を用いて、第１図の構造体が生じるように、二酸化シリ
コン層２４を介して単結晶シリコンへエミッタ及びコレ
クタ・リーチ・スルー領域をあける。
より低速の動作速度及びより低度の増幅が望ましいトラ
ンジスタ領域の上にブロック・アウト・凸１１＋　□ マスク２８を形成する。任意のフォトレジストを用いて
マスクを形成する。フォトレジストは、約１μｍの厚さ
となる様にウェハ上にスピン塗布し、そしてベークする
。次にレジストを、ブロック・アウト・マスクを介して
露光し、現像する。フォトレジストは、例えば３０秒間
ＣＦａ１０＊（Ｏｘ　約８ｔｓ）に於てプラズマ硬化し
、３０秒間１８０℃でベークする。この場合、５ｈｉｐ
ｌｅｙ社製のポジのＡＺ１３５０Ｊを用いた。
次の一連のステップに於ては、制御された再現性のある
狭いペース幅を可能にするＩＣチップの選択的領域のペ
ース領域に於て凹所を形成する為に厳格な反応性イオン
・エツチング・プロセスが用いられる。窒化シリコン及
び二酸化シリコンでマスクされない領域に於て単結晶シ
リコンの優先的食刻を行うために適当な反応性イオン即
ちプラ“ズマ・エツチング雰囲気９忙第１図の構造体を
配置する。任意の使用しうるプラズマ即ち反応性イオン
・エツチング装置を用いうるが、Ｐｒｏｃ。
ｏｆ　　ｔｈｅ　　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　　Ｐｌ
ａｓｍａＥｔｃｈｉｎｇ　　ａｎｄ　　Ｄｅｐｏｓｉｔ
ｉｏｎｌＥｌｅｃｔｒ（ＩｃｈｅｍＳｏａ、　Ｖｏｌ、
　８１−１、ｐ、ｐ、　７５−８５．１９８１に示され
る様な平行プレート反応性イオン・エツチング装置を用
いるのが好ましい。エツチング装置の室部は５　Ｘ　ｉ
　Ｏ−’　Ｔｏｒｒ以下の真空状態を呈する様排気され
る。次に好ましくはアルゴン及び塩素の混合ガス（塩素
３ないし７チ）を反応性エツチング室部に満たす。結果
としてガス圧を約１゜ＯミリＴｏｒｒにする。このプロ
セスに於て、ｓＦ・／Ｃｊ　／Ｈｅ及びＣＦ４の様な他
のガスをこのプロセスで用いることができる。プラズマ
が形成され、反応性イオン食刻装置の室部内で所望の深
さの凹所ができるまで、エミッタ・マスク開口及びコレ
クタ・リーチ・スルー・マスク開口を介してシリ：Ｉ　
７７７）　エツチングを進行させる。多結晶シリコンが
５００　ｎｍのオーダーである、二酸化シリコン上に多
結晶フィルムを有する二酸化シリコンで被覆されたシリ
コン・ウェハが配置される。この多結晶シリコン・フィ
ルム・ウェハ上に直接レーザ干渉計が配置される。シリ
コン・ウェハのエツチングの間に、所望の深さのシリコ
ン・エツチングが達成された時点を精確に決定するため
にレーザ干渉計を用いて一定の読取りを行なう。好まし
いレーザ干渉計ではＨｅ−Ｎｏレーザを用いる。多結晶
シリコンに関してレコーダーにおいて計測されたＨｅ−
Ｎｏレーザを用いる場合の１つの完全な縞は単結晶シリ
コンにおける８　０　ｎｍの深さと等価である。その縞
における最大もしくは最小量だけ多結晶シリコンを前エ
ツチングするととＫよって、多結晶シリコン・モニタに
おける１つの線分までエツチングすればシリコン忙おい
て正確に８０ｎｍを繰返しエツチングする事が可能であ
る。所望されたエツチングが行なわれた時点に於て、反
応性イオン・エツチング装置が停止されて、エツチング
を完了する。エツチング深さは７０ないし１１００ｎの
範囲であるのが好ましい。エミッターコレクタ・パンチ
・スルーが生じうるので１１００ｎ以上になるのは好ま
しくない。得られた構造体を第２図に示す。ペースにお
ける凹所３０及びコレクタ・リーチ・スルーに於ける凹
所５２に注目されたい。ペース接点領域における露出し
た二酸化シリコンは、この反応性イオン・エツチングΦ
プロセスに於て約１４　ｎｍだけわずかに食刻されて次
１ｃＡｓカプセル拡散もしくはイオン注入を用イテエミ
ッタを形成する。好ましい拡散プロセス条件は温度が１
０００℃、時間が１１５±２５分である。これによって
４５０ないし５５０　ｎｍのエミツターヘース接合深さ
及びこの温度サイクル後に８００ないし８５０　ｎｍの
ベース−コレクタ接合深さが達成される。所望のトラン
ジスタ構造を作るためＫこれらの条件を変えることがで
きる。
このプロセスによって約３００　ｎｍのベース幅が得ら
れる。しかしながら、１００ないし４００ｎｍのベース
幅をこのプロセスで容易に出す事ができる事を理解され
たい。第３図はこのエミッタ・プロセスの結果を示す。
拡散プロセスの代替は、イオン注入によるヒ素エミッタ
の形成である。例示的プロセスは注入エネルギ５０　Ｋ
　！　ｖｓ約９５Ｘ１０”の注入量を用いる。用いられ
るスフ・リーン二酸化シリコン厚さは２２５Ａが典型的
である。エミッタ・ドライブ・イン加熱サイクルは、時
間７０分、温度１００（１である。拡散プロセスに関し
て述べたのと同じ接合深さをうる様にこのイオン注入プ
ロセスを用いることができる。
第３図に示すベース接点領域から残留する二酸化シリコ
ンを除去するために適当な食刻剤を用いる。この構造体
に関して多種の金属オーミック接点を用いることができ
る。しかしながら、トランジスタの素子の各々のために
例として白金もしくはパラジウム珪化物のオーミック接
点３６が示される。これは露出されたシリコンそのもの
及び窒化シリコンの表面の上からパラジウムもしくは白
金メタルをブランケット付着することによって形成され
る。その構造体を、パラジウムもしくは白金の珪化物を
形成し、金属がシリコンと接触する様に加熱する。未反
応の金属は通常のエツチング技術を用いて除去する。遷
移金属、アルミニウム、アルミニウムー銅等のブランケ
ット金属層を、パラジウムもしくは白金の珪化物及び脅
化シリコン層の上から付着する。第４図に示す様に、高
性能トランジスタのベース接点４０．エミッタ接点４２
及びコレクタ接点４４並びに低性能トランジスタのため
のペース接点５０、エミツタ接点５２及ヒコレクタ接点
５４を形成するためにブランケット金属層をパターン状
にする様に通常のリングラフィ及びエツチング技術を用
いる。
この多重ペース幅技術の応用を第５図及び第６図に示す
。これ等は図示の為にのみ示されるものであって、全て
が包含されると考え；る′ベニきで、ない。典型的なＬ
ＳＩ回路チップは、内部回路及び外部即ち周辺回路より
なる。その様なチップは通常論理、メモＩＪ　、Ｓるい
は論理及びメモリ応用の組合せ用である。
第５図は論理アレイ用の典型的なＩＣチップのレイアウ
トである。内部回路はこの例に於ては論理アレイ・セ°
ルよりなり、外部回路はドライバ、Ｉ１０セル及びレギ
ュレータよりなる。ドライバは例えばブツシュ−プル及
び／もしくはエミッタ・ホロワ回路である。Ｉ１０セル
は入力安定回路、オン・チップ成端回路、ブツシュ−プ
ル及び２方向出力回路並びにエミッタ・ホロワ出力回路
を含みうる。
第６図はＲＡＭ用のＩＣチップのレイアウトを示す。内
部回路はメモリ・セルのアレイよりなる。
外部回路はデータ・イン回路、書込回路、ワード復号回
路、ワード・アドレス回路、ビット・アドレス回路、生
成回路（ｇｅｎｅｒａｔｏｒ）、待機回路、感知増幅回
路並びにドライバ回路よりなる。
内部回路は、第５図の例忙於ける論理機能が及び第６図
のメモリ機能が実施される回路の主要部である。結果と
して、トランジスタを高スィッチング速度、低電力で動
作させる事が望ましい。これらの内部回路はオフ・チッ
プとは直接には連絡しないが、外部即ち周辺回路を介し
て連絡する。
その概念はこれらの内部回路がより速い速度及びより高
い電流利得で働く事を可能にする。ペース幅を狭くする
事による破壊電圧の低下の可能性は、成る値が維持され
る限りこれらの回路に関してはい　１１□ 問題でない。更に、第６図のプレイ・メモリもまた、そ
れが回路をより安定にし、より低い待機電流を有する事
が可能である点に於て、この概念の増大された利得の恩
恵をうける。
外部回路即ち周辺回路は内部回路の要件を支持し、内部
回路における情報をＩＣチップのシステムへ移動させる
機能を実施する。ドライバ回路はその様な外部回路の１
つのタイプの回路である。
これらの周辺ドライバ回路の主機能は他のＩＣチップへ
論理情報を送ることである。これらの回路は供給電力及
び温度に対する所定の変化（遅延式）に関して、非常に
予測性のある態様でオフ・チップ受信回路と連絡しなけ
ればならない。この場合に於ける高い電流利得によって
、Ｄ、Ｃ，布線ルールの変化及び電圧励振の増加を招来
する。両者共に設計値に悪影響を及ぼし、性能を低下さ
せる。
更に、現在のチップ設計は現在のパッケージングに於て
は、主としてｊ工が制限される（Δ工はオフ・チップ・
キャパシタンス×状態変化の速度）ので、より高速のド
ライバは望ましくない。更に、ドライバは電圧供給許容
範囲よりも低い破壊電圧を有し得ない。これらの理由の
ために、ドライバはペース・エツチングを受けない様に
する。さもないと、より高い速度、より高い利得及びよ
り低い破壊電圧を招来する事になる。
外部回路の他の回路は受信回路である。受信回路の主機
能は他のＩＣチップから論理情報を受信することである
。これらの回路はオフ・チップ・ドライバと連絡するの
で、遅延式、Δ工雑音基準、破壊電圧等に関する要件は
ドライバのそれと同様である。電圧安定性に関する受信
回路のための付加的要件、即ち入力インピーダンスが正
でなけｔばならない事、が存在する。従って、受信回路
をペース・エツチングしない様にする事が望ましい。
レギュレータは他の外部回路である。レギュレータ回路
の主たる機能は電圧を調整し、電圧変化及ヒモジュール
配電ドロップによって生じるＩＣチップに見られる電力
変化を相殺する事である。
更にそれはチップに見られる温度変化の効果も相−殺す
る。これらの回路は、チップに見られる様に、全電圧行
程（多くの場合、内部回路の電圧でありうる）を経験す
るので、トランジスタはブレークダウンが制限されたＩ
Ｃであるべきでない。こｒらの理由のため、レギュレー
タもまたペース・エツチングされるべきでない。従って
内部回路より低い動作速度及び増幅特性のバイポーラ・
トランジスタが用いられる。
メモリＩＣチップ感知増幅回路及びレギュレータ外部回
路は、高安定動作を保証するためにペース・エツチング
されない様に維持する。ドライバ回路も、パンチ・スル
ーによるトランジスタ破壊を受けやすいので、ペース・
エツチングしない様にする。他の外部回路は高速度の動
作を要しないので、これらもまたペース・エツチングし
ない様にする。
バイポーラＩＣの速度は、スイッチング速度及び電流利
得の様なトランジスタ・パラメータ並びに線キャパシタ
ンス、抵抗及び他のインピーダンス素子の様な外部パラ
メータに関連する。異った回路系（ファミリー）がこれ
らのパラメータに別々に応答する。全ての回路はＲＣに
支配される。
問題はＲＣがトランジスタに関して外部にあるか内部に
あるかである。
ＴＴＬ回路に於ては、遅延は線キャパシタンス及びプル
・アップ抵抗によって主として示され、トランジスタ・
パラメータによることは少ない。
このタイプの回路のための性能向上の技法は外部パラメ
ータの修整よりなるのが典型的である。従って、狭くさ
れたペース幅のより高性能の構造体は性能に対する適度
の改善がなされた構造体にすぎないであろう。
しかしながら、ＥＣＬ回路及びショットキ電流スイッチ
（ＳＣＳ）回路はトランジスタ・パラメータに於ける変
化に非常に敏感である。これは、外部抵抗及び布線キャ
パシタンスが、これらの”トランジスタ制限”回路に関
し、トランジスタ内に関連する内部抵抗及びキャパシタ
ンスよりもずっと小さいからである。その様な回路は、
ペース幅の様なトランジスタ・パラメータにおける変更
に最もよく応答する。相補形トランジスタ・スイッチ（
ＣＴＳ）アレイ・セルもまた選択的ペース幅技術によく
応答する。それらのセルは、ＮＰＮトランジスタのｈＦ
Ｅの増大の故により安定となり、より低い待機電流が可
能である。上述の回路はＡ、Ｂ、　Ｇｌａｓ＠ｒ等の”
ＩｎｔｅｇｒａｔｅｄＣｌｒｃｕｉｔ　　Ｅｎｇｉｎ＠
ｅｒｉｎｇ”　（ＡｄｄｉｓｏｎＷｅｓｌｅｙ　Ｐｕｂ
ｌｉｓｈｉｎｇ　　Ｃｏ、、１９７７　）の第６１８頁
ないし第６４５頁（ＴＴＬ回路）、第５９９頁ないし第
６１２頁（ＥｃＬ回路）並びに第６１３頁ないし第６１
７頁（電流スイッチ・エミッタ・フォロワ回路）を参照
する事により十分に理解する事ができる。ＣＴＳ回路は
ＩＢＭ　　Ｊ。
ｏｆ　　Ｒ，ａｎｄ　Ｄ、　Ｖｏｌ、２５、Ｎｏ、２及
びＮｏ。
３、Ｍａｙ　　１９８１の第１２６頁ないし第１３４頁
のＪ、Ｄｏｒｌｅｒ等による＠Ａ　　１０２４　　Ｂｙ
ｔｅ　　ＥＣＬ　　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ　Ｕｓｉｎｇａ　　Ｃｏｍｐｌ＠ｍ＠ｎｔａｒ
ｙ　ＴｒａｎｓｉｓｔｏｒＳｗｉｔｃｈ　　（ＣＴＳ　
）　　Ｃｅ１ｌ　”により詳細に示される。
【図面の簡単な説明】
第１図ないし第４図は２種のバイポーラ・トランジスタ
を形成する方法を説明する図、第５図及び第６図はＩＣ
チップのレイアウトを示す図である。 １０・・・・Ｐ−基板、１２・・・・Ｎ＋サブコレクタ
領域、１４・・・・エピタキシャルＮ一層、１６・・・
・Ｐ十領域、１８・・・・Ｓｉｎ、分離領域、２ｏ・・
・・Ｎ＋コレクタ・リーチΦスルー領域、２２・・・・
Ｐ十ペース領域、２４・・・・Ｓｉｎ、層、２６．・・
・・窒化シリコン領域、２８・用ブロック・アウト・マ
スク。 出願人　　インターナシタナルービジネス・７９−ンズ
ーコーポレーションＦＩＧ、　５ ＦＩＧ、　６ 第１頁の続き ０発　明　者　ジョン・ニス・レカトンアメリカ合衆国
ニューヨーク州 ワツピンジャーズ・ホールズ・ ヴアンデウォーター・ドライブ （番地なし） ０発　明　者　ジョセフ・マイケル・モスレイアメリカ
合衆国ニューヨーク州 ホープウェル・ジャンクション ・ジーン・コート１番地 ０発　明　者　ガルマコンダ・ラマサミンガー・スリニ
バサン アメリカ合衆国ニューヨーク州 ポーキプシー・マーク・ビンセ ント・ドライブ１５番地

Claims (2)

    【特許請求の範囲】
  1. （１）　　下記の構成を有する、各々異った動作速度及
    び増幅特性を呈する二種類のバイポーラ・トランジスタ
    を含む集積回路。 （イ）上記集積回路の主機能を実施する、上記集積回路
    内の内部回路であって、より高い上記動作速度及び増幅
    特性を有する上記バイポーラ・トランジスタの一方の種
    類のトランジスタを含む上記内部回路。 （ロ）上記内部回路の要件を支持し、上記内部回路及び
    上記集積回路外のシステムの間で情報を移動させる機能
    を実施する上記集積回路内の外部４回路であって、より
    低い上記動作速度及び増幅特性を有する上記バイポーラ
    ・トランジスタの他方の種類のトランジスタを含む上記
    外部回路。
  2. （２）　　下記工程を含む、各々異った動作速度及び増
    ＠特性を呈する二種類のバイポーラ・トランジスタを有
    する集積回路の製造方法。 （イ）　単結晶シリコン基板の一生表面上の誘電パター
    ン忙よって相互に分離されたシリコン領域のパターンを
    有する上記基板において、上記主表面から離隔したサブ
    コレクタ領域を上記シリコン内に設ける工程。 （ロ）少くとも上記シリコンの領域の部分に於て、上記
    サブコレクタ領域まで下方へ、　１ｘ　ｊ　Ｑ　ＩＩ原
    子／ｃｍ”よりも高い表面濃度を有するペース領域を形
    成する工程、 （ハ）　より低い上記特性を有する、上記二種類のバイ
    ポーラ・トランジスタの一方を形成すべき領域において
    、上記主表面上にブロック・アウト・マスクを形成する
    工程。 に）上記ブロック・アウト・マスクによって被覆されな
    い領域において、エミッタ領域を形成すべき上記ペース
    領域を反応性イオン・エツチングして約７０ないし１０
    ０　ｎｍの凹所を形成する工程。 （ホ）上記ブロック・アウト・マスクを除去する工程。 （へ）上記ペース領域の上記エツチングされた部分にお
    いて及び上記ブロック・アウト・マスクによって被覆さ
    れた領域にあったエツチングされてないベース領域にお
    いてエミッタ領域を形成する工程。
JP57218483A 1982-03-22 1982-12-15 集積回路 Pending JPS58168271A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991016656A1 (en) * 1990-04-24 1991-10-31 Seiko Epson Corporation Semiconductor device provided with circuit cell and array, and data input-output device
JP2007296139A (ja) * 2006-04-28 2007-11-15 Tokyo Blinds Kogyo Kk パイプフレーム衝立

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435898A (en) * 1982-03-22 1984-03-13 International Business Machines Corporation Method for making a base etched transistor integrated circuit
JPS5931052A (ja) * 1982-08-13 1984-02-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
US4622738A (en) * 1985-04-08 1986-11-18 Advanced Micro Devices, Inc. Method of making integrated bipolar semiconductor device by first forming junction isolation regions and recessed oxide isolation regions without birds beak
US4721685A (en) * 1986-04-18 1988-01-26 Sperry Corporation Single layer poly fabrication method and device with shallow emitter/base junctions and optimized channel stopper
US4731158A (en) * 1986-09-12 1988-03-15 International Business Machines Corporation High rate laser etching technique
US5177584A (en) * 1988-04-11 1993-01-05 Hitachi, Ltd. Semiconductor integrated circuit device having bipolar memory, and method of manufacturing the same
US5107320A (en) * 1989-08-09 1992-04-21 National Semiconductor Corporation Method and apparatus for improvement of interconnection capacitance
US5262672A (en) * 1989-08-09 1993-11-16 National Semiconductor Corporation Apparatus for improvement of interconnection capacitance
US6759732B1 (en) 1990-04-24 2004-07-06 Seiko Epson Corporation Semiconductor device with circuit cell array and arrangement on a semiconductor chip
KR960015347B1 (ko) * 1990-09-10 1996-11-09 후지쓰 가부시끼가이샤 반도체장치
EP0626721A1 (de) * 1993-04-06 1994-11-30 Siemens Aktiengesellschaft Verfahren zur Erzeugung eines Oberflächenprofils in einer Oberfläche eines Substrats
KR100256169B1 (ko) * 1996-01-16 2000-05-15 다니구찌 이찌로오, 기타오카 다카시 반도체 장치 및 그 제조방법
US6566217B1 (en) 1996-01-16 2003-05-20 Mitsubishi Denki Kabushiki Kaisha Manufacturing process for semiconductor device
GB2338828A (en) 1998-06-26 1999-12-29 Mitel Semiconductor Ltd Integrated circuit with multiple base width bipolar transistors
SE514707C2 (sv) 1998-11-04 2001-04-02 Ericsson Telefon Ab L M Metod för halvledartillverkning
US6655877B2 (en) 2002-04-16 2003-12-02 W. David Calhoun Yielding column
US9761608B1 (en) 2016-08-15 2017-09-12 International Business Machines Corporation Lateral bipolar junction transistor with multiple base lengths

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312881A (en) * 1963-11-08 1967-04-04 Ibm Transistor with limited area basecollector junction
US3335341A (en) * 1964-03-06 1967-08-08 Westinghouse Electric Corp Diode structure in semiconductor integrated circuit and method of making the same
DE1514673A1 (de) * 1966-01-26 1969-06-19 Siemens Ag Verfahren zum Herstellen eines Transistors
DE1514939C3 (de) * 1966-03-08 1975-05-15 Telefunken Patentverwertungsgesellschaft Mbh, 7900 Ulm Verfahren zum Herstellen einer Halbleiteranordnung
US3489622A (en) * 1967-05-18 1970-01-13 Ibm Method of making high frequency transistors
US3566218A (en) * 1968-10-02 1971-02-23 Nat Semiconductor Corp The Multiple base width integrated circuit
US3677837A (en) * 1969-08-06 1972-07-18 Ibm Method of making pedestal transistor having minimal side injection
DE1952632A1 (de) * 1969-10-18 1971-04-22 Licentia Gmbh Verfahren zum Herstellen einer Diffusionszone
US3717515A (en) * 1969-11-10 1973-02-20 Ibm Process for fabricating a pedestal transistor
DE2137976C3 (de) * 1971-07-29 1978-08-31 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithischer Speicher und Verfahren zur Herstellung
JPS5548704B2 (ja) * 1973-06-01 1980-12-08
US3966577A (en) * 1973-08-27 1976-06-29 Trw Inc. Dielectrically isolated semiconductor devices
JPS5138983A (ja) * 1974-09-30 1976-03-31 Hitachi Ltd
US3926695A (en) * 1974-12-27 1975-12-16 Itt Etched silicon washed emitter process
JPS5180786A (ja) * 1975-01-10 1976-07-14 Nippon Electric Co
FR2312114A1 (fr) * 1975-05-22 1976-12-17 Ibm Attaque de materiaux par ions reactifs
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
JPS5461489A (en) * 1977-10-26 1979-05-17 Toshiba Corp Manufacture for semiconductor device
US4306916A (en) * 1979-09-20 1981-12-22 American Microsystems, Inc. CMOS P-Well selective implant method
US4264409A (en) * 1980-03-17 1981-04-28 International Business Machines Corporation Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide
NL187328C (nl) * 1980-12-23 1991-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4416055A (en) * 1981-12-04 1983-11-22 Gte Laboratories Incorporated Method of fabricating a monolithic integrated circuit structure
US4435898A (en) * 1982-03-22 1984-03-13 International Business Machines Corporation Method for making a base etched transistor integrated circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991016656A1 (en) * 1990-04-24 1991-10-31 Seiko Epson Corporation Semiconductor device provided with circuit cell and array, and data input-output device
US5585666A (en) * 1990-04-24 1996-12-17 Seiko Epson Corporation Semiconductor device with chip layout having inner electrode configuration and liquid crystal display apparatus employing the semiconductor device
JP2007296139A (ja) * 2006-04-28 2007-11-15 Tokyo Blinds Kogyo Kk パイプフレーム衝立

Also Published As

Publication number Publication date
EP0089504B1 (en) 1989-08-16
EP0089504A2 (en) 1983-09-28
EP0089504A3 (en) 1986-09-10
US4535531A (en) 1985-08-20
DE3380431D1 (en) 1989-09-21

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