JPS58166827A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS58166827A JPS58166827A JP57048887A JP4888782A JPS58166827A JP S58166827 A JPS58166827 A JP S58166827A JP 57048887 A JP57048887 A JP 57048887A JP 4888782 A JP4888782 A JP 4888782A JP S58166827 A JPS58166827 A JP S58166827A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- delay time
- voltage
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯ８集積回路における遅延回路に関し、
４１に比較的長い遅延時間が必要とされる鳩舎に適した
遅延回路に関する。
４１に比較的長い遅延時間が必要とされる鳩舎に適した
遅延回路に関する。
入力信号に対して適轟な遅延が必要な場合に使用される
澤延回路として、例えば第１図に示すようなものがある
。
澤延回路として、例えば第１図に示すようなものがある
。
この遅延回路は、一対のほぼ逆相の信号φ鳳 。
φ、によって駆動される直列接続のＭＯ８ＦＥＴＱ＠
ｔ Ｑｂと、このＭＯ８ＦｇＴＱ、とＱｂとの接続部
に結合された遅延容量ｃｄとから構成されている。
ｔ Ｑｂと、このＭＯ８ＦｇＴＱ、とＱｂとの接続部
に結合された遅延容量ｃｄとから構成されている。
この回路は、特に入力４８号φ１がロウレベルからハイ
レベルに変わったとぎに所望の時間だけ遅れてハイレベ
ルからロウレベルに変わる出力信号φ、が得られるよう
にされている。
レベルに変わったとぎに所望の時間だけ遅れてハイレベ
ルからロウレベルに変わる出力信号φ、が得られるよう
にされている。
つまり、金入力信号φ、がロウレベルで駆動用ＭＯ８Ｆ
ＥＴＱ、がオフされ、かつ信号φ、がハイレベルでＭＯ
８ＦＥＴＱｂがオンされていて、遅延容量ｃｄが完全に
充電され、出力信号φ、がハイレベルにある状態を考え
る。
ＥＴＱ、がオフされ、かつ信号φ、がハイレベルでＭＯ
８ＦＥＴＱｂがオンされていて、遅延容量ｃｄが完全に
充電され、出力信号φ、がハイレベルにある状態を考え
る。
この状態から、先ず信号φ、がロウレベルに変わってＭ
Ｏ８ＦＥＴＱｂがオフされ、続いて入力信号φ１がハイ
レベルに変わりたとする。すると、ＭＯ８ＦＫＴＱ、が
オンされて、出力信号φ、はハ４ Ｖ ヘｋ （ＶＣＣ
）からロウレベル（ＩＩＩ地電圧電圧向かって変化させ
られるととＫなる。このとき、遅延容量ｃｄの電荷がＭ
Ｏ８ＦＥＴＱ、を経て完全に放電するまでは、出力信号
φ、は接地レベルにならず、放電に必要な時間だけ信号
φ、の立下りが遷駕される。
Ｏ８ＦＥＴＱｂがオフされ、続いて入力信号φ１がハイ
レベルに変わりたとする。すると、ＭＯ８ＦＫＴＱ、が
オンされて、出力信号φ、はハ４ Ｖ ヘｋ （ＶＣＣ
）からロウレベル（ＩＩＩ地電圧電圧向かって変化させ
られるととＫなる。このとき、遅延容量ｃｄの電荷がＭ
Ｏ８ＦＥＴＱ、を経て完全に放電するまでは、出力信号
φ、は接地レベルにならず、放電に必要な時間だけ信号
φ、の立下りが遷駕される。
ここで、上記ＭＯ８ＦＥＴＱ、と遅延容量Ｃｄとからな
る放電−路の遅延時間ｔｄは次式で与えられる。
る放電−路の遅延時間ｔｄは次式で与えられる。
なお、Ｗａ 、Ｌ畠 は前記駆動用ＭＯ８ＦＥＴＱ。
のチャンネル幅および長さ、ｖａｍ ｅ ■ｔｈはＭＯ
８Ｆ Ｅ Ｔ Ｑ、のゲート・ツース関電圧、しきい値
電圧、また、８゜、ｔ、、声はＭＯ８ＦｇＴＱ、のゲー
ト絶縁膜の誘電率、厚み、キャリア移動度である。
８Ｆ Ｅ Ｔ Ｑ、のゲート・ツース関電圧、しきい値
電圧、また、８゜、ｔ、、声はＭＯ８ＦｇＴＱ、のゲー
ト絶縁膜の誘電率、厚み、キャリア移動度である。
上式において、■９１は入力信号φ、のハイレベル（Ｖ
ＣＣ）Ｋ等しいので、ｖｏｓ＝ｖｃｃとなる。従りて、
前記一路の遅延時間ｔｄは電源電圧■。、に略反比例す
ることになる。そのため、比較的長い遅延時間を必要と
する場合には、回路の■。、依存性が無視できな（なる
。
ＣＣ）Ｋ等しいので、ｖｏｓ＝ｖｃｃとなる。従りて、
前記一路の遅延時間ｔｄは電源電圧■。、に略反比例す
ることになる。そのため、比較的長い遅延時間を必要と
する場合には、回路の■。、依存性が無視できな（なる
。
すなわち、上記入力信号φ区が電源電圧ｖｃｃ依存性を
有していて”ＣＣの変動によりてφ、のレベルが変動さ
れてしまうような場合には、ＭＯ８ＦＥＴＱ、の厘鳳が
変りてしま５゜その結果、ＭＯ８ＦｇＴＱａのゲート電
圧が高いはと抵抗値は下がり、遅延容量ｃｄの電荷の放
電に伴なう電流が増加し、信号の遅延時間が短くされて
しまう。
有していて”ＣＣの変動によりてφ、のレベルが変動さ
れてしまうような場合には、ＭＯ８ＦＥＴＱ、の厘鳳が
変りてしま５゜その結果、ＭＯ８ＦｇＴＱａのゲート電
圧が高いはと抵抗値は下がり、遅延容量ｃｄの電荷の放
電に伴なう電流が増加し、信号の遅延時間が短くされて
しまう。
逆に、ＭＯ８ＦｇＴＱ、のゲート電圧すなわち入力信号
φ、のレベルが低くなると、ＭＯ８ＦＥＴＱａの抵抗値
が大きくなり、遅延時間は長くなる。
φ、のレベルが低くなると、ＭＯ８ＦＥＴＱａの抵抗値
が大きくなり、遅延時間は長くなる。
そして、この傾向は、回路の時定数を大きくするために
１例えば遅延容量ｃｄを大きくする嫌ど強（なる。つま
り、大きな遅延時間ｔｄが必要な場合はと、ｖｃｃ依存
性が無視できなくなり、高電圧側での遅延がかせげなく
なる。
１例えば遅延容量ｃｄを大きくする嫌ど強（なる。つま
り、大きな遅延時間ｔｄが必要な場合はと、ｖｃｃ依存
性が無視できなくなり、高電圧側での遅延がかせげなく
なる。
そこで、この発明は時定数が大きな遅延回路において、
入力信号が電源電圧依存性を有していても、遅延時間が
電源電圧の変動に影響されないようにし、比較的長い遅
延時間が必要とされる場合に適した遅延回路を提供する
ことを目的とする。
入力信号が電源電圧依存性を有していても、遅延時間が
電源電圧の変動に影響されないようにし、比較的長い遅
延時間が必要とされる場合に適した遅延回路を提供する
ことを目的とする。
以下Ｉｆ画に基づいてこの発＠な説明する。
嬉２＃Ａは本発明に係る遅延回路の一実施例な示す。こ
の回路は、例えばダイナミックＲＡＭにおいて、一定時
間ととに内部リフレッシ＆を行なわせるためのり７レツ
シ＆信号な作るための！イマとして使用できるように、
比較的長い遅延時間な有している。
の回路は、例えばダイナミックＲＡＭにおいて、一定時
間ととに内部リフレッシ＆を行なわせるためのり７レツ
シ＆信号な作るための！イマとして使用できるように、
比較的長い遅延時間な有している。
信号発生回路１はチップ外部から与えられる一つの信号
ＲＦ８Ｈｅｃ基づいて、第３１１に示すようなタイ建ン
グで変動するほぼ逆相の２つの信号φ。
ＲＦ８Ｈｅｃ基づいて、第３１１に示すようなタイ建ン
グで変動するほぼ逆相の２つの信号φ。
とφ１とを作り出す・
上記信号φ鳳は例えば嬉４１１に示すような回路により
て作られ、０ｖ−ｖｃｃＩＩ）Ｊｌ！ＩＩＡな有する。
て作られ、０ｖ−ｖｃｃＩＩ）Ｊｌ！ＩＩＡな有する。
また、上記信号φ、は例えば第５１１に示すような一路
によって作られ、プートストラップ容１ｋＣ７によって
、φ、がハイレベルになるとき、ｖＣｃよりも少なくと
も後述のＭ（ｌＦｇＴＱ、のしきい値電圧Ｖｔｈ分以上
高いレベルに８ｆ’Ｌる。
によって作られ、プートストラップ容１ｋＣ７によって
、φ、がハイレベルになるとき、ｖＣｃよりも少なくと
も後述のＭ（ｌＦｇＴＱ、のしきい値電圧Ｖｔｈ分以上
高いレベルに８ｆ’Ｌる。
遅延回路２は、亙に並列に配設された２対のＭｏ ８
” Ｅ” Ｑｌ−Ｑａ トＭＯＳ Ｆ Ｂ Ｔ Ｑａ
−Ｑａと、前段の儒のＭＯ８ＦＥＴＱ、とＱ、との間
に直列ＫＩＩ！！続されたダイオード接続の負荷ＭＯ８
ＦＥＴＱｓ ＃Ｑ−と、後段の側のＭＱｉ８ＦｇＴＱ
。
” Ｅ” Ｑｌ−Ｑａ トＭＯＳ Ｆ Ｂ Ｔ Ｑａ
−Ｑａと、前段の儒のＭＯ８ＦＥＴＱ、とＱ、との間
に直列ＫＩＩ！！続されたダイオード接続の負荷ＭＯ８
ＦＥＴＱｓ ＃Ｑ−と、後段の側のＭＱｉ８ＦｇＴＱ
。
とＱ、との間に直列に接続された駆動用Ｍ０８ＦＥＴＱ
ｄを有する。上記Ｍ□５ＦＥＴＱ、と駆動用ＭＯ８Ｆｇ
ＴＱ４との接続部には、特に制限されないがＭＯ８キャ
パシタからなる遅延容量Ｃｄが納会されている。また、
上記駆動用Ｍ０８ＦｇＴＱｄのゲートには、上記負荷Ｍ
Ｏ８ＦＥＴＱ。
ｄを有する。上記Ｍ□５ＦＥＴＱ、と駆動用ＭＯ８Ｆｇ
ＴＱ４との接続部には、特に制限されないがＭＯ８キャ
パシタからなる遅延容量Ｃｄが納会されている。また、
上記駆動用Ｍ０８ＦｇＴＱｄのゲートには、上記負荷Ｍ
Ｏ８ＦＥＴＱ。
とＭ０８ＦｇＴＱ＋との接続点Ａの電圧が供給されるよ
うに配線されている。
うに配線されている。
なお、この実施例では、上記駆動用ＭＱ８ＦｇＴＱｄと
負荷ＭＯ’！７１ Ｆ Ｅ ＴＱｓ −Ｑａとは同一
寸法に形成さｒＬ、それぞれのしきい値電圧Ｖｔｈが岡
−の値になるようＫされ【いる。なお、ＭＯ８ＦＥＴＱ
、のｇｍ ｋｔＱ、１ ＃）ｇｉｌｌよりもかなり大き
くなるように設定されており、Ｑｌのオン抵抗はＱｄの
オン抵抗に比べて無視することができるほど小さい。
負荷ＭＯ’！７１ Ｆ Ｅ ＴＱｓ −Ｑａとは同一
寸法に形成さｒＬ、それぞれのしきい値電圧Ｖｔｈが岡
−の値になるようＫされ【いる。なお、ＭＯ８ＦＥＴＱ
、のｇｍ ｋｔＱ、１ ＃）ｇｉｌｌよりもかなり大き
くなるように設定されており、Ｑｌのオン抵抗はＱｄの
オン抵抗に比べて無視することができるほど小さい。
そして、上記ＭＯ８ＦｇＴＱｔ 、Ｑａのゲートには
前記信号発生回路Ｉにおいて作られた信号φ。
前記信号発生回路Ｉにおいて作られた信号φ。
が供給され、また、ＭＱ８ＦＥＴＱ鵞 ＩＱ４のゲート
には信号発生−路１で作られたｇ１考φ、が供給されゐ
。
には信号発生−路１で作られたｇ１考φ、が供給されゐ
。
遅延回路２は纂３１１に示すようなメイミングで変動す
る上記信号φ、とφ、によって駆動され、次のように動
作する。
る上記信号φ、とφ、によって駆動され、次のように動
作する。
先ず、信号φ、がノーイレベル（＞ＶＣｃ＋Ｖｔｈ）で
、かつ信号φ、がロウレベル（ｏＶ）の状態を考える。
、かつ信号φ、がロウレベル（ｏＶ）の状態を考える。
このとき、ＭＯ８ＦｇＴＱ＊はオンされ、ＭＯ８ＦｇＴ
Ｑ、はオフされている。
Ｑ、はオフされている。
この状態から、信号憂、がノ１イレベルからロウレベル
に変わると、ＭＯ８Ｆ Ｅ Ｔ Ｑｍ −Ｑｌがオフ
さｒＬ″Ｃ，ノードＡおよび出力部Ｃは７０−ティング
状−にされる、続いであるいは略同時に、信号φ１がロ
ウレベルからハイレベルに変わると、ＭＱ Ｓ Ｆ Ｅ
ＴＱｓ ｅ Ｑｗがオンされる。すると。
に変わると、ＭＯ８Ｆ Ｅ Ｔ Ｑｍ −Ｑｌがオフ
さｒＬ″Ｃ，ノードＡおよび出力部Ｃは７０−ティング
状−にされる、続いであるいは略同時に、信号φ１がロ
ウレベルからハイレベルに変わると、ＭＱ Ｓ Ｆ Ｅ
ＴＱｓ ｅ Ｑｗがオンされる。すると。
負荷ＭＯ８ＦＥＴＱ、、Ｑ、のソース・ドレイン間には
、はぼ電源電圧ｖｃｃが５印加され、ノードＡの電荷が
ＭＯ８Ｆ ｇＴＱｓ ＝ ＱｅおよびＱｓ を介して
抜かれる。
、はぼ電源電圧ｖｃｃが５印加され、ノードＡの電荷が
ＭＯ８Ｆ ｇＴＱｓ ＝ ＱｅおよびＱｓ を介して
抜かれる。
その結果、ノードＡの電位は、ｖｃＣ＜ ２ ｖｔｈの
場合を除き、ｖｃＣいかんにかかわらず常ＫＭＯ８ＦＥ
ＴＱ、のドレイン側の電位（はば接地レベルに勢しい）
よりも、ＭＯ８ＦＥＴＱ、ｔＱｓのしきい値電圧ｇ ｖ
ｔｋだけ高いレベルに８れる。
場合を除き、ｖｃＣいかんにかかわらず常ＫＭＯ８ＦＥ
ＴＱ、のドレイン側の電位（はば接地レベルに勢しい）
よりも、ＭＯ８ＦＥＴＱ、ｔＱｓのしきい値電圧ｇ ｖ
ｔｋだけ高いレベルに８れる。
従って、駆動用ＭＯ８ＦＥＴＱ、のゲート、ソース間電
圧■。、は２Ｖｔｆｉとなる。ここで、駆動用ＭＯ８Ｆ
ｇＴＱｄのしきい値電圧はＶｔｈであるので、ＭＯ８Ｆ
ＥＴＱｄはオンされる。そのため、ＭＯＳキャノ（シＩ
Ｃｔ１の充電電荷が、ＭＯ８ＦＥＴＱｄおよびＱｌな介
して放電され、出力部Ｃの電位は接地レベルのようなロ
ウレベルに向かって変化され、入力信号φ、の立上りか
ら１４時間遍れてロウレベルに変ワル。
圧■。、は２Ｖｔｆｉとなる。ここで、駆動用ＭＯ８Ｆ
ｇＴＱｄのしきい値電圧はＶｔｈであるので、ＭＯ８Ｆ
ＥＴＱｄはオンされる。そのため、ＭＯＳキャノ（シＩ
Ｃｔ１の充電電荷が、ＭＯ８ＦＥＴＱｄおよびＱｌな介
して放電され、出力部Ｃの電位は接地レベルのようなロ
ウレベルに向かって変化され、入力信号φ、の立上りか
ら１４時間遍れてロウレベルに変ワル。
この場合の遅延時間ｔ（ｉは
ここで、■、、は前述したよ５ Ｋ ２ ＶＢ、である
ので、結１４ ｔａ＝３ｃｄ／７Ｖ、ｈとなる。
ので、結１４ ｔａ＝３ｃｄ／７Ｖ、ｈとなる。
この式からもわかるように、本実施例の遅延回路におけ
る遷延時間ｔｄは電源電圧■ｃｃＫ依存することがない
。そのため、電源電圧ｖｃｃが変動し′Ｃ４ｂ％Ｃ１０
遅延時間ｔｄはほとんど変ることがない。
る遷延時間ｔｄは電源電圧■ｃｃＫ依存することがない
。そのため、電源電圧ｖｃｃが変動し′Ｃ４ｂ％Ｃ１０
遅延時間ｔｄはほとんど変ることがない。
ところで、電源電圧■ｃＣが２Ｖ、ｈ以下に下がってし
まりた場合には、負荷ＭＯＳ Ｆ ｇ ＴＱｉ −Ｑ
ｌはｖｃｃＫよってオンされなくなる。そのため、ノー
ドＡはＭＯ８ＦＥＴＱ、が信号φ、によりてオフされる
ことによってフローティング状態に保持される。これに
よって、駆動用ＭＯ・８ＦｇＴＱｄのゲート電圧Ｖ（！
、は、２ ｖｔｈではなくｖｃＣＫされるようになる。
まりた場合には、負荷ＭＯＳ Ｆ ｇ ＴＱｉ −Ｑ
ｌはｖｃｃＫよってオンされなくなる。そのため、ノー
ドＡはＭＯ８ＦＥＴＱ、が信号φ、によりてオフされる
ことによってフローティング状態に保持される。これに
よって、駆動用ＭＯ・８ＦｇＴＱｄのゲート電圧Ｖ（！
、は、２ ｖｔｈではなくｖｃＣＫされるようになる。
従って、ｖｃＣ＜２ｖｔｋの場合の遷延時間ｔ４はｔｄ
＝３ｃ６／β（ｖｃＣ−Ｖｔｈ ）となり、ｖｃｃ依存
性を有している。
＝３ｃ６／β（ｖｃＣ−Ｖｔｈ ）となり、ｖｃｃ依存
性を有している。
しかしながら、この場合にはｖｃｃはかなり小さいので
駆動用ＭＯ８ＦｇＴｑｄの−もそれ程大きくならない。
駆動用ＭＯ８ＦｇＴｑｄの−もそれ程大きくならない。
そのため、遅延時間ｔｄもかなりかせぐことができるの
で、一応許容することができる。
で、一応許容することができる。
なお、上記実施例では、ＭＯ８ＦｇＴＱ、、Ｑ。
間に２個の負荷ＭＯ８ＦＥＴＱｓ 、Ｑｌを接続して
、駆動用ＭＯ８ＦｇＴＱｄのゲートに、そのしきい値電
圧よりも少し大きい電圧が供給されるように構成されて
いるが、上記負荷ＭＯ８ＦｇＴＱｓ−Ｑ６は３個以上直
＾Ｋｉ！続することも可能である。
、駆動用ＭＯ８ＦｇＴＱｄのゲートに、そのしきい値電
圧よりも少し大きい電圧が供給されるように構成されて
いるが、上記負荷ＭＯ８ＦｇＴＱｓ−Ｑ６は３個以上直
＾Ｋｉ！続することも可能である。
以上説明したようＫ、この発明は、はぼ逆相の２つの信
号φ、とφ、によって駆動されるＭＱ８Ｆ Ｅ Ｔ Ｑ
、とＱｌの−に負荷ＭＯ８ＦｇＴＱ、。
号φ、とφ、によって駆動されるＭＱ８Ｆ Ｅ Ｔ Ｑ
、とＱｌの−に負荷ＭＯ８ＦｇＴＱ、。
Ｑｌな直列接続して、駆動用ＭＯ８ＦＥＴＱ４にそのし
ぎい値電圧よりも少しだけ大きいゲート電圧を供給する
ようにしたので、遅延時間の電源電圧依存性がなくなり
、高電圧ｆｌａにおいても安定した遅延時間が得られる
という効果を有する。
ぎい値電圧よりも少しだけ大きいゲート電圧を供給する
ようにしたので、遅延時間の電源電圧依存性がなくなり
、高電圧ｆｌａにおいても安定した遅延時間が得られる
という効果を有する。
なお、上記駆動用ＭＯ８ＦＥＴＱａを、直列接続された
２個の負荷ＭＯ８ＦＥ丁ＱｓｅＱ−のしきい値電圧な利
用して態動させるＫは、例えば、縞６図に示すようなレ
シオタイプの簡単な回路構成にすることによりても行な
うことができる。
２個の負荷ＭＯ８ＦＥ丁ＱｓｅＱ−のしきい値電圧な利
用して態動させるＫは、例えば、縞６図に示すようなレ
シオタイプの簡単な回路構成にすることによりても行な
うことができる。
しかし、このよみなレシオ回路の場合には、次のような
欠点があり、本発明のものに比べて不利である。
欠点があり、本発明のものに比べて不利である。
つまり、第＠ｗＪのしＶオ回路では、入力信号φ。
がハイレベルになりたとき、ノードＢの電位が抵抗Ｒと
負荷Ｍ Ｑ Ｓ Ｆ Ｐｉ Ｔ Ｑ＠ ｅ Ｑ＠ ’
）ｔｒＬぞ１１０オン抵抗の比によりて定まるよ５な値
にされる。
負荷Ｍ Ｑ Ｓ Ｆ Ｐｉ Ｔ Ｑ＠ ｅ Ｑ＠ ’
）ｔｒＬぞ１１０オン抵抗の比によりて定まるよ５な値
にされる。
そのため、電源電圧ｖｃｃの変−により入力信ｔ１０レ
ベルが変動すると、ノードＢの電位も分圧比に応じて変
化し、結局駆動用ＭＯ８ＦｇＴＱｄのｇｍが変化して遅
蔦時間が影響を受けるよ５になってしまう。
ベルが変動すると、ノードＢの電位も分圧比に応じて変
化し、結局駆動用ＭＯ８ＦｇＴＱｄのｇｍが変化して遅
蔦時間が影響を受けるよ５になってしまう。
また、第６−の回路では、入力信号φ、がハイレベルの
とき、僅かではあるが抵抗に、負荷ＭＯ８Ｆ Ｅ Ｔ
Ｑ ＊ ｌＱ＠を貫通する電流が流されてしまう。そ
のため、入力信号φ、を他の回路にも使５よ５な一路構
成にした場合には、信号φ、のレベルがダウンしてしま
う。
とき、僅かではあるが抵抗に、負荷ＭＯ８Ｆ Ｅ Ｔ
Ｑ ＊ ｌＱ＠を貫通する電流が流されてしまう。そ
のため、入力信号φ、を他の回路にも使５よ５な一路構
成にした場合には、信号φ、のレベルがダウンしてしま
う。
嬉１図は従来の遅延回路の一例を示す回路図、１１１２
図は本発明に係る遅延回路の一例を示す回路構成図、第
３図は各信号のタイ電ングを示す波形図、縞４図および
第！５ｌｌｌは入力側の信号φ、およびφ、な作るため
の回路の一例な示す回路図、第６図は発明の遅延回路に
類似するレシオタイプの遅延回路の一例を示す一路図で
ある。 ２・・・遅延回路、Ｑ、〜Ｑ、・・・ＭＯ８ＦＥＴ、Ｑ
４・・・駆動用ＭＯ８ＦＥＴ％Ｑｓ−Ｑ−・・・負荷Ｍ
Ｏ８ＦＥＴ％Ｃ，・・・遅駕容量。 代理人 弁理士 薄 １）利 ＊４−１．。 す―“、、、＝′／ 第 ｌ ； 第 ３ 図 θプ 第 ４ｒ２！ 第 ５ 図 第 ６ 図 １４３−
図は本発明に係る遅延回路の一例を示す回路構成図、第
３図は各信号のタイ電ングを示す波形図、縞４図および
第！５ｌｌｌは入力側の信号φ、およびφ、な作るため
の回路の一例な示す回路図、第６図は発明の遅延回路に
類似するレシオタイプの遅延回路の一例を示す一路図で
ある。 ２・・・遅延回路、Ｑ、〜Ｑ、・・・ＭＯ８ＦＥＴ、Ｑ
４・・・駆動用ＭＯ８ＦＥＴ％Ｑｓ−Ｑ−・・・負荷Ｍ
Ｏ８ＦＥＴ％Ｃ，・・・遅駕容量。 代理人 弁理士 薄 １）利 ＊４−１．。 す―“、、、＝′／ 第 ｌ ； 第 ３ 図 θプ 第 ４ｒ２！ 第 ５ 図 第 ６ 図 １４３−
Claims (1)
- 位相の異なる２つの信号によってそれぞれ駆動される直
＊＊続の第１および第２のＭＯＳＦＥＴと、この＠１お
よび第２のＭＯ８ＦｇＴ＃）ｌｉ続部に結合された遅延
容量とからなる遅延回路であって、上記第１および菖２
のＭＯＳＦＥＴ関に直列接続された駆動用ＭＯ８ＦｇＴ
と、上記第ｌおよび第２のＭＯＳＦＥＴと各々直列に配
設され、同じ２つの信号によってそれぞれ駆動される第
３゜菖４のＭＯＳＦＥＴと、この第３および第４０Ｍｏ
ｓｒｇ’ｒ間に直列接続された負荷ＭＯ８ＦＥＴとを含
み、該負荷ＭＯ８ＦＥＴのドレイン儒の電圧が上記駆動
用ＭＯ８ＦＥＴのゲートに供給されて駆動されるように
構成されたことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048887A JPS58166827A (ja) | 1982-03-29 | 1982-03-29 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048887A JPS58166827A (ja) | 1982-03-29 | 1982-03-29 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166827A true JPS58166827A (ja) | 1983-10-03 |
Family
ID=12815783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048887A Pending JPS58166827A (ja) | 1982-03-29 | 1982-03-29 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166827A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652684U (ja) * | 1973-06-27 | 1981-05-09 |
-
1982
- 1982-03-29 JP JP57048887A patent/JPS58166827A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652684U (ja) * | 1973-06-27 | 1981-05-09 |
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