JPS5816396B2 - カラ−エイゾウシンゴウシヨリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は時間軸誤差補正装置、ドロップアウト補償装置
等に於ける如くカラー映像信号の同一水平期間信号を繰
返す様にするか、又は所定水平期間信号を飛越す様にし
たカラー映像信号処理装置に関し、特に奇数水平期間信
号又は偶数水平期間信号が連続したときにも完全な色が
再生できる様にしたものである。

□一般にカラー映像信号に
於いては奇数番目の水平同期信号及び偶数番目の水平同
期信号に挿入されているバースト信号の位相は互に１８
０度位相が異なっている。

この為時間軸誤差補正装置、ドロップアウト補償装置等
に於いてカラー映像信号の奇数水平期間信号又は偶数水
平期間信号が連続したときは色信号を復調する局部副搬
送波信号の位相が乱れ、この為再生カラー画像が全く違
った色になったり色が出力くなったりする。

本発明は斯る点に鑑みカラー映像信号の奇数水平期間信
号又は偶数水平期間信号が連続したときにも完全な色画
像が再生できる様にしたものである。

以下図面を参照しながら本発明カラー映像信号処理装置
の一実施例につき説明しよう。

本例は水平同期信号に対し周波数インタリーブ関係にあ
る周波数で且つ時間軸誤差成分に追従したクロック信号
を使用してメモリーにカラー映像信号を書き込み、この
メモリーに書き込まれたカラー映像信号を基準のクロッ
ク信号に依り読み出してカラー映像信号の時間軸誤差信
号を補正する様にすると共に２水平期間毎に水平同期信
号とクロック信号とを同期する様にしてドロップアウト
が発生したときに同じ水平期間信号を繰り返して読み出
してドロップアウトを補償したり、所定水平期間信号を
飛越したりすることが容易に出来る様にされた時間軸誤
差補正装置に本発明を適用したものである。

第１図に於いて、１は例えばビデオテープレコ−ダより
のカラー映像信号が供給される入力端子を示し、この入
力端子１に供給されるカラー映像信号をこのカラー映像
信号の水平同期信号を分離する水平同期信号分離回路２
に供給すると共にクロック信号発生回路を構成する可変
周波数発振器３に供給する。

又この入力端子１に供給されるカラー映像信号をドロッ
プアウト検出回路４に供給する。

このクロック信号発生回路３は例えばカラー映像信号中
のカラーバースト信号の３倍の周波数例えば１０．７４
ＭＨｚの周波数で発振する様にすると共にこの発振周波
数はこのカラー映像信号中のカラーバースト信号の時間
軸変動に応じて変動する如く構成する。

即ちこのクロック信号発生口、、路３の出力側には入力
端子１に供給されるカラー映像信号の時間軸誤差に追従
したクロック信号Ｐ１が得られる。

この場合このクロック信号Ｐ１の周波数ｆｓは水平周波
数ｆＨと周波数インぞす半周波数ｆＨとのモアレ等を考
慮する。

ここでｍは任意の整数である。

又、入力端子１に供給されるカラー映像信号を標本化し
、これをディジタル信号に変換するアナログ−ディジタ
ル変換器（以下Ａ−Ｄ変換器と略称する）５に供給する
と共にこのＡ−Ｄ変換器５にクロック信号発生回路３の
出力信号を標本化クロック信号として供給する。

このＡ−Ｄ変換器５の出力側にカラー映像信号をクロッ
ク信号発生回路３の出力のクロック信号Ｐ０に依り標本
化し、これをディジタル信号に変換したディジタルの映
像信号を得る。

即ちこの場。合１水平期間の映像信号の標本化数はクロ
ック信号Ｐ１の周波数を色副搬送波周波数３．５８ＭＨ
２の３倍の周波数１０．７４ ＭＨｚとしているので（
４５５／２）Ｘ３＝６８２．５となる。

従ってこの場合後述するシフトレジスタのワード数と１
水平。

期間の標本化数とを完全に一致させることはできないが
、２水平期間では標本化数は６８２．５ Ｘ２＝１３６
５＝６８２＋６８３となるので２水平期間を６８２サン
プルと６８３サンプルとに分けてシフトレジスタに書き
込む様にすれば２水平周期でシ。

フトレジスタの位置と映像信号の水平同期信号とを同期
することができる。

この場合６８２ワードのシフトレジスタと６８３ワード
のシフトレジスタとの２種類のシフトレジスタを用意し
てこれを順次切り換える様にしたときには余分外シフト
レジスタを必要とし、しかも煩雑な制御を必要とするの
で本例に於いては以下述べる如くなす。

本例に於いてはＡ−Ｄ変換器５の出力信号を３段の切替
器６の可動接点６ａに供給し、又この切替器６の３つの
固定接点６ｂ、６ｃ及び６ｄを夫夫６８２ワードのシフ
トレジスタ７ａ、７ｂ及び７ｃの夫々の入力側に接続す
る。

又８は書き込み計数器を示し、この書き込み計数器８は
フリップフロップ回路８ｊと共働し１水平周期毎にこの
計数器８を６８２進及び６８３進に切り替えて６８２を
計数したとき即ちこの計数器８が６８３進のときに６８
３番目のクロック信号Ｐ０が供給されたとき書き込み制
御信号を得る様にする。

この書き込み計数器８とフリップフロップ回路８ｊとの
具体的関係の例を第２図に示す。

即ち第２図に於いて８ａはクロック信号発生回路３より
のクロック信号Ｐ１が供給される計数器８の入力端子を
示し、この計数器８はシインクロナウス１０ビットバイ
ナリ−カウンタで構成する。

又Ａ。。Ａ１ 、Ａ２・・・・・・Ａ、は夫々０ビツト
、１ビツト、２ビツト・・・・・・９ビツトの夫々の出
力信号“０＃又は“１”が得られるθビット端子、１ビ
ツト端子、２ビツト端子・・・・・・９ビツト端子であ
る。

この９ビツト端子Ａ、をフリップフロップ回路８ｊのト
リガ端子に接続する。

このフリップフロップ回路８ｊはパルス信号の立下り時
にトリガされる如くなされている。

又１ビツト端子Ａよ、３ビット端子Ａ３．５ビット端子
Ａ３．７ビツト端子Ａ７及び９ビツト端子Ａ、を夫々ア
ンド回路８ｂの入力側に接続し、このアンド回路８ｂの
出力側に計数器８の６８２のとき即ちこの計数器８が６
８３進のときで６８３番目のクロックパルスが供給され
たときだけに出力信号を得る如くする。

又０ビツト端子Ａｏ ｓ ３ビット端子Ａ３．５ビツト
端子Ａ５゜７ビツト端子Ａ７及び９ビツト端子Ａ、を夫
々アンド回路８ｃの入力側に接続すると共にフリップフ
ロップ回路８ｊの出力側をインバータ回路８ｄを介して
このアンド回路８ｃの入力側に接続し、このアンド回路
８ｃの出力側に計数器８が６８２進カウンタとして使用
されているときで６８１のとき即ち６８２番目のクロッ
クパルスが供給されたときだけ出力信号を得る如くする
。

即ちフリップフロップ回路８ｊの出力信号が“ｌ”のと
きはアンド回路８ｂの出力側にだけ出力信号が得られこ
のフリップフロップ回路８ｊの出力信号が０”のときは
アンド回路８ｃの出力側にだけ出力信号が得られる。

又８ｅは水平同期信号が供給される水平同期信号入力端
子を示し、この水平同期信号入力端子８ｅ及びフリップ
フロップ回路８ｊの出力端子を夫々リセット信号形成回
路８ｆの入力側に接続する。

このリセット信号形成回路８ｆは２水平期間毎にリセッ
ト信号を発生し、２水平期間毎に水平同期信号とこの書
き込み計数器８とを同期する様にする。

アンド回路８ｂ、８ｃ及びリセット信号形成回路８ｆの
夫々の出力信号をオア回路８ｇ及びインバータ回路８ｈ
を介して書き込み計数器８のリセット端子に供給する。

又クロック信号入力端子８ａをアンド回路９の入力側に
接続すると共にアンド回路８ｂの出力側をインバータ回
路８１を介してアンド回路９の入力側に接続する。

この場合アンド回路９の出力側にはアンド回路８ｂの出
力に出力信号が存在するときだけクロック信号Ｐ１
よりクロックパルスが除去されたクロック信号Ｐ２が得
られる。

即ちクロック信号Ｐ２はクロック信号Ｐ１の書き込み計
数器８が６８３進となったときの６８３番目のクロック
パルスを除去した信号、換言すればクロック信号Ｐ１に
於いて２水平期間毎に１つめクロックパルスが除去され
た信号となる。

又アンド回路９の出力端子９ａを３段の切替器１０の可
動接点１０ａに接続し、この切替器１００３つの固定接
点１０ｂ、１０ｃ及び１０ｄを夫夫シフトレジスタ７ａ
＊ ７ｂ及び７ｃの夫々のクロック信号入力端子に接続
する。

文書き込み計数器８の出力信号をシフトレジスタ切替制
御回路１１に供給し、このシフトレジスタ切替制御回路
１１により切替器６及び１０の可動接点６ａ及び１０ａ
が夫々この書き込み計数器８が６８１から次の状態（６
８２又はＯ）へ移るときに切り替る如くする。

１１ａはこの書き込みシフトレジスタ切替制御信号を得
る出力端子である。

この場合可動接点６ａ及び１０ａは固定接点６ｂ及び１
０ｂ−）［ｃ及び１０ｃｍ＋６ｄ及び１０ｄ→６ｂ及び
１１０ｂ→・・・・・・の如く順次切り替る如くガす
。

即ち映像信号はシフトレジスタ７ａ→７ｂ→７ｃ→７ａ
・・・・・・の順序で順次書き込まれるものである。

又、フリップフロップ回路８ｊの出力信号及び−／７）
１／レジスタ替制御回路１１の書き込みシフトレジスタ
切替制御信号出力端子１１ａに得られる信号を書き込み
順序記憶回路１２に供給し、この記憶回路１２に於いて
シフトレジスタ７＆ｐ７ｂｅ７ｃの書き込みが書き込み
計数器８が６８２進で行われたか６８３進で行なわれた
かを順次記憶しておく。

又シフトレジスタ７ａ、７ｂ及び７ｃの夫々の出力側を
夫々３段の切替器１３０３つの固定接点’１３ｂ、１３
ｃ及び１３ｄに夫々接続し、この切替器１３の可動接点
１３ａをデジタル信号をアナログ信号に変換するＤ−Ａ
変換器１４を介して出力端子１５に接続する。

又この切替器１３の可動接点１３ａを３段の切替器１６
の可動接点１６ａに接続し、この切替器１６の３つの固
定接点１６ｂ、１６ｅ及び１６ｄを夫々シフトレジスタ
７ａ、７ｂ及び７ｃの夫々の入力側に接続する。

又１Ｔは基準のクロック信号例えば１０．７４ ＭＨｚ
のクロック信号Ｐ３を発生する固定発振器を示し、この
固定発振器１７の出力信号をゲート回路を構成するアン
ド回路１８の一方の入力側に接続し、このアンド回路１
８の出力信号を前述書き込み計数器８と略同様に構成さ
れた読み出し計数器１９の入力端子に供給すると共に書
き込み順序記憶回路１２の出力信号をこの読み出し計数
器１９に供給し、この順序記憶回路１２の出力信号によ
りこの読み出し計数器１９を６８２進とするか６８３進
とするかを決定する。

この読み出し計数器１９の系は第２図に於ける書き込み
計数器８の系のフリップフロップ回路８ｊを順序記憶回
路１２としたものと同様の構成である。

又読み出し計数器１９及び順序記憶回路１２の夫々の出
力信号を順序判別回路２０に供給する。

この順序判別回路２０は例えば第３図に示す如く構成す
る。

即ちこの第３図に於いて、２０ａは順序記憶回路１２よ
りの信号が供給される順序信号入力端子、２０ｂは読み
出し計数器１９よりの信号が供給される読み出し計数器
出力信号入力端子を示し、この入力端子２０ｂに供給さ
れる信号をＪ−にフリップフロップ回路２０ｃのトリガ
端子Ｔに供給すると共にアンド回路２０ｄ及び２０ｅの
夫々の入力側に供給する。

又順序信号入力端子２０ａに供給される信号をＪ−にフ
リップフロップ回路２０ｃのＪ端子に供給すると共にこ
の信号をインバータ回路２０ｆを介してこのＪ−にフリ
ップフロップ回路２０ｃのに端子に供給する。

又この入力端子２０ａに供給される信号をエクスクルー
ジイブオア回路２０ｇの一方の入力側に供給すると共に
このＪ−にフリップフロップ回路２０ｃの出力端子Ｑに
得られる信号をこのエクスクルージイブオア回路２０ｇ
の他方の入力側に供給し、このエクスクルージイブオア
回路２０ｇの出力側に得られる信号をインバータ回路２
０ｈを介してアンド回路２０ｄ及び２０ｅの夫々の入力
側に供給し、又Ｊ−にフリップフロップ回路２０ｃの出
力端子Ｑに得られる信号をアンド回路２０ｄの入力側に
供給すると共にこの出力端子Ｑに得られる信号をインバ
ータ回路２０ｉを介してアンド回路２０ｅの入力側に供
給する。

又アンド回路２０ｄの出力信号を読み出しクロックパル
ス信号Ｐ３の１周期ＩＴの時定数を有する単安定マルチ
バイブレータ２０ｊの入力端子に供給し、この単安定マ
ルチバイブレータ２０ｊの出力端子をオア回路２０にの
入力側に接続し、又アンド回路２０ｅの出力信号を読み
出しクロックパルス信号Ｐ８の２周期２Ｔの時定数を有
する単安定マルチバイブレータ２０ｔの入力端子に供給
し、この単安定マルチバイブレータ２０ｔの出力端子を
オア回路２０にの入力側に接続し、このオア回路２０に
の出力側より出力端子２０ｍを導出する。

この第３図に於いては入力端子２０ｂには読み出し計数
器１９より第４図Ａに示す如き読み出しクロックパルス
信号Ｐ のクロックパルスを６８２個及び６８３個を繰
り返し計数する毎にパルスの存する第４図Ｈに示す如き
信号が供給される。

この場合６８３個のクロックパルスを計数する期間を奇
数水平期間とし、６８２個のクロックパルスを計数する
期間を偶数水平期間とする。

このとき入力端子２０ａに供給される信号が第４図Ｃに
示す如く奇数水平期間信号及び偶数水平期間信号が正規
に繰り返すものであるときはアンド回路２０ｄ及び２０
ｅの夫夫の出力側には例等信号は現われず出力端子２０
ｍには何等信号が得られない。

この第４図Ｃ１Ｄ及びＥに於いてノ・イレベルは奇数水
平期間信号、ローレベルは偶数水平期間信号を示す。

又ドロップアウト補償等に依り偶数水平期間信号を連続
する様にしたときは入力端子２０ａに第４図りに示す如
きローレベルが連続した信号が供給され、このときはア
ンド回路２０ｅの出力側に第４図Ｈに示す如きトリガパ
ルスが得られ、これにより単安定マルチバイブレータ２
０ｔをトリガし、この単安定マルチバイブレータ２０．
／、の出力側即ち出力端子２０ｍに第４図Ｈに示す如き
読み出しクロックパルス信号Ｐ３の２周期２Ｔの矩形波
信号が得られ、又奇数水平期間信号を連続する様にした
ときは入力端子２０ａに第４図Ｈに示す如きノ・イレベ
ルが連続した信号が供給され、このときはアンド回路２
０ｄの出力側に第４図Ｇ−に示す如きトリガパルスが得
られ、これによシ単安定マルチバイブレータ２０ｊをト
リガし、この単安定マルチバイブレータ２０ｊの出力側
即ち出力端子２０ｍに第４図Ｉに示す如き読み出しクロ
ックパルス信号Ｐ３の１周期ＩＴの矩形波信号が得られ
る。

この順序判別回路２０の出力信号をインバータ回路２１
を介してアンド回路１８の他方の入力側に供給する。

従ってこのアンド回路１８の出力側には偶数水平期間信
号が連続したときは第４図Ｊに示す如く第４図Ｈに示す
如きゲート信号により第４図Ａに示す如きクロックパル
ス信号Ｐ３ より２個のクロックパルスを除去したクロ
ックパルス信号が得られ、又奇数水平期間信号が連続し
たときは第４図Ｈに示す如く第４図Ｉに示す如きゲート
信号により第４図Ａに示す如きクロックパルス信号Ｐ３
より１個のクロックパルスを除去したクロックパルス
信号が得られる。

このアンド回路１８の出力信号を読み出し計数器１９の
系の出力側に設けられたアンド回路２２の一方の入力側
に供給する。

従ってアンド回路２２の出力側にはアンド回路１８より
のクロック信号の読み出し計数器１９が６８３進となっ
たときの６８３番目のクロックパルスを除去したクロッ
ク信号Ｐ４が得られる。

１９ｉはインバータ回路８１に対応するインバータ回路
である。

このアンド回路２２の出力端子を３段の切替器２３の可
動接点２３ａに接続し、この切替器２３の３つの固定接
点２３ｂ、２３ｃ及び２３ｄを夫々シフトレジスタ７ａ
、７ｂ及び７Ｃの夫々のクロック信号入力端子に接続す
る。

又読み出し計数器１９の出力信号をシフトレジスタ切替
制御回路１１に供給し、このシフトレジスタ切替制御回
路１１により切替器１３．１６存び２３の可動接点１３
ａ。

１６ａ及び２３ａがこの読み出し計数器１９が６８１か
ら次の状態（６８２又はＯ）へ移るときに切り替る如く
する。

１１ｂはこの読み出しシフトレジスタ切替制御信号を得
る出力端子である。

この場合可動接点１３ａ、１６ａ及び２３ａは固定接点
１３ｂ、１６ｂ及び２３ｂ→１３ｃ、１６ｃ及び２３ｃ
→１３ｄ、１６ｄ及び２３ｄ−）１３ｂ１６ｂ及び２３
ｂ→・・・・・・の如く順次切り替る如くなす。

即ちシフトレジスタ７ａ→７ｂ→７ｃ→７ａ→７ｂ→・
・・・・・の順序で順次読み出されるもの゛である。

この読み出しシフトレジスタ切替制御信号出力端子１１
ｂを順序記憶回路１２に接続し、この読み出しシフトレ
ジスタ切替制御信号に依り記憶順序を読み出す如くなす
。

又この順序記憶回路１２に於いて、切替器１３，１６及
び２３の可動接点１３ａ、１６ａ及び２３ａは入力端子
１に供給される映像信号に時間軸誤差がないときに切替
器６及び１０の可動接点６ａ及び１０ａより１．５水平
期間遅れて切り替る如くなす。

又、ドロップアウト検出回路４の出力信号をこのシフト
レジスタ切替制御回路１１に供給し、このドロップアウ
ト検出回路４の出力に信号があるときは１時例えば１水
平期間シフトレジスタの切替を停止する如くする。

又本例では切替器１３の可動接点１３ａに得られる信号
をこの切替器１３と同様に切替わる切替器１６を介して
読み出しているシフトレジスタと同じシフトレジスタの
入力側に供給しているのでこのシフトレジスタの記憶内
容が循環して記憶される。

以下第１図の動作につき説明するに、通常時は以下の如
く動作する、例えばビデオテープレコーダよりのカラー
映像信号を入力端子１に供給し、この映像信号の時間軸
変動に追従したクロック信号Ｐユをクロック信号発生回
路３より発生し、このクロック信号Ｐ８により映像信号
を標本化し、これをＡ−Ｄ変換器５によりディジタル信
号に変換して、切替器６の可動接点６ａに供給し、この
ディジタル信号に変換された映像信号を時間軸変動に追
従したクロック信号Ｐ１ より得たクロック信号Ｐ２
により順次シフトレジスタ７ａ＊ ７ｂｅ７ｃに書き込
む。

この場合書き込みクロック信号Ｐ２は書き込み計数器８
が６８３進のときの６８３番目のクロックパルスが存在
しないので、このときの６８３番目の情報は書き込まれ
ない。

即ち６８２ワードのシフトレジスタ７ａｔ ｙｂ。

７ｃに書き込むことができる。

又クロック信号Ｐ２と水平同期信号とが２水平期間毎に
同期する。

又この映像信号の書き込まれたシフトレジスタを読み出
すのに固定発振器１７よりの正規の時間間隔を有するク
ロック信号Ｐ３ より得たクロック信号を使用して順次
読み出し、これをＤ−Ａ変換器１４を介して映像信号を
得ているので出力端子１５に時間軸誤差の補正された映
像信号を得ることができる。

この場合読み出しクロック信号は読：み出し計数器１９
が６８３進のときの６８３番目のクロックパルスが存在
しないので、このときの６８３番目の読み出し情報は６
８２番目の情報と同じものとなるので、情報内容に大差
なく問題とならない。

この場合の連続する奇数水平期間信号の水平同期信号及
びバースト信号ＳＢＩ、偶数水平期間信号の水平同期信
号及びバースト信号ＳＢ２、奇数水平期間信号の水平同
期信号及びバースト信号ｓＢ□と読み出しクロックパル
ス信号Ｐ４との位相関係は第５図Ａ、Ｂ、Ｃに示す如く
正規のものであるので良好なカラー画像を得ることがで
きる。

次にドロップアウト検出回路４でドロップアウトを検出
したときはシフトレジスタ切替制御回路１１に依り切替
器６，１０，１３，１６及び２３の可動接点６ａ、１０
ａ＝ １３ａ、１６ａ及び２３ａの次の切替を停止する
。

従って読み出し側に於いては同じシフトレジスタから続
けて読み出され、又書き込み側では同じシフトレジスタ
に続けて書き込まれる（その結果前の水平期間信号即ち
ドロップアウトを含む水平期間信号の内容は消える。

）。従ってドロップアウトが補償される。又このときは
順序記憶回路１２に連続して同じ読み出しシフトレジス
タ切替制御信号が供給されるので、この順序記憶回路１
２の出力信号は第４図り又はＥに示す如く同じ信号が２
水平期間連続する。

一般に偶数水平期間信号が連続したときの連続する３個
の水平期間信号の水平同期信号及びバースト信号とクロ
ックパルス信号との位相関係は第６図ＡｅＢ及びＣに示
す如くなり、又奇数水平期間信号が連続したときの連続
する３個の水平期間信号の水平同期信号及びバースト信
号とクロックパルス信号との位相関係は第７図Ａ、Ｂ及
びＣに示す如く彦り、斯る第６図及び第７図に示す如き
バースト信号とクロックパルス信号との位相関係では局
部副搬送波信号の位相が乱れ再生カラー画像が全く違っ
た色になったり色が出なくなったりする。

然しなから本発明に於いては偶数水平期間信号が連続し
たときは読み出しクロックパルス信号は第４図Ｊに示す
如く２個のクロックパルスが除去されたものとなるので
、第１番目の偶数水平期間信号の水平同期信号及びバー
スト信号ＳＢ２ とクロックパルス信号Ｐ４ との位
相関係が第８図Ａに示す如くであったとき第２番目の偶
数水平期間信号の水平同期信号及びバースト信号ＳＢ２
０位相は第８図Ｂに示す如く第６図Ｂに示す如き位相関
係より２クロックパルス期間２Ｔ遅延した位相関係とな
る。

この場合クロックパルス信号の周期Ｔはバースト信号の
周期の糧であり、又第６図に於いて第２番目のバースト
信号は第１番目のバースト信号より−）Ｔ進んだ関係に
あるので第８図に於いて第２番目のバースト信号は第１
番目のパースト信号に対し２Ｔ−＋Ｔ＝−Ｔ遅れた関係
となり、これはバースト信号の周期の壺遅れた関係とな
り第１番目のバースト信号と第２番目のバースト信号と
は１８０度位相が異なることとなる。

又その後のバースト信号の位相関係は第８図Ｃに示す如
く順次１８０度位相が異なった関係を保持する。

又奇数水平期間信号が連続したときは読み出し久ロック
パルス信号は第４図Ｋに示す如く１個のクロックパルス
が除去されたものとなるので第１番目の奇数水平期間信
号の水平同期信号及びバースト信号ＳＢＩ とクロッ
クパルス信号Ｐ４とノ位相関係が第９図Ａに示す如くで
あったとき第２番目の奇数水平期間信号の水平同期信号
及びバースト信号Ｓｌｈ の位相は第９図Ｂに示す如
く第７図Ｂに示す如き位相関係より１クロックパルス期
間１１Ｔ遅延した位相関係となる。

この場合第７図に於いては第２番目のバースト信号は第
１番目のバースト信号よシ＋Ｔ遅れた関係にあるので第
９図に於いて第２番目のバースト信号は第１番目のバな
り、これはバースト信号の周期の壺遅れた関係となり、
第１番目のバースト信号と第２番目のバースト信号とは
１８０度位相が異なることとなる。

又その後のバースト信号の位相関係は第９図Ｃに示す如
く順次１８０度位相が異なった関係を保持する。

従って本発明に依ればドロップアウトを補償し、奇数水
平期間信号又は偶数水平期間信号が連続したときにも色
信号を復調する局部副搬送波信号の位相が乱れることが
なく良好なカラー画像を再生することができる。

伺上述実施例に於いてはドロップアウトを補償する例に
つき述べたが多量のジッターが存するときに映像信号を
入れ替えたりしたときに於いても本発明を使用できるこ
とは勿論である。

又上述実施例に於いては映像信号をデジタル信号に変換
してシフトレジスタを使用する様にしたが、この代りに
ＣＣＤ、ＢＢＤ等の電荷転送装置の如きメモリーが使用
できることは容易に理解できよう。

又本発明は上述時間軸補正装置に限ることなくその他の
ものにも使用できる。

又本発明は上述実施例に限らず本発明の要旨を逸脱する
ことなくその他種々の構成が取り得る。

【図面の簡単な説明】

第１図は本発明カラー映像信号処理装置の一実施例を示
す構成図、第２図及び第３図は本発明の要部を示す構成
図、第４図、第５図、第６図、第７図、第８図及び第９
図は本発明の説明に供する線図である。 １はカラー映像信号入力端子、３はクロック信号発生回
路、４はドロップアウト検出回路、５はＡ−Ｄ変換器、
６，１０，１３，１６及び１９は夫々切替器、７ａｓ
ｙｂ及び７ｃは夫々シフトレジスタ、８は書き込み計数
器、１１はシフトレジスタ切替制御回路、１２は順序記
憶回路、１４はＤ−Ａ変換器、１５は出力端子、１７は
固定発振器、１９は読み出し計数器、２０は順序検出回
路である。

Claims (1)

【特許請求の範囲】
1. １ カラー映像信号をＡ−Ｄ変換し、とのカラー映像信
   号の同期信号に同期したクロック信号に基づいて上記Ａ
   −Ｄ変換されたカラー映像信号をメモリに書き込み、こ
   のメモリから基準クロック信号に基づいて上記書き込ま
   れたカラー映像信号を読み出すようにしたカラー映像信
   号処理装置において、上記メモリから同一水平区間信号
   を連続して読み出すとき、上記基準クロック信号を上記
   カラー映像信号のバースト信号の半周期に相当する期間
   停止せしめるよう女制御信号を発生する回路と、この制
   御信号により上記メモリへの上記基準クロック信号の供
   給を停止するようになす制御回路とを有し、上記連続し
   て読み出された同一水平区間のカラー映像信号のバース
   ト信号の位相を反転するようにしたことを特徴とするカ
   ラー映像信号処理装置。