JPS5816351A - プライオリテイ選択装置 - Google Patents
プライオリテイ選択装置Info
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- JPS5816351A JPS5816351A JP57116093A JP11609382A JPS5816351A JP S5816351 A JPS5816351 A JP S5816351A JP 57116093 A JP57116093 A JP 57116093A JP 11609382 A JP11609382 A JP 11609382A JP S5816351 A JPS5816351 A JP S5816351A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特許請求の範囲第１項の前文に記載のプライオ
リティ選択装置に関する。
リティ選択装置に関する。
オペレーション・リクエストを１つの中央制御部に向け
て発し得る複数個の要素、たとえば１つの中央メモリに
アクセスする複数個のプロセッサを有するデータ処理装
置では、複数個の要素からのリクエストが同時に到来ま
たは存在する際に１つのリクエストのみを選択する必要
がある。この選択はプライオリティ選択装置で、リクエ
ストをする要素から発せられるリクエスト信号のプライ
オリティに従って行なわれる。
て発し得る複数個の要素、たとえば１つの中央メモリに
アクセスする複数個のプロセッサを有するデータ処理装
置では、複数個の要素からのリクエストが同時に到来ま
たは存在する際に１つのリクエストのみを選択する必要
がある。この選択はプライオリティ選択装置で、リクエ
ストをする要素から発せられるリクエスト信号のプライ
オリティに従って行なわれる。
市販品のプライオリティ回路（たとえばＦａｉｒ−ｃｈ
ｉｌ＋１１００１６５ ）では、リクエストをするプロ
セッサとプライオリティ回路の個々のリクエスト信号入
力端との対応付けによりプライオリティが固定的に予め
定められている。しかし、このようなプライオリティ割
当ては、高いほうのプライオリティを有ししかも高い頻
度でリクエストをするプロセッサが長時間にわたり中央
制御部たとえばメモリへの他のプロセッサのアクセスを
不可能にするという欠点を有する。
ｉｌ＋１１００１６５ ）では、リクエストをするプロ
セッサとプライオリティ回路の個々のリクエスト信号入
力端との対応付けによりプライオリティが固定的に予め
定められている。しかし、このようなプライオリティ割
当ては、高いほうのプライオリティを有ししかも高い頻
度でリクエストをするプロセッサが長時間にわたり中央
制御部たとえばメモリへの他のプロセッサのアクセスを
不可能にするという欠点を有する。
Ｓｉｅｍｅｎｓ社の印刷物’ＳＡＢ ８０８６フアミ
リのユーザマニュアル” １９７９年１０月、特にＡ１
１１ないしＡ１３０頁により、プライオリティ選択の問
題を解決するためマルチプロセッサシステムの各プロセ
ッサにいわゆるノくス轡アービタ（Ｂｕｓ −Ａｒｂｉ
ｔｅｒ ）を付属させた装置は公卸でめる。バス・アー
ビタ相互間の（場合によっては別の構成部品をも用いた
）接続により、固定的なブライオリティ害１（当てとな
らんでプライオリティの連続的な交換をも行ない、それ
により前記の問題を同避することができる。しかし、公
知の装置は特（／（ＩＪクエストの到来に関して同期作
動が行なわれることを前提としている。
リのユーザマニュアル” １９７９年１０月、特にＡ１
１１ないしＡ１３０頁により、プライオリティ選択の問
題を解決するためマルチプロセッサシステムの各プロセ
ッサにいわゆるノくス轡アービタ（Ｂｕｓ −Ａｒｂｉ
ｔｅｒ ）を付属させた装置は公卸でめる。バス・アー
ビタ相互間の（場合によっては別の構成部品をも用いた
）接続により、固定的なブライオリティ害１（当てとな
らんでプライオリティの連続的な交換をも行ない、それ
により前記の問題を同避することができる。しかし、公
知の装置は特（／（ＩＪクエストの到来に関して同期作
動が行なわれることを前提としている。
本発明の目的は、リクエストにより行なわれるオペレー
／ヨ／のブライオリティＩ買位の変更をわずかな回路費
用で可能とし、しかもオペレーション・リクエストまた
はリクエスト信号の人力が１つのタイムパターンに結び
付けられていないプライオリティ選択装置ｂ−を提供す
ることである。この目的は、本発明によれば、特許請求
の範囲第１項に記載のプライオリティ選択装置により達
成されるー 特許請求の範囲第２項に記載の本発明の実施態様によれ
ば、リクエスト信号と共に特定の前提条件下にロック１
百号全送り出すプロセッサにロック信号の継続中は最高
のプライオリティを与えることができる。
／ヨ／のブライオリティＩ買位の変更をわずかな回路費
用で可能とし、しかもオペレーション・リクエストまた
はリクエスト信号の人力が１つのタイムパターンに結び
付けられていないプライオリティ選択装置ｂ−を提供す
ることである。この目的は、本発明によれば、特許請求
の範囲第１項に記載のプライオリティ選択装置により達
成されるー 特許請求の範囲第２項に記載の本発明の実施態様によれ
ば、リクエスト信号と共に特定の前提条件下にロック１
百号全送り出すプロセッサにロック信号の継続中は最高
のプライオリティを与えることができる。
以下、図面に示きれている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図の実施例は、オペレーション拳リクエストを中央
制御部に向けて発し得る・４つのプロセッサが存在する
ことを前提としている。各プロセッサＰＯないしＰ３は
中央匍］餉゛部たとえば中央メモリにアクセスする意図
をリクエスト信号ＲＥＱＰＩＪないしＲＫＱＰ３てより
知らせる。
制御部に向けて発し得る・４つのプロセッサが存在する
ことを前提としている。各プロセッサＰＯないしＰ３は
中央匍］餉゛部たとえば中央メモリにアクセスする意図
をリクエスト信号ＲＥＱＰＩＪないしＲＫＱＰ３てより
知らせる。
上記の前提によりブライオリティ回路ＰＲＩＯＲはリク
エスト信号に対する４つの入力端ＥＯないしＥ３と２つ
の出力端ＡＩおよびＡ２とを有する。
エスト信号に対する４つの入力端ＥＯないしＥ３と２つ
の出力端ＡＩおよびＡ２とを有する。
第１のパルスＰＵＬＳ１が立上がると、ブライオリティ
回路の入力端はロックされ、またこの時点で相対的に最
も高いプライオリティを有する入力端に与えられている
リクエスト信号が選択される。
回路の入力端はロックされ、またこの時点で相対的に最
も高いプライオリティを有する入力端に与えられている
リクエスト信号が選択される。
このことは、ただ１つのリクエスト信号が存在する場合
にもあてはまる。絶対的に見几ば、入力端ＥＯに最高の
プライオリティが割当てられており、入力端Ｅ３には最
低のプライオリティが割当てられている。
にもあてはまる。絶対的に見几ば、入力端ＥＯに最高の
プライオリティが割当てられており、入力端Ｅ３には最
低のプライオリティが割当てられている。
ブライオリティ回路ＰＲＩＯＲめ出力端ＡＩおよびＡ２
に生ずる信号は、選択されたリクエスト信号が与えられ
ている入力端の番号を２進コードの形態で示す。
に生ずる信号は、選択されたリクエスト信号が与えられ
ている入力端の番号を２進コードの形態で示す。
第１図かられかるように、（図示されていない）プロセ
ッサから発せられたリクエスト信号ＲＫＱＰＯないｊ、
ＲＥＱ、ＰＩは直接にブライオリティ回路ＰＲＩＯＨの
入力端ＥＯない：、 Ｅ ３に与えられるのではな（，
４つの並列制御されるマルチプレクサＭ Ｕ Ｘ Ｏな
いしＭＵＸ３を介してそたぞれ変更された順序で与えら
れる。マルチプレクサＭＵＸ ＯないしＭＵＸ ３の制
御は２ステノア°の２進カウンタＰＲＣ！０ＵＮＴのス
テップ出力端における信号により並列に行なわれる。す
なわちマルチプレクサＭＵＸＯないしＭＵｘｓのすべて
の第１．第２、第３または第４入力端が同時にマルチプ
レクサ 。
ッサから発せられたリクエスト信号ＲＫＱＰＯないｊ、
ＲＥＱ、ＰＩは直接にブライオリティ回路ＰＲＩＯＨの
入力端ＥＯない：、 Ｅ ３に与えられるのではな（，
４つの並列制御されるマルチプレクサＭ Ｕ Ｘ Ｏな
いしＭＵＸ３を介してそたぞれ変更された順序で与えら
れる。マルチプレクサＭＵＸ ＯないしＭＵＸ ３の制
御は２ステノア°の２進カウンタＰＲＣ！０ＵＮＴのス
テップ出力端における信号により並列に行なわれる。す
なわちマルチプレクサＭＵＸＯないしＭＵｘｓのすべて
の第１．第２、第３または第４入力端が同時にマルチプ
レクサ 。
ＭＵＸＯないしＭＵＸ３の出力端に、従ってまたプライ
オリティ回路ＰＲ工ＯＲの入力端ＥＯないしＥ３に接続
される。リクエスト信号ＲＥＱＰＱないしＲＥＱＰ３と
それらを与えられる第１ないし第４入力端との対応関係
がマルチプレクサごとに異なるので、２進カウンタＰＲ
ＣＯＵＮＴＬ７）そのつどの状態に関係してリクエスト
信号に１ライオリテイを割当てることができる。このｂ
＝が十表に一覧表で示されている。この表の考察にあた
り留意すべきこととして、ブライオリティ回路ＰＲＩＯ
Ｒはリクエスト信号を与えられている入力端のみの間で
プライオリティを選択する。前記のように、入力端ＥＯ
が最高のプライオリティを有する。
オリティ回路ＰＲ工ＯＲの入力端ＥＯないしＥ３に接続
される。リクエスト信号ＲＥＱＰＱないしＲＥＱＰ３と
それらを与えられる第１ないし第４入力端との対応関係
がマルチプレクサごとに異なるので、２進カウンタＰＲ
ＣＯＵＮＴＬ７）そのつどの状態に関係してリクエスト
信号に１ライオリテイを割当てることができる。このｂ
＝が十表に一覧表で示されている。この表の考察にあた
り留意すべきこととして、ブライオリティ回路ＰＲＩＯ
Ｒはリクエスト信号を与えられている入力端のみの間で
プライオリティを選択する。前記のように、入力端ＥＯ
が最高のプライオリティを有する。
ＲＰＣＯＵＮＴ リクエスト信号の番号 ＰＲ工Ｏ
Ｒ０００ＥＯ Ｉ Ｅｌ ２ 、 Ｅ２ ３ Ｅ３ ０ １ ０ Ｅｌｉ
Ｅｕ ２ 、 Ｅ３ ３ Ｋ２ １ ０ ０ Ｅ２１
１３ ２ Ｅｏ ８ Ｅｌ １ １ ’ ＯＥ３ １ Ｅ２ ２ Ｅｌ ３ ＥＯ プライオリティ選択の結果としては選択されたリクエス
ト信号または選択ぜれたグロセノサの番号のみが必要と
されるが、プライオリティ回路ＰＲ工ＯＲは選択された
リクエスト信号が与えられている入力端ＥＯないしＥ３
の番号のみを示し、また被選択リクエスト信号の番号と
プライオリティ回路入力端の番号との間の固定的な対応
関係はもはや存在しないので、２進カウンタＰＲＣＯＵ
ＮＴの状態に関係する補正が行なわｎなければならない
。この目的で、プライオリティ割轟てを司どる２進カウ
ンタＰＲＣＯＵＮＴのカウンタ状）ＪＺＩ。
Ｒ０００ＥＯ Ｉ Ｅｌ ２ 、 Ｅ２ ３ Ｅ３ ０ １ ０ Ｅｌｉ
Ｅｕ ２ 、 Ｅ３ ３ Ｋ２ １ ０ ０ Ｅ２１
１３ ２ Ｅｏ ８ Ｅｌ １ １ ’ ＯＥ３ １ Ｅ２ ２ Ｅｌ ３ ＥＯ プライオリティ選択の結果としては選択されたリクエス
ト信号または選択ぜれたグロセノサの番号のみが必要と
されるが、プライオリティ回路ＰＲ工ＯＲは選択された
リクエスト信号が与えられている入力端ＥＯないしＥ３
の番号のみを示し、また被選択リクエスト信号の番号と
プライオリティ回路入力端の番号との間の固定的な対応
関係はもはや存在しないので、２進カウンタＰＲＣＯＵ
ＮＴの状態に関係する補正が行なわｎなければならない
。この目的で、プライオリティ割轟てを司どる２進カウ
ンタＰＲＣＯＵＮＴのカウンタ状）ＪＺＩ。
Ｚ２がパルスＰＵＬＳＩの立上がりによるプライオリテ
ィ回路ＰＲＩＯＨのアクティブ化と同時に、出力端で２
つの排他的オア回路ＥＸＧＲＩおよびＥＸＯＲ２の第１
つ入力端と接続されているレジスタＰＲＣＲＥＧに一転
送される。排他的オア回路ＥＸＯＲＩおよびＥＸＯＲ２
の第２の入力端はプライオリティ回路ＰＲＩＯＨの出力
端Ａｌ、Ａ２に接続されている。排他的オア回路ＥＸＯ
Ｒ１およびＥＸＯＲ２の出力端には、被選択リクエスト
信号の番号を２進コードの形態で示す信号ＰＮｒ１およ
びＰＮｒ２が現われる。
ィ回路ＰＲＩＯＨのアクティブ化と同時に、出力端で２
つの排他的オア回路ＥＸＧＲＩおよびＥＸＯＲ２の第１
つ入力端と接続されているレジスタＰＲＣＲＥＧに一転
送される。排他的オア回路ＥＸＯＲＩおよびＥＸＯＲ２
の第２の入力端はプライオリティ回路ＰＲＩＯＨの出力
端Ａｌ、Ａ２に接続されている。排他的オア回路ＥＸＯ
Ｒ１およびＥＸＯＲ２の出力端には、被選択リクエスト
信号の番号を２進コードの形態で示す信号ＰＮｒ１およ
びＰＮｒ２が現われる。
新たなプライオリティ決定に備えるため２進カウンタＰ
ＲＣＯＵＮＴは第２のパルスＰＵＬＳ２によシ１カウン
トステップだけ進められる。第２のパルスＰＵＬＳ２は
、それ以前のカウンタ状態がレジスタＰＲＣＲＥＧに転
送された直後に発せられてもよいし、プライオリティ回
路ＰＲＩＯＲがアクティブ化されてその入力端が信号状
態の変化に対してロック芒れた後に発せられてもよい。
ＲＣＯＵＮＴは第２のパルスＰＵＬＳ２によシ１カウン
トステップだけ進められる。第２のパルスＰＵＬＳ２は
、それ以前のカウンタ状態がレジスタＰＲＣＲＥＧに転
送された直後に発せられてもよいし、プライオリティ回
路ＰＲＩＯＲがアクティブ化されてその入力端が信号状
態の変化に対してロック芒れた後に発せられてもよい。
後で説明する理由から、排他的オア回路ＥＸ’０Ｆｔ１
およびＥＸＯＲ２の出力端におけるプライオリティ決定
が回路内特にプライオリティ回路ＰＲＩＯＲ内の信号伝
搬時間および整定過程を考慮に入れて有効と認められる
まで（たとえば２０ｎｓ）第２のパルスＰＵＩ、Ｓ ２
を第１のパルスＰＵＬＳ ｌに対して遅延させること
は目的にかなっている。
およびＥＸＯＲ２の出力端におけるプライオリティ決定
が回路内特にプライオリティ回路ＰＲＩＯＲ内の信号伝
搬時間および整定過程を考慮に入れて有効と認められる
まで（たとえば２０ｎｓ）第２のパルスＰＵＩ、Ｓ ２
を第１のパルスＰＵＬＳ ｌに対して遅延させること
は目的にかなっている。
第２図には種々の信号の発生時点の関係が示されている
。最初は有効なリクエスト信号が存在せず、時点ｔｏで
初めて少なくとも１つのリクエスト信号が到来するもの
と仮定する。リクエスト信号の到来により、図示されて
いないパルス発生器から時点ｔ１に第１のパルスＰＵＬ
ＳＩが発せられる。第１のパルスＰＵＬＳＩは、被選択
リクエストによシ開始されたオペレーションが完了する
まで、または少なくとも次回のプライオリティ決定によ
りもはや乱されることのない段階に進行するまで継続す
る。ＰＵＬＳＩの継続中は、すなわち時点ｔ４まで、プ
ライオリティ回路ＰＲＩ○Ｒの入力端ＥＯないしＥ３は
ロックされている。
。最初は有効なリクエスト信号が存在せず、時点ｔｏで
初めて少なくとも１つのリクエスト信号が到来するもの
と仮定する。リクエスト信号の到来により、図示されて
いないパルス発生器から時点ｔ１に第１のパルスＰＵＬ
ＳＩが発せられる。第１のパルスＰＵＬＳＩは、被選択
リクエストによシ開始されたオペレーションが完了する
まで、または少なくとも次回のプライオリティ決定によ
りもはや乱されることのない段階に進行するまで継続す
る。ＰＵＬＳＩの継続中は、すなわち時点ｔ４まで、プ
ライオリティ回路ＰＲＩ○Ｒの入力端ＥＯないしＥ３は
ロックされている。
時点ｔ２で発せられる第２のノζルスＰＵＬＳ２は、２
進カウンタＰＲＣＯＵＮＴを進めるだめのクロンクパル
スとして用いられるだけであるから、第１のパルスＰＵ
ＬＳＩにくらべてはるかに短かくでよい。時点ｔ３で同
じく短時間光せられる第３のパルスＰＵＬＳ３は、これ
までに説明したプライオリティ選択装置には用いられな
いので、さしあたっては考察の対象としなくてよい。
進カウンタＰＲＣＯＵＮＴを進めるだめのクロンクパル
スとして用いられるだけであるから、第１のパルスＰＵ
ＬＳＩにくらべてはるかに短かくでよい。時点ｔ３で同
じく短時間光せられる第３のパルスＰＵＬＳ３は、これ
までに説明したプライオリティ選択装置には用いられな
いので、さしあたっては考察の対象としなくてよい。
先行のリクエスト信号により発せられた第１のパルスＰ
ＵＬＳＩの終了後に初めて新しいリクエストが到来する
と、新しいリクエストを案内するリクエスト信号が前記
と同様にしてパルス発生器に第１のパルスＰＵＴＪＳ１
ｔｌ−発せしめる。しかし、一般に、既にこの時点より
も前に別のリクエストが存在している。この場合、後続
の選択サイクルからの第１のパルスＰＵＬＳＩは所定の
規範に従って終了され、第１．第２および第３のパルス
ＰＵＬＳＩないしＰＵＬ８Ｂの発生用のパルス発生器は
特定の待ち時間の後に改めて始動される。
ＵＬＳＩの終了後に初めて新しいリクエストが到来する
と、新しいリクエストを案内するリクエスト信号が前記
と同様にしてパルス発生器に第１のパルスＰＵＴＪＳ１
ｔｌ−発せしめる。しかし、一般に、既にこの時点より
も前に別のリクエストが存在している。この場合、後続
の選択サイクルからの第１のパルスＰＵＬＳＩは所定の
規範に従って終了され、第１．第２および第３のパルス
ＰＵＬＳＩないしＰＵＬ８Ｂの発生用のパルス発生器は
特定の待ち時間の後に改めて始動される。
ある状態下のプロセッサにとっては、そのリクエストの
すべてにある時間中は最高のプライオリティを割１当て
られることが非常に重要である。そのような状態の例と
しては、前置されているデータバッファが満杯になシ、
可及的速かに空にされなければならない状態があげられ
る。しかし、このような好ましいブ２イオリテイ割当て
は、邑該のプロセッサがそのリクエストの特別な緊急性
を追加的な案内信号により知らせ得る場合に限って可能
である。以下では、関与するすべてのプロセッサがその
ような状態にあると仮定する。このような例外的な状態
は稀にしか生じないけれども皆無とはいえない。
すべてにある時間中は最高のプライオリティを割１当て
られることが非常に重要である。そのような状態の例と
しては、前置されているデータバッファが満杯になシ、
可及的速かに空にされなければならない状態があげられ
る。しかし、このような好ましいブ２イオリテイ割当て
は、邑該のプロセッサがそのリクエストの特別な緊急性
を追加的な案内信号により知らせ得る場合に限って可能
である。以下では、関与するすべてのプロセッサがその
ような状態にあると仮定する。このような例外的な状態
は稀にしか生じないけれども皆無とはいえない。
第３図に（ｄｌ リクエストの緊急性を示す１０ツク
信号１により案内きれるリクエストにこの１０ツク信号
１の継続中は最高のプライオリティを割当て得るように
第１図のプライオリティ選択装置を拡張した装置が示さ
れている。しかし、最高のプライオリティの割当ては、
当該のリクエストがダイナミックなプライオリティ変更
を考慮に入れていずれにせよ受入れられる場合に初めて
行なわれる。
信号１により案内きれるリクエストにこの１０ツク信号
１の継続中は最高のプライオリティを割当て得るように
第１図のプライオリティ選択装置を拡張した装置が示さ
れている。しかし、最高のプライオリティの割当ては、
当該のリクエストがダイナミックなプライオリティ変更
を考慮に入れていずれにせよ受入れられる場合に初めて
行なわれる。
最後に選択されたリクエストの番号を示す信号ＰＮｒ
１およびＰＮｙＱが現われる２つの排他的オア回路ＥＸ
ＯＦ＋ １およびＥＸＯＲ２（第１図）の出力端が２進
カウンタＰＲＣＯＵＮＴのプリセット用の入力端、もう
１つのマルチプレクサＭＵＸ ４ノ制御入力端、コンパ
レータＡＬＵの入力端ｘ１゜ｘ２およびレジスタＲＥＧ
ＰＮｒのデータ入力端と接続されている。
１およびＰＮｙＱが現われる２つの排他的オア回路ＥＸ
ＯＦ＋ １およびＥＸＯＲ２（第１図）の出力端が２進
カウンタＰＲＣＯＵＮＴのプリセット用の入力端、もう
１つのマルチプレクサＭＵＸ ４ノ制御入力端、コンパ
レータＡＬＵの入力端ｘ１゜ｘ２およびレジスタＲＥＧ
ＰＮｒのデータ入力端と接続されている。
いま、まさに選択されたリクエストＲＥＱＰｘが２進値
ＷＯＷを有するロック信号ＬＯＣＫＰｘによシ案内され
ていると仮定する。ロック信号ＬＯＣＫＰｘ はマルチ
プレクサＭ Ｕ Ｘ ４ ′ｖ入力端の１つに与えられ
、当該のリクエスト番号を示す信号により制御されて制
御信号ＬＯＯＫとしてマルチプレクサＭＵＸ４の出力端
に通され、そこから２進カウンタＰ ＲＣＯＵ Ｎ Ｔ
の機能制御用の制御入力端Ｍおよびフリップ７０ツプエ
ＮＨＦ？のデータ入力端に与えられる。フリップフロッ
プＩＮＨＦＦの反転出力端Ｑ、から最初のうちは２進値
ＩＩｍの信号がアンド回路Ｕ１の一方の入力端に与えら
れているので、その他方の入力端に到来する第２のパル
スＰＵＬＳ２はアンド回路Ｕｌを通過し得る。その後に
マルチプレクサＭＵＸ４から制御信号ＬＯＣＫｆ与えら
れると、２進カウンタＰＲＯＯＵＮＴのアップカウンタ
は１羽止さｎ１第２のパルスＰＵＬＳ２による２進カウ
ンタＰＲＣＯＵＮＴへのリクエスト番号ＰＮｒ１．ＰＮ
、２の並列転送が行なわれる。同時Ｋ ｌ）クエスト番
号はレジスタＲＥＧＰＮｒにも転送される。被選択リク
エストを示す信号ＰＮｒ１ およびＰＨｒ２が排他的オ
ア回路ＥｘｏｕｘおよびＥＸＯＲ２（第１図）の出力一
端に確立される時点まで第２のパルスＰＵＬＳ２の生起
を遅延させる理由はいまや理解されよう。
ＷＯＷを有するロック信号ＬＯＣＫＰｘによシ案内され
ていると仮定する。ロック信号ＬＯＣＫＰｘ はマルチ
プレクサＭ Ｕ Ｘ ４ ′ｖ入力端の１つに与えられ
、当該のリクエスト番号を示す信号により制御されて制
御信号ＬＯＯＫとしてマルチプレクサＭＵＸ４の出力端
に通され、そこから２進カウンタＰ ＲＣＯＵ Ｎ Ｔ
の機能制御用の制御入力端Ｍおよびフリップ７０ツプエ
ＮＨＦ？のデータ入力端に与えられる。フリップフロッ
プＩＮＨＦＦの反転出力端Ｑ、から最初のうちは２進値
ＩＩｍの信号がアンド回路Ｕ１の一方の入力端に与えら
れているので、その他方の入力端に到来する第２のパル
スＰＵＬＳ２はアンド回路Ｕｌを通過し得る。その後に
マルチプレクサＭＵＸ４から制御信号ＬＯＣＫｆ与えら
れると、２進カウンタＰＲＯＯＵＮＴのアップカウンタ
は１羽止さｎ１第２のパルスＰＵＬＳ２による２進カウ
ンタＰＲＣＯＵＮＴへのリクエスト番号ＰＮｒ１．ＰＮ
、２の並列転送が行なわれる。同時Ｋ ｌ）クエスト番
号はレジスタＲＥＧＰＮｒにも転送される。被選択リク
エストを示す信号ＰＮｒ１ およびＰＨｒ２が排他的オ
ア回路ＥｘｏｕｘおよびＥＸＯＲ２（第１図）の出力一
端に確立される時点まで第２のパルスＰＵＬＳ２の生起
を遅延させる理由はいまや理解されよう。
ンリツプフロノプエＮＨＦＦの反転出力端９の２進値ｗ
１“の信号はオア回路○Ｒを通過しアンド回路Ｕ２の一
方の入力端に与えられるので、その他方の入力端に続い
て第３のパルスＰＵＬＳ３が与えられる七、このパルス
はアンド回路Ｕ２を通過してフリップ７０ツプエＮＨＦ
Ｆのクロック入力端に入る。それにより制御信号ＬＯＯ
Ｋがフリップフロッグ■ＮＨ１１′Ｆに記憶される。そ
れに伴層、アンド回路Ｕ１はその後における第２のパル
スＰＵＬＳ２の通過を側止する。
１“の信号はオア回路○Ｒを通過しアンド回路Ｕ２の一
方の入力端に与えられるので、その他方の入力端に続い
て第３のパルスＰＵＬＳ３が与えられる七、このパルス
はアンド回路Ｕ２を通過してフリップ７０ツプエＮＨＦ
Ｆのクロック入力端に入る。それにより制御信号ＬＯＯ
Ｋがフリップフロッグ■ＮＨ１１′Ｆに記憶される。そ
れに伴層、アンド回路Ｕ１はその後における第２のパル
スＰＵＬＳ２の通過を側止する。
リクエスト信号と組み合わされて到来するロック信号の
作用を、任意に選んだ例により説明する。
作用を、任意に選んだ例により説明する。
カウンタ状態０１においてリクエスト信号ＲＥＱＰ３が
ロック信号ＬＯＣＫ３と共に、またリクエスト信号ＲＥ
ＱＰ２がロック信号を伴わずに存在してｂるものとする
。上記のカラ／り状態ではリクエスト信号ＲＥＱＰ３は
プライオリティ回路ＰＲＩＯＲの入力端Ｅ２に、またリ
クエスト信号ＲＥＱＰ２はその入力端Ｅ３に通される。
ロック信号ＬＯＣＫ３と共に、またリクエスト信号ＲＥ
ＱＰ２がロック信号を伴わずに存在してｂるものとする
。上記のカラ／り状態ではリクエスト信号ＲＥＱＰ３は
プライオリティ回路ＰＲＩＯＲの入力端Ｅ２に、またリ
クエスト信号ＲＥＱＰ２はその入力端Ｅ３に通される。
この時にはリクエスト信号ＲＥＱＰ３のほうが高いプラ
イオリティを有する。そしてフリイオリティ回路ＰＲ工
ＯＲの出力端には、Ａｌ＝０かつＡ２＝１の２進コード
を有する当該の入力端Ｆ２の番号が現われる。
イオリティを有する。そしてフリイオリティ回路ＰＲ工
ＯＲの出力端には、Ａｌ＝０かつＡ２＝１の２進コード
を有する当該の入力端Ｆ２の番号が現われる。
それとカラ／り状態Ｚ１＝０．Ｚ２＝１との排他的オア
条件によｐＰＮｒ１＝１かつＰＮｒ２＝１の２進信号が
生ずる。これは周知のようにｌＯ進数３に相当する。
条件によｐＰＮｒ１＝１かつＰＮｒ２＝１の２進信号が
生ずる。これは周知のようにｌＯ進数３に相当する。
このリクエスト番号によりマルチプレクサＭＵＸ ４の
出力側にロック信号ＬＯＣＫＰ３が通屹れ、それが２進
カウンタＰＲＣＯＵＮＴに新しいカウンタ状態Ｚ１＝１
．Ｚ２＝１として入力される。そ九ＫＪ：り後続のリク
エスト信号ＲＥ Ｑ Ｐ ３ ｉ’ｌニブライオリティ
回路ＰＦｔＩＯＨの入力端ＥＯすなわち最高のプライオ
リティを有する入力端（で通される。
出力側にロック信号ＬＯＣＫＰ３が通屹れ、それが２進
カウンタＰＲＣＯＵＮＴに新しいカウンタ状態Ｚ１＝１
．Ｚ２＝１として入力される。そ九ＫＪ：り後続のリク
エスト信号ＲＥ Ｑ Ｐ ３ ｉ’ｌニブライオリティ
回路ＰＦｔＩＯＨの入力端ＥＯすなわち最高のプライオ
リティを有する入力端（で通される。
特定の番号を有するリクエストへの最高プライオリティ
の割当ては他のリクエストの選択を排除しない。すなわ
ち、特別な緊急性を前提条件としても２つの特別優先リ
クエストの間に多少の時間間隔が入るので、その間に他
のリクエストが選択され得る。
の割当ては他のリクエストの選択を排除しない。すなわ
ち、特別な緊急性を前提条件としても２つの特別優先リ
クエストの間に多少の時間間隔が入るので、その間に他
のリクエストが選択され得る。
一ロック信号なしで低いほうのプライオリティを有する
リクエストの受入れによって、プライオリティ選択装置
に存在するロック状態が解除されることはない。なぜな
らば、このようなリクエストに対してはコンパレータＡ
ＬＵがＸＡＦ７を検出して、第３のパルスＰＵＬＳ３に
対するア／トゲ−）Ｕ２を明止状態にするからである。
リクエストの受入れによって、プライオリティ選択装置
に存在するロック状態が解除されることはない。なぜな
らば、このようなリクエストに対してはコンパレータＡ
ＬＵがＸＡＦ７を検出して、第３のパルスＰＵＬＳ３に
対するア／トゲ−）Ｕ２を明止状態にするからである。
それに対して、ロック信号により案内され従って最高の
プライオリティを与えられていた一連のリクエストのう
ち鼓初にもはやロック信号ＬＯＣＫＰｘ＝１により案内
されなくなったリクエストの受入れによって、プライオ
リティ選択装置のロック状態は解除される。このリクエ
ストに対するブライ芽すテイ割当の時点ｔ１すなわち７
１のパルスＰＵＬＳＩの開始時にはまだロック状態が存
在するので、このリクエストには最高のプライオリティ
が割当てられる。このリクエストのリクエスト番号が排
他的オア回路ＥＸＯＲＩ、ＥＸＯＲ２の出力側に現われ
ると、コンパレータＡＬＵがこのリクエスト番号とレジ
スタｆ？ＫＧＰＮｒに記憶きれたリクエスト番号との一
致（ｘ＝ｙ）を検出して２進値”１＠の出力を生ずる。
プライオリティを与えられていた一連のリクエストのう
ち鼓初にもはやロック信号ＬＯＣＫＰｘ＝１により案内
されなくなったリクエストの受入れによって、プライオ
リティ選択装置のロック状態は解除される。このリクエ
ストに対するブライ芽すテイ割当の時点ｔ１すなわち７
１のパルスＰＵＬＳＩの開始時にはまだロック状態が存
在するので、このリクエストには最高のプライオリティ
が割当てられる。このリクエストのリクエスト番号が排
他的オア回路ＥＸＯＲＩ、ＥＸＯＲ２の出力側に現われ
ると、コンパレータＡＬＵがこのリクエスト番号とレジ
スタｆ？ＫＧＰＮｒに記憶きれたリクエスト番号との一
致（ｘ＝ｙ）を検出して２進値”１＠の出力を生ずる。
それにょシアンド回路Ｕ２が第３のパルスＰＵＬＳ３に
対して導通状態になる。またロック信号ＬＯＣＫＰｘに
対応する制御信号ＬＯＯＫが２通値１９Ｍとなるので。
対して導通状態になる。またロック信号ＬＯＣＫＰｘに
対応する制御信号ＬＯＯＫが２通値１９Ｍとなるので。
フリップ７０ツプエＮ ＨｊＦかリセットされ、アンド
回路Ｕ１が第２のパルスＰＩＴＬＳ２に対して導通状態
になる。２進カウンタＰＲＣＯＵＮＴによる第２のパル
スＰＵＬＳ２のカウントが再開される。
回路Ｕ１が第２のパルスＰＩＴＬＳ２に対して導通状態
になる。２進カウンタＰＲＣＯＵＮＴによる第２のパル
スＰＵＬＳ２のカウントが再開される。
第１図は本発明によるプライオリティ選択装置のブロッ
ク回路図、第２図は第１図の装置におけ乏種々の信号の
時間的経過を示す図、第３図は１つのプロセッサに最高
のプライオリティを一時的に割当てるようにした実施例
のブロック回路図である。 ＡＬＵ・・コンパレータ、ＥＸＯＲ・・・排他的オア回
路、工ＮＨＦＦ・・・フリップフロップ、ＭＵＸ・・・
マルチプレクサ、ＯＲ・・・オア回路、ＰＲＣＯＵＮＴ
・・・２進カウンタ、ＰＲＣＲＥＧ、ＲＥＧＰＮｒ−・
・レジスタ、Ｕ・・・アンド回路。
ク回路図、第２図は第１図の装置におけ乏種々の信号の
時間的経過を示す図、第３図は１つのプロセッサに最高
のプライオリティを一時的に割当てるようにした実施例
のブロック回路図である。 ＡＬＵ・・コンパレータ、ＥＸＯＲ・・・排他的オア回
路、工ＮＨＦＦ・・・フリップフロップ、ＭＵＸ・・・
マルチプレクサ、ＯＲ・・・オア回路、ＰＲＣＯＵＮＴ
・・・２進カウンタ、ＰＲＣＲＥＧ、ＲＥＧＰＮｒ−・
・レジスタ、Ｕ・・・アンド回路。
Claims (1)
- 【特許請求の範囲】 ■）それぞれ少なくとも１つのリクエスト信号から成り
または１つのリクエスト信号によシ案内されておシ゛中
央制御部に向けて同時に発せられる複数のオペレーショ
ン・リクエストから１つのオペレーション・リフエスト
ラ選択するため、リクエスト信号を与えられる入力端で
相い異なるプライオリティに固定的に対応づけられてお
り出力端に選択されたリクエスト信号が与えられている
入力端の番号を２進コードの形態で示す出力信号を生ず
るプライオリティ回路が用いられているプライオリティ
選択装置において、 イ）プライオリティ回路（ＰＲ工ＯＲ）の入力端の前に
マルチプレクサ（ＭＵＸＯないしＭＵＸ３ ）が接続で
れており、 、 孟れらのデータ入力端がリクエスト信
号（ＲＥＱＰＯないしＲＥＱＰａ）を発する要素の出力
端と繰返しなしに種々の順序で接続されており、口）リ
クエスト信号を発する要素の個数に相当するカウント容
量を有する２進カウンタ（ＰＲＣＯＵＮＴ）のステップ
出力端とすべてのマルチプレクサ（ＭＵＸＯないしＭＵ
Ｘ３）の制御入力端およびレジスタ（ＰＲＣＲＥＧ）の
入力端が接続されておシ、このレジスタに第１のパルス
（ＰＵＬＳＩ）の開始によるプライオリティ回路（ＰＲ
工ＯＲ）のアクティブ化と同時にそのつどのカウンタ状
態が転送され、 ハ）プライオリティ回路（ＰＲ工ＯＲ）の出力端および
レジスタ（ＰＲＣＲＥＧ）の出力端と排他的オア回路（
ＥＸＯＲＩ、ＥＸＯＲ２）の入力端が接続されておシ、
それらの出力端（ＰＮｒｌ、ｐＮｒ２）に目下のリクエ
スト番号すなわち選択されたリクエスト信号（ＲＥＱＰ
ＯないしＲＥＱＰａ）の番号またはそのリクエスト信号
を発する要素の番号を示す２進コードの形態の信号が出
力され、 二）プライオリティ決定の終了後に２進カウンタ（ＰＲ
ＣＯＵＮＴ）のカウント入力端に到来する第２のパルス
（ＰＵＬＳ２）によりカウンタ状態が１力ウント単位だ
け高められることを特徴とするプライオリティ選択装置
。 ２）イ）排他的オア回路（ＥＸＯＲＩ、ＥＸＯＲ２）の
出力端が２進カウンタ（ＰＲＣＯＵＮＴ）のプリセット
用の入力端、第２のレジスタ（ＲＫＧＰＮｒ）の入力端
およびコンパレータ（ＡＬＵ）の第１群の入力端（ＸＩ
、Ｘ２）と接続されており、このコンパレータ（ＡＬＵ
）の第２群の入力端（ｙｉ、ｙ２）は第２のレジスタ（
ＲＥＧＰＮｒ）の出力端に接続されており、 口）まさに選択されたリクエスト信号（ＲＫＱＰｘ）を
案内するロック信号（ＬＯＣＫＰｘ）が第２のパルス（
ＰＵＩ６１２）による２進カウンタ（ｐＲｃｏｕＮＴ）
への目下のリクエスト番号の入力を制御し、同時に目下
のリクエスト番号が第２のレジスタ（ＲＥＧＮｒ）に転
送され、 ハ）ロック信号（ＬＯＣＫＰｘ）が第３のパルス（Ｐ
Ｕ Ｌ Ｓ ３ ）によりフリップフロップ（ＩＮＨＦ
Ｆ）に転送され、それによって第２のパルス（ＰＵＬＳ
２ ）を、ロック信号（ＬＯＣＫＰＸ）が終了しかつそ
の後にそのロック信号（ＬＯＣＫＰｘ）と組み合わされ
ているリクエスト信号（ＲＥＱＰｘ）が初めて選択され
るまで第２のパルス（ＰＵＬＳ２）′ｆｒ、附止するこ
とを特徴とする特許請求の範囲第１項記載のプライオリ
ティ選択装置。 ３）コンパレータ（ＡＬＵ）の出力端がオア回路（ＯＲ
）の第１の入力端と、フリップフロッグ（ＩＮＨＦＦ）
の反転出力端が第２のパルス（ＰＵＬＳ２ ）に対する
アンド回路（Ｕｌ）の制御入力端およびオア回路（ＯＲ
）の第２の入力端と、オア回路（ＯＲ）の出力端が第３
のパルス（ＰＵＬＳ３）に対するアンド回路（Ｕ２）の
制御入力端と、またこのアンド回路（Ｕ２）の出力端が
フリップフロップ（工ＮＨＦＦ）のクロック入力端とそ
れぞれ接続されており、フリップフロップ（’ＩＮＨＦ
Ｆ）のデータ入力端にロック信号（ＬＯＣＫＰりが与え
られることを特徴とする特許請求の範囲第２項記載のプ
ライオリティ選択装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3126384A DE3126384C2 (de) | 1981-07-03 | 1981-07-03 | Prioritätsauswahleinrichtung |
| DE3126384.4 | 1981-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5816351A true JPS5816351A (ja) | 1983-01-31 |
| JPS6217255B2 JPS6217255B2 (ja) | 1987-04-16 |
Family
ID=6136090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116093A Granted JPS5816351A (ja) | 1981-07-03 | 1982-07-02 | プライオリテイ選択装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0069886B1 (ja) |
| JP (1) | JPS5816351A (ja) |
| AT (1) | ATE11082T1 (ja) |
| DE (1) | DE3126384C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444547A (en) * | 1987-08-12 | 1989-02-16 | Toshiba Engineering Co | Priority control circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3228788C2 (de) * | 1982-08-02 | 1984-06-20 | Siemens AG, 1000 Berlin und 8000 München | Anforderungsauswahlsteuerung in einem Prozessor-Speicher-Verbindungssytem |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3798591A (en) * | 1971-09-28 | 1974-03-19 | Gen Electric Co Ltd | Access circuit for a time-shared data processing equipment |
| US4237534A (en) * | 1978-11-13 | 1980-12-02 | Motorola, Inc. | Bus arbiter |
| GB2044499B (en) * | 1979-03-12 | 1983-11-16 | Digital Equipment Corp | Data processing system |
-
1981
- 1981-07-03 DE DE3126384A patent/DE3126384C2/de not_active Expired
-
1982
- 1982-06-22 AT AT82105470T patent/ATE11082T1/de not_active IP Right Cessation
- 1982-06-22 EP EP82105470A patent/EP0069886B1/de not_active Expired
- 1982-07-02 JP JP57116093A patent/JPS5816351A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444547A (en) * | 1987-08-12 | 1989-02-16 | Toshiba Engineering Co | Priority control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6217255B2 (ja) | 1987-04-16 |
| EP0069886B1 (de) | 1985-01-02 |
| DE3126384C2 (de) | 1983-04-21 |
| ATE11082T1 (de) | 1985-01-15 |
| EP0069886A1 (de) | 1983-01-19 |
| DE3126384A1 (de) | 1983-01-20 |
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