JPS58154272A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58154272A JPS58154272A JP57037770A JP3777082A JPS58154272A JP S58154272 A JPS58154272 A JP S58154272A JP 57037770 A JP57037770 A JP 57037770A JP 3777082 A JP3777082 A JP 3777082A JP S58154272 A JPS58154272 A JP S58154272A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は二酸化シリコン（５ｉ０２ ）などの層間絶縁
膜で絶縁分離さ扛た多層配線を有する半導体装置、とり
わけ、ＭＯ８ＬＳＩ における絶縁膜破壊の保護手段を
有する半導体装置に関する。
膜で絶縁分離さ扛た多層配線を有する半導体装置、とり
わけ、ＭＯ８ＬＳＩ における絶縁膜破壊の保護手段を
有する半導体装置に関する。
従来ＭＯ８Ｌ８１の保護手段はＭＯ８素子のゲート絶縁
膜の保護に重点をおき、ゲートとソース間。
膜の保護に重点をおき、ゲートとソース間。
ゲートと基板間にＰ−Ｎ接置によるダイオードなどを設
はゲート絶縁膜を保護することが知らｎている。
はゲート絶縁膜を保護することが知らｎている。
第１図は多層配線で形成さ扛た２極ゲー）ＭＯ８素子の
断面図である。Ｐ型８ｉ基板１にＮ型拡散層２．３をつ
くって、とｎらにそ扛ぞｎドレインＤ。
断面図である。Ｐ型８ｉ基板１にＮ型拡散層２．３をつ
くって、とｎらにそ扛ぞｎドレインＤ。
ノースＳ各電極を設け、ノース、ドレイン間の基板１−
の５１０２膜４上に１層目のゲート電極Ｇ１を設け、同
じ（５ｉ０２膜４を層間絶縁膜として用い、こｎを斤Ｌ
５てＧ１にオーバラッグする様に２層目のゲート電極Ｇ
；ｆ：設けてＭＯＳ素子を形成したものである。
の５１０２膜４上に１層目のゲート電極Ｇ１を設け、同
じ（５ｉ０２膜４を層間絶縁膜として用い、こｎを斤Ｌ
５てＧ１にオーバラッグする様に２層目のゲート電極Ｇ
；ｆ：設けてＭＯＳ素子を形成したものである。
なお、このＭＯＳ素子の１層目のゲート電極Ｇ１と２層
１］のゲート電極Ｇｚｅ絶縁分離する方法として、前記
ゲート電極Ｇ１にポリシリコンを使用し、そｎを熱酸化
して絶縁膜全形成する方法や気相成長による酸化シリコ
ン膜の形成方法などが知ら扛ている 一般に、この採種
の酸化シリコン膜は単結晶／リコンを熱酸化して得らｎ
た酸化シリコン膜に比べて耐圧が低くそのバラツキも大
きいことが知ら扛ている。また、このような構造を持つ
ＭＯＳ素子は、ダイナミックＲＡＭや電荷転送素子など
に広く応用さ扛ている。
１］のゲート電極Ｇｚｅ絶縁分離する方法として、前記
ゲート電極Ｇ１にポリシリコンを使用し、そｎを熱酸化
して絶縁膜全形成する方法や気相成長による酸化シリコ
ン膜の形成方法などが知ら扛ている 一般に、この採種
の酸化シリコン膜は単結晶／リコンを熱酸化して得らｎ
た酸化シリコン膜に比べて耐圧が低くそのバラツキも大
きいことが知ら扛ている。また、このような構造を持つ
ＭＯＳ素子は、ダイナミックＲＡＭや電荷転送素子など
に広く応用さ扛ている。
第２図は従来の、保護装置を持′１１つ多層配線で形成
さ扛た２極ゲー）ＭＯＳ素子の断面図である。同１図に
示すものは半導体基板１上につくったＮ型拡” 散層６
お工び６と、ゲート電極Ｇ１およびＧ２とをそｎぞ扛金
属接続部７で接続し、前記Ｎ型拡散層６゜６と基板１間
のＰ−Ｎ接合１ＭＯ５素子のゲーｊ・絶縁膜破壊防止用
保護ダイオードとしたものである。尚、第２図で第１図
と同一番号は同一物を示す。
さ扛た２極ゲー）ＭＯＳ素子の断面図である。同１図に
示すものは半導体基板１上につくったＮ型拡” 散層６
お工び６と、ゲート電極Ｇ１およびＧ２とをそｎぞ扛金
属接続部７で接続し、前記Ｎ型拡散層６゜６と基板１間
のＰ−Ｎ接合１ＭＯ５素子のゲーｊ・絶縁膜破壊防止用
保護ダイオードとしたものである。尚、第２図で第１図
と同一番号は同一物を示す。
第３図は、第２図の等価回路であり、ＭＯＳ素子と保護
ダイオードは、等側内に同図のような回路で表わすこと
ができる。保護ダイオードの動きは、上記ゲート電極Ｇ
１に電圧が印加さ牡たとき、その電圧がダイオードのブ
レークダウン電圧以］−であ扛ば、ゲートＧ１基板１間
を短絡し、そ扛以−にの電圧がゲート電極にかからない
ようにするものであることが従来知ら扛ているし、前記
ゲート電極Ｇ２についても同じことがいえる。しかし、
この回路で前記ゲート電極Ｇｚｆｆｉオープンにして、
前記ゲート電極Ｇ１に電圧全印加すわば、前記ゲート電
１１：・ 極Ｇ２は前記ゲート電極１１ニ電圧が印加さｎる１）１
１は基板とほぼ同一電位であるが、電圧印加後、同Ｇ１
と同Ｇ２との間のカップリング容量ＣＰ および、前記
ゲート電極０２と基板との間のゲート容量の比で電１［
が発生する。実際はこの容量比は１対１００程度のもの
であるから、前記ゲート電極Ｇ２の電位ｔま基板′【［
位とほぼ同じと考えｎば、前記ゲート電極Ｇ１と同Ｇ２
との間に前記ゲート電極Ｇ１一基板間の電位と同じ電位
が印加さ扛る。そこで、前記ゲート電極Ｇ１と同Ｇ２と
を絶縁分離している層間絶縁膜にゲート酸化膜と同じ電
界が印加さ扛る。したがって、こ扛により、前述した様
に耐圧のバラツキの大きい層間絶縁膜は、ゲート酸化膜
が破壊さ才する前に破壊さｎる可能性がある。また、層
間絶縁膜の１１１１を１ｖ＜す扛ば、ン、−ス２・ドレ
イン３間の前記ゲート電極Ｇ１と前記ゲート電極Ｇ２の
境目（第２図の＆）直下のチャンネルがオフセットさ第
１てし壕いＭＯＳ素子の特性が悪化するなどの欠点があ
った。
ダイオードは、等側内に同図のような回路で表わすこと
ができる。保護ダイオードの動きは、上記ゲート電極Ｇ
１に電圧が印加さ牡たとき、その電圧がダイオードのブ
レークダウン電圧以］−であ扛ば、ゲートＧ１基板１間
を短絡し、そ扛以−にの電圧がゲート電極にかからない
ようにするものであることが従来知ら扛ているし、前記
ゲート電極Ｇ２についても同じことがいえる。しかし、
この回路で前記ゲート電極Ｇｚｆｆｉオープンにして、
前記ゲート電極Ｇ１に電圧全印加すわば、前記ゲート電
１１：・ 極Ｇ２は前記ゲート電極１１ニ電圧が印加さｎる１）１
１は基板とほぼ同一電位であるが、電圧印加後、同Ｇ１
と同Ｇ２との間のカップリング容量ＣＰ および、前記
ゲート電極０２と基板との間のゲート容量の比で電１［
が発生する。実際はこの容量比は１対１００程度のもの
であるから、前記ゲート電極Ｇ２の電位ｔま基板′【［
位とほぼ同じと考えｎば、前記ゲート電極Ｇ１と同Ｇ２
との間に前記ゲート電極Ｇ１一基板間の電位と同じ電位
が印加さ扛る。そこで、前記ゲート電極Ｇ１と同Ｇ２と
を絶縁分離している層間絶縁膜にゲート酸化膜と同じ電
界が印加さ扛る。したがって、こ扛により、前述した様
に耐圧のバラツキの大きい層間絶縁膜は、ゲート酸化膜
が破壊さ才する前に破壊さｎる可能性がある。また、層
間絶縁膜の１１１１を１ｖ＜す扛ば、ン、−ス２・ドレ
イン３間の前記ゲート電極Ｇ１と前記ゲート電極Ｇ２の
境目（第２図の＆）直下のチャンネルがオフセットさ第
１てし壕いＭＯＳ素子の特性が悪化するなどの欠点があ
った。
不発明は、上記の欠点をなくすためになさ扛たもので、
ＭＯＳ素子において、素子の電気的特性令・低下させる
ことなく、充分な保護効果を有し、かつ製造容易な保護
装置を得ることを目的とする。
ＭＯＳ素子において、素子の電気的特性令・低下させる
ことなく、充分な保護効果を有し、かつ製造容易な保護
装置を得ることを目的とする。
以下、本発明の構成を図面に従って説明する。
第４図は本発明の一実施例に係るＭＯＳ素子を示すもの
で、第２図と同一番号は同一物を示す。
で、第２図と同一番号は同一物を示す。
基板１上の所定部分に基板の導電型と毀なる導電型、す
なわちＮ型の一対の拡散層５および６を形成してこｎら
をゲート電極Ｇ１および同Ｇ２に金属配線部７ｆ：介し
て接続するとともに、前記一対の拡散′層６・ ６のそ
ｔぞれをソース電極Ｓ′およびドレイン電極Ｄ′として
、こｎら一対の拡散層にはさまｎた基板上に、ゲート酸
化膜に匹敵する５１０２膜４を形成して、その上に第３
のゲート電極Ｇ５を設け、前記第３のゲート電極Ｇ３を
前記Ｐ型Ｓｉ基板１に電気的に接続したものである。
なわちＮ型の一対の拡散層５および６を形成してこｎら
をゲート電極Ｇ１および同Ｇ２に金属配線部７ｆ：介し
て接続するとともに、前記一対の拡散′層６・ ６のそ
ｔぞれをソース電極Ｓ′およびドレイン電極Ｄ′として
、こｎら一対の拡散層にはさまｎた基板上に、ゲート酸
化膜に匹敵する５１０２膜４を形成して、その上に第３
のゲート電極Ｇ５を設け、前記第３のゲート電極Ｇ３を
前記Ｐ型Ｓｉ基板１に電気的に接続したものである。
、第５図は第４図の等価回路を示すものである１゜同図
のように、本発明に係るＭＯＳ素子は２つのゲート電極
Ｇ、、Ｇ２間に、同一基板」二に形成さｎた第３のゲー
ト電極Ｇ５をもつＭＯＳ素子を挿入し、こ扛を前記２つ
のゲート電極間保護装置として使用したものであり、前
記ＭＯＳ素子のドレインゴとソースＳ′を前記ゲート電
極ｅ、 ｌ Ｇ２に接続し、ゲート電極Ｇ３を基板に
接続した回路であり、Ｇ１゜Ｇ２のどちらか一つのゲー
ト電極にＭＯ８素子のソースドレイン間ブレークダウン
電圧以上のサージ′市圧の印加があｎば、残りのゲート
電極にも前記ＭＯ８素子を通してチャージがおこなわｊ
Ｌ２つのゲート電極Ｇｉ＋Ｇ２間の電位差はこのＭＯ８
素子のブレークダウン電圧値になってしまう為、ゲート
電極Ｇ、 ｌ ’２間の破壊はおこらず、またソース−
ドレイン間のブレークダウンは同時にドレイン基板間ダ
イオード６、ソース基板間ダイオード６でも起り、基板
とゲート電極Ｇ１あるいはＧ２の電位差はこのＭＯ８素
子自身のブレークダウン電圧以上にはならずゲート絶縁
膜の破壊を防ぐことができる。
のように、本発明に係るＭＯＳ素子は２つのゲート電極
Ｇ、、Ｇ２間に、同一基板」二に形成さｎた第３のゲー
ト電極Ｇ５をもつＭＯＳ素子を挿入し、こ扛を前記２つ
のゲート電極間保護装置として使用したものであり、前
記ＭＯＳ素子のドレインゴとソースＳ′を前記ゲート電
極ｅ、 ｌ Ｇ２に接続し、ゲート電極Ｇ３を基板に
接続した回路であり、Ｇ１゜Ｇ２のどちらか一つのゲー
ト電極にＭＯ８素子のソースドレイン間ブレークダウン
電圧以上のサージ′市圧の印加があｎば、残りのゲート
電極にも前記ＭＯ８素子を通してチャージがおこなわｊ
Ｌ２つのゲート電極Ｇｉ＋Ｇ２間の電位差はこのＭＯ８
素子のブレークダウン電圧値になってしまう為、ゲート
電極Ｇ、 ｌ ’２間の破壊はおこらず、またソース−
ドレイン間のブレークダウンは同時にドレイン基板間ダ
イオード６、ソース基板間ダイオード６でも起り、基板
とゲート電極Ｇ１あるいはＧ２の電位差はこのＭＯ８素
子自身のブレークダウン電圧以上にはならずゲート絶縁
膜の破壊を防ぐことができる。
一般に、ＭＯ８素子のブレークダウン電圧はＰ−Ｎ接合
のみのダイオードのブレークダウン電圧より低く、また
同一基板上に形成さｎる各ＭＯ８素子のブレークダウン
電圧は均７に製造でき、ＬＳＩなどの使用電圧もブレー
クダウン電圧を超ｌて使用さｆることはない。
のみのダイオードのブレークダウン電圧より低く、また
同一基板上に形成さｎる各ＭＯ８素子のブレークダウン
電圧は均７に製造でき、ＬＳＩなどの使用電圧もブレー
クダウン電圧を超ｌて使用さｆることはない。
第６図は保護装置となるＭＯ８素子のゲート電荷ＭＱｔ
ｌｌ）５−ｘｘｃ ｔ ｃ （ｙ）極Ｇ！、と基板間に
高抵抗Ｒ１を挿入接続した本発明の別の実施例を示す半
導体装置の等価回路図であり、同ＭＯ８素子のゲートソ
ース間Ｇ５−８′の容に、あるいはゲートドレイン間（
，５Ｄ／容量とト記抵抗Ｒ１とにより、サージ電圧印加
時、一時的にゲート電極Ｇ５に同ＭＯ８素子がオンする
電圧が発生するようにした回路であり、ゲート電極Ｇｉ
＋ ０２のどちらかにサージ電圧の印加があｎば、こ
のＭＯ８素子を通して他のゲート電極にチャージがおこ
なわ扛、ゲート電極間の破壊を有効に防ぐことができる
。
ｌｌ）５−ｘｘｃ ｔ ｃ （ｙ）極Ｇ！、と基板間に
高抵抗Ｒ１を挿入接続した本発明の別の実施例を示す半
導体装置の等価回路図であり、同ＭＯ８素子のゲートソ
ース間Ｇ５−８′の容に、あるいはゲートドレイン間（
，５Ｄ／容量とト記抵抗Ｒ１とにより、サージ電圧印加
時、一時的にゲート電極Ｇ５に同ＭＯ８素子がオンする
電圧が発生するようにした回路であり、ゲート電極Ｇｉ
＋ ０２のどちらかにサージ電圧の印加があｎば、こ
のＭＯ８素子を通して他のゲート電極にチャージがおこ
なわ扛、ゲート電極間の破壊を有効に防ぐことができる
。
第７図は本発明の他の実施例を示すものであり、第８図
はその等価回路である。第７図において、第４図と同一
番号は同一物を示す。本実施例は基板１上の所定部分に
基板１の導電型と異なる導電型、すなわちＮ型の一対の
拡散層５’、 ５’、 ６’、 ６’を２箇所に形成
して、そ扛ぞｎＶＣソース電極Ｓ′と□。
はその等価回路である。第７図において、第４図と同一
番号は同一物を示す。本実施例は基板１上の所定部分に
基板１の導電型と異なる導電型、すなわちＮ型の一対の
拡散層５’、 ５’、 ６’、 ６’を２箇所に形成
して、そ扛ぞｎＶＣソース電極Ｓ′と□。
ドレイン電極Ｄ′およびソース電極Ｓ′とドレイン電極
Ｄ）設け、こ扛ら一対の拡散層にはさま扛た基板１上に
８ｉ０２膜４を形成して、その上にゲート電極Ｇ５およ
び同Ｇ４を設ける。一方の上記ゲート電極Ｇ５は、対応
の拡散層の重なりが、ドレイン電極Ｄ′側の拡散層６′
に大きくなるようにしたものと、同じく他方の上記ゲー
ト電極Ｇ４の前記対応の拡散層との重′ｆ！、９が、ド
レイン電極Ｖ側の拡散層６′に大きくなるようにした構
造で、金属配線部７を介して、ドレイン電極Ｖとソース
電極Ｓ′とゲート電極Ｇ２を接続し、同じくソース電極
Ｓ′とドレイン電極りとゲート電極Ｇ１と接続し、ゲー
ト電極Ｇ５とゲート電極Ｇ４は、それぞｎ基板上に形成
した高抵抗体Ｒｓ ｌ Ｒ４ｅ介してそｎぞｎ基板１
あるいは基板１と同一電位へ接続したものである。
Ｄ）設け、こ扛ら一対の拡散層にはさま扛た基板１上に
８ｉ０２膜４を形成して、その上にゲート電極Ｇ５およ
び同Ｇ４を設ける。一方の上記ゲート電極Ｇ５は、対応
の拡散層の重なりが、ドレイン電極Ｄ′側の拡散層６′
に大きくなるようにしたものと、同じく他方の上記ゲー
ト電極Ｇ４の前記対応の拡散層との重′ｆ！、９が、ド
レイン電極Ｖ側の拡散層６′に大きくなるようにした構
造で、金属配線部７を介して、ドレイン電極Ｖとソース
電極Ｓ′とゲート電極Ｇ２を接続し、同じくソース電極
Ｓ′とドレイン電極りとゲート電極Ｇ１と接続し、ゲー
ト電極Ｇ５とゲート電極Ｇ４は、それぞｎ基板上に形成
した高抵抗体Ｒｓ ｌ Ｒ４ｅ介してそｎぞｎ基板１
あるいは基板１と同一電位へ接続したものである。
第８図の等価回路で、入力端子ＩＮ１よりサージ電圧の
印加があｎば、前記ゲート電極Ｇ３をもつＭＯ８素子１
１には、そのゲー） Ｇ５−ビレ４フ１間容量Ｇｏｔ
ｋ通じて、これをオンする電圧が発生し、こｆ′Ｌによ
り、前記ゲート電極Ｇ１とＧ２にチャージがおこなわｎ
１前記ゲート電極０１ｓＧ２とも同一電位となる。一方
、前記ゲート電極Ｇ２側の入力端子ＩＮ２よりサージ電
圧の印加があｎは前記 ０ ゲート電極Ｇ４ヲもつＭＯ８素子１２には、そのゲ−ト
Ｇ４−ドレインＤ′間容量ＣＤ２を通じて、こ扛をオン
する電圧が発生し、こ扛によジ、前記ゲート電極Ｇ１と
０２にチャージがおこなわｎ１同ゲート電極Ｇ、、Ｇ２
とも同一電位となる。この為、ゲート電極Ｇ１と０２間
には電位が発生しない。また過渡的に発生したとしても
その電位は、ゲート −ゲート間を破壊する電圧までに
は達しない。第８図の各ダイオード５’、 ６’、 ５
’、 ６’は前記ＭＯ８素子１１，１２のドレインおよ
びソースの各拡散層５’、 ６’、 ！’、 ６’
ニ、！：るＰ−Ｎ接合テアル。
印加があｎば、前記ゲート電極Ｇ３をもつＭＯ８素子１
１には、そのゲー） Ｇ５−ビレ４フ１間容量Ｇｏｔ
ｋ通じて、これをオンする電圧が発生し、こｆ′Ｌによ
り、前記ゲート電極Ｇ１とＧ２にチャージがおこなわｎ
１前記ゲート電極０１ｓＧ２とも同一電位となる。一方
、前記ゲート電極Ｇ２側の入力端子ＩＮ２よりサージ電
圧の印加があｎは前記 ０ ゲート電極Ｇ４ヲもつＭＯ８素子１２には、そのゲ−ト
Ｇ４−ドレインＤ′間容量ＣＤ２を通じて、こ扛をオン
する電圧が発生し、こ扛によジ、前記ゲート電極Ｇ１と
０２にチャージがおこなわｎ１同ゲート電極Ｇ、、Ｇ２
とも同一電位となる。この為、ゲート電極Ｇ１と０２間
には電位が発生しない。また過渡的に発生したとしても
その電位は、ゲート −ゲート間を破壊する電圧までに
は達しない。第８図の各ダイオード５’、 ６’、 ５
’、 ６’は前記ＭＯ８素子１１，１２のドレインおよ
びソースの各拡散層５’、 ６’、 ！’、 ６’
ニ、！：るＰ−Ｎ接合テアル。
以上述べたように本発明は、ＭＯ８素子のような高イン
ピーダンスのゲート電極を持ち、５ｉ０２膜などの層間
絶縁膜で絶縁分離さｎた多層配線で形成さ扛た半導体集
積回路で、その入力端子の保護手段として、入力端子間
で起るサージ電圧破壊を防ぐのに好適である。またごの
方式は、入力端子のみならずインピーダンスの高い入・
出力端子同士の保護装置として有効であり、通常のＭＯ
８ＬＳＩの製造過程を用いて、容易に実現できるなどの
特長がある。
ピーダンスのゲート電極を持ち、５ｉ０２膜などの層間
絶縁膜で絶縁分離さｎた多層配線で形成さ扛た半導体集
積回路で、その入力端子の保護手段として、入力端子間
で起るサージ電圧破壊を防ぐのに好適である。またごの
方式は、入力端子のみならずインピーダンスの高い入・
出力端子同士の保護装置として有効であり、通常のＭＯ
８ＬＳＩの製造過程を用いて、容易に実現できるなどの
特長がある。
第１図は多層配線で形成された２極ゲ一トＭＯ８素子の
構造断面図、第２図は従来の保護装置を持つ多層配線で
形成さ扛た２極ゲ一トＭＯ８素子の構造断面図、第３図
は第２図に示すＭＯ８素子の等価回路図、第４図は本発
明の第１の実施例に係るＭＯ８素子の構造断面図、第６
図は第４図に示すＭＯ５素子の等価回路図、第６図は本
発明の第２の実施例に係るＭＯ８素子の等価回路図、第
７図は本発明の第３の実施例に係るＭＯ８素子の構造断
面図、第８図は第７図に示すＭＯ８素子の等価回路図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
ソース拡散層、３・・・・・・Ｈ型ドレイン拡散層、４
・・・・・・５ｉ０２膜、５、５’、 ５’、 ６．
６’、 ６’・・・・・・Ｈ型拡散層、７・・・・・
・金嬌配線部、Ｇ１＋ Ｇ２． （Ｑ＋ Ｇ４・・
・・・・ゲート電極、Ｒ１＋ Ｒ５ｒ Ｒ４・・・・・
・抵抗、１１；１２・・・・・・ＭＯ８素子、ＸＨｌ、
Ｉ）ｉ２・・・・・・入力端子、Ｓ、 ８’、 ８’
・・・・・・ソース電極、Ｄ、 Ｄ’、 Ｄ’・・
・・・・ドレイン電極。
構造断面図、第２図は従来の保護装置を持つ多層配線で
形成さ扛た２極ゲ一トＭＯ８素子の構造断面図、第３図
は第２図に示すＭＯ８素子の等価回路図、第４図は本発
明の第１の実施例に係るＭＯ８素子の構造断面図、第６
図は第４図に示すＭＯ５素子の等価回路図、第６図は本
発明の第２の実施例に係るＭＯ８素子の等価回路図、第
７図は本発明の第３の実施例に係るＭＯ８素子の構造断
面図、第８図は第７図に示すＭＯ８素子の等価回路図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
ソース拡散層、３・・・・・・Ｈ型ドレイン拡散層、４
・・・・・・５ｉ０２膜、５、５’、 ５’、 ６．
６’、 ６’・・・・・・Ｈ型拡散層、７・・・・・
・金嬌配線部、Ｇ１＋ Ｇ２． （Ｑ＋ Ｇ４・・
・・・・ゲート電極、Ｒ１＋ Ｒ５ｒ Ｒ４・・・・・
・抵抗、１１；１２・・・・・・ＭＯ８素子、ＸＨｌ、
Ｉ）ｉ２・・・・・・入力端子、Ｓ、 ８’、 ８’
・・・・・・ソース電極、Ｄ、 Ｄ’、 Ｄ’・・
・・・・ドレイン電極。
Claims (2)
- （１）第一導電型の半導体基板の一主面に設けらｎた第
二導電型の第一ソース領域、第一ドレイン領域と、前記
半導体基板上に設けらｎた第一絶縁被膜を介して、前記
第一ソース領域及び第一ドレイン領域間の前記第一絶縁
被膜上に設けら扛た第一ゲート電極と、前記第一ゲート
電極上に設けらｎた第二絶縁被膜を介しかつ前記第一ソ
ース領域及び第一ドレイン領域間の前記第一らｎた第二
導電型の第二ソース領域および第ニドレイン領域と、前
記第二ソース領域及び第ニドレイン領域間の前記第一絶
縁被膜上に設けら２’した第三ゲート電極をそなえ、前
記第一ゲート電極と前記第二ソース領域を電気的に接続
し、前記第二ゲート電極と前記第ニドレイン領域を電気
的に接続し、前記第三ゲート電極と前記゛ト導体基板を
電気的に接続したことを特徴とする半導体装置。 - （２）第一導電型の半導体基板と第三ゲート電極を電気
的に接続する導電路に抵抗が設けら扛ていることを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037770A JPS58154272A (ja) | 1982-03-09 | 1982-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037770A JPS58154272A (ja) | 1982-03-09 | 1982-03-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154272A true JPS58154272A (ja) | 1983-09-13 |
| JPH0379873B2 JPH0379873B2 (ja) | 1991-12-20 |
Family
ID=12506697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57037770A Granted JPS58154272A (ja) | 1982-03-09 | 1982-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154272A (ja) |
-
1982
- 1982-03-09 JP JP57037770A patent/JPS58154272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379873B2 (ja) | 1991-12-20 |
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