JPS58150114A - ディジタル変調装置 - Google Patents
ディジタル変調装置Info
- Publication number
- JPS58150114A JPS58150114A JP3339282A JP3339282A JPS58150114A JP S58150114 A JPS58150114 A JP S58150114A JP 3339282 A JP3339282 A JP 3339282A JP 3339282 A JP3339282 A JP 3339282A JP S58150114 A JPS58150114 A JP S58150114A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- modulation
- circuit
- mfm
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル変調装置に関するものであり、特に
符号自体に直流成分の含まれないＤＣフリーコードの中
のＭ２コードの変調を比較的に簡単な回路構成で実現す
ることができるディジタル変調装置を提供することにあ
る、 最近、従来の民生用ビデオテープレコーダ（以下ＶＴＲ
という）に比べてカセットサイズが小型でしかもカメラ
一体型の小型軽量である特殊ＶＴＲの開発が行なわれて
いる。この種のＶＴＲは使用目的により短時間記録再生
型のものと長時間記録再生型のものとが考えられる。当
然のこと、なから、ＶＴＲは数ＭＨｚに及ぶ映１象信号
を記録再生するだめに回転ヘッドで相対速度を高め周波
数帯域幅と信号Ｃ／Ｎを向上させているが、音声信号は
テープの走行方向に直接長手方向記録する方法が採られ
ている。しかし、前述の特殊ＶＴＲで長時間記録再生を
実現するためには、カセットサイズが小型のためテープ
速度を従来ＶＴＲの１〜％に抑える必要がある。この場
合、従来の音声信号に比べて再生帯域が数ＫＨｚと狭く
なるだけでなく、Ｓ／Ｎも大巾に劣化し、Ｈｉ−Ｆｉと
は程遠いものとなる。そこで、これら欠点を改善するだ
けでなく、より積極的に音質を向上させる方法の一つと
して、音声信号をディジタル化し、−フィールド単位の
音声信号を圧縮し、テープの片側に直接記録することが
考えられている。この記録フォーマットの一例を第゛１
図に、信号処理タイミングの一例を第２図に示す。この
場合、ディジタル信号は直接ディジタル変調し記録する
方法が採られるが、ディジタル変調方式も記録媒体や走
行性能に応じて各種選択する必要がある。選択に際して
は各種変調方式の中から、１．セルフクロッキングが可
能なこと、２．最小磁化反転間隔Ｔｍ１ｎが大きいこと
、即ち、最高記録周波数が低いこと、ａ最大磁化反転間
隔Ｔｍａｘが小さいこと、即ち、セルフクロッキングす
るだめの位相情報が時間的に頻繁に得られること、４検
出窓幅ＴＷが大きいこと、ν１］ち、連続性ノイズに対
するＳ／Ｎがよく、又、クロストークに強いこと、６．
変換取扱い単位ビット数ｍ。
符号自体に直流成分の含まれないＤＣフリーコードの中
のＭ２コードの変調を比較的に簡単な回路構成で実現す
ることができるディジタル変調装置を提供することにあ
る、 最近、従来の民生用ビデオテープレコーダ（以下ＶＴＲ
という）に比べてカセットサイズが小型でしかもカメラ
一体型の小型軽量である特殊ＶＴＲの開発が行なわれて
いる。この種のＶＴＲは使用目的により短時間記録再生
型のものと長時間記録再生型のものとが考えられる。当
然のこと、なから、ＶＴＲは数ＭＨｚに及ぶ映１象信号
を記録再生するだめに回転ヘッドで相対速度を高め周波
数帯域幅と信号Ｃ／Ｎを向上させているが、音声信号は
テープの走行方向に直接長手方向記録する方法が採られ
ている。しかし、前述の特殊ＶＴＲで長時間記録再生を
実現するためには、カセットサイズが小型のためテープ
速度を従来ＶＴＲの１〜％に抑える必要がある。この場
合、従来の音声信号に比べて再生帯域が数ＫＨｚと狭く
なるだけでなく、Ｓ／Ｎも大巾に劣化し、Ｈｉ−Ｆｉと
は程遠いものとなる。そこで、これら欠点を改善するだ
けでなく、より積極的に音質を向上させる方法の一つと
して、音声信号をディジタル化し、−フィールド単位の
音声信号を圧縮し、テープの片側に直接記録することが
考えられている。この記録フォーマットの一例を第゛１
図に、信号処理タイミングの一例を第２図に示す。この
場合、ディジタル信号は直接ディジタル変調し記録する
方法が採られるが、ディジタル変調方式も記録媒体や走
行性能に応じて各種選択する必要がある。選択に際して
は各種変調方式の中から、１．セルフクロッキングが可
能なこと、２．最小磁化反転間隔Ｔｍ１ｎが大きいこと
、即ち、最高記録周波数が低いこと、ａ最大磁化反転間
隔Ｔｍａｘが小さいこと、即ち、セルフクロッキングす
るだめの位相情報が時間的に頻繁に得られること、４検
出窓幅ＴＷが大きいこと、ν１］ち、連続性ノイズに対
するＳ／Ｎがよく、又、クロストークに強いこと、６．
変換取扱い単位ビット数ｍ。
ｎが小さいこと、などを考慮する必要７５玉ある。又、
ＶＴＲの様に記録再生に交流結合素子（ｆｌｌえば、回
転トランスを通したヘット）を通して西己碌電流波形を
伝送する場合、直流成分を持′）ｄ己録゛亀流波形は歪
むし、再生信号から記録電流と同じ様な波形を再生する
ために積分検出を彩用する場合にも交流結合素子によっ
て失なわれた直流成分は再生することができなくなる。
ＶＴＲの様に記録再生に交流結合素子（ｆｌｌえば、回
転トランスを通したヘット）を通して西己碌電流波形を
伝送する場合、直流成分を持′）ｄ己録゛亀流波形は歪
むし、再生信号から記録電流と同じ様な波形を再生する
ために積分検出を彩用する場合にも交流結合素子によっ
て失なわれた直流成分は再生することができなくなる。
従って、符号自体に直流成分の含まれないＤＣフリーコ
ードも重要となる。ＤＣフリーコードとしては、最近、
゛ディンタルＶＴＲの関連で各種考案されており、例え
ば、１、Ｍ２、’２．ＺＭ、 ａ８−１０ブロックコー
ド、４スクランブル、インタリーブＮＲＺｉなどがある
。
ードも重要となる。ＤＣフリーコードとしては、最近、
゛ディンタルＶＴＲの関連で各種考案されており、例え
ば、１、Ｍ２、’２．ＺＭ、 ａ８−１０ブロックコー
ド、４スクランブル、インタリーブＮＲＺｉなどがある
。
本発明は前述のＬ）Ｃフリーフードの中のＭ２コーＹ゛
の変調装置を比較的簡単な構成で実現するもめであり、
従来のディジタルオーディオテープレコーダ等で使用さ
れているＭＦＭ変調装置としてもスイッチひとつの切換
で簡単に利用できる利点を有するものである。
の変調装置を比較的簡単な構成で実現するもめであり、
従来のディジタルオーディオテープレコーダ等で使用さ
れているＭＦＭ変調装置としてもスイッチひとつの切換
で簡単に利用できる利点を有するものである。
以下、本発明のディジタル変調装置について実施例の図
面と共に説明する。まず、ＭＦＭとＭ’＋７）変調規則
を述べる。ＭＦＭはビット″１パを反転ありに対応させ
、ビット” Ｏ”を反転なしに対応させる。さらにＦＭ
と同じようにビットとビットの境界でも反転させる。た
だし、ピノ） ” Ｏ”とピッドｏ１１の境界たけで反
転させる。一方、Ｍ２は１が２個以上礫続口たときに、
最後のピッド１°′による磁化反転をしたり、しなかっ
たりする。反転するかしないかは信号の直流成分がでな
い様に決める。
面と共に説明する。まず、ＭＦＭとＭ’＋７）変調規則
を述べる。ＭＦＭはビット″１パを反転ありに対応させ
、ビット” Ｏ”を反転なしに対応させる。さらにＦＭ
と同じようにビットとビットの境界でも反転させる。た
だし、ピノ） ” Ｏ”とピッドｏ１１の境界たけで反
転させる。一方、Ｍ２は１が２個以上礫続口たときに、
最後のピッド１°′による磁化反転をしたり、しなかっ
たりする。反転するかしないかは信号の直流成分がでな
い様に決める。
ここで、ＭＦＭと虻の直流成分、即ち１．ベースライン
変動の比較と変調波形の比較例を第３図に示す。この場
合の直流成分を見積もるだめには、正の最小パルス幅に
対して＋１、負の最小パルス幅に対して−１、その２倍
のパルス幅に対・して士２というように゛鴫荷°′を仮
定して計数すればよい。この累積電荷が非常に大きくな
る波形は直流成分（ベースライン変動）を持っｔいる。
変動の比較と変調波形の比較例を第３図に示す。この場
合の直流成分を見積もるだめには、正の最小パルス幅に
対して＋１、負の最小パルス幅に対して−１、その２倍
のパルス幅に対・して士２というように゛鴫荷°′を仮
定して計数すればよい。この累積電荷が非常に大きくな
る波形は直流成分（ベースライン変動）を持っｔいる。
第４図は本発明のディジタル変調装置の一実施例を示し
ており、第４図において、Ａｉ、ｊ：Ｍ Ｆ Ｍ変調回
路、Ｂはゲートパルス発生回路であり、累積電荷を計数
し、累積電荷が零でない場合は連続するピッド１″の最
後のピッド１′のところでゲートパルスを発生する。Ｃ
はＭＦＭ変調回路とＭ２変調回路とを選択するゲート回
路であり、スイッチＳＷが１の場合は前述の条件ゲート
パルスの通過を妨げることでＭＦＭ変調出力を得、スイ
ッチＳＷが２の場合はゲートパルスを通過させ、Ｍ２変
調出カケ得るものである。１は変調回路入力端子であり
、ＮＲＺで与えられる変調回路入力信号ａが加えられる
。、２はクロックパルス入力端子であり、変調回路入力
信号ａのデータの中央に立ちＬリエノジを有するクロッ
クパルスｂが加えられる。このクロックパルスｂはデー
タの中のビット”１″を検出するために使われる。３は
クロックパルス入力端子であり、データとデータの境界
に立ち下りエツジを有するクロックパルスＣが加えられ
る。このクロックパルスＣはピッド’ ｏ ” トビノ
ド”ｏ”の境界を検出するために関われる。
ており、第４図において、Ａｉ、ｊ：Ｍ Ｆ Ｍ変調回
路、Ｂはゲートパルス発生回路であり、累積電荷を計数
し、累積電荷が零でない場合は連続するピッド１″の最
後のピッド１′のところでゲートパルスを発生する。Ｃ
はＭＦＭ変調回路とＭ２変調回路とを選択するゲート回
路であり、スイッチＳＷが１の場合は前述の条件ゲート
パルスの通過を妨げることでＭＦＭ変調出力を得、スイ
ッチＳＷが２の場合はゲートパルスを通過させ、Ｍ２変
調出カケ得るものである。１は変調回路入力端子であり
、ＮＲＺで与えられる変調回路入力信号ａが加えられる
。、２はクロックパルス入力端子であり、変調回路入力
信号ａのデータの中央に立ちＬリエノジを有するクロッ
クパルスｂが加えられる。このクロックパルスｂはデー
タの中のビット”１″を検出するために使われる。３は
クロックパルス入力端子であり、データとデータの境界
に立ち下りエツジを有するクロックパルスＣが加えられ
る。このクロックパルスＣはピッド’ ｏ ” トビノ
ド”ｏ”の境界を検出するために関われる。
４は？ロックパルス入力端子であり、データクロックの
２倍のクロックパルスＰが、７ＪＯえられる。５は変調
出力端子で、Ｍ２変調出カｑが出力される。
２倍のクロックパルスＰが、７ＪＯえられる。５は変調
出力端子で、Ｍ２変調出カｑが出力される。
上記ＭＦＭ変調回路Ａはインバータ１１、遅延フリップ
フロップ（以下Ｄ−ＦＦという） １２ 、１３゜１４
、ＯＲ回路１５．１６、ＮＡＮＤ回路１７．．１８、Ａ
ＮＤ回路１９およびフリップフロップ（以下ＦＦという
）２０より構成されている。上記ＮＡＮＤ回路１７は変
調回路入力信号５ａを遅延させたデータｈに関し、ピノ
） ” １ ”の中点情報パルス１を出力する。上記Ｏ
Ｒ回路１６はビット” ｏ ”とピノｉ’ｏ’“の境界
情報パルスｋを一出力する。上記ＮＡＮＤ回路１８はこ
れら両方のパルスをまとめたパルスｌを出力するもので
、ＭＦＭ変調の場合はそのままのパルスがＡＮＤ回路１
９より出力されることとなる。またＭＦＭ変調の場合は
このＡＮＤ回路１９からのパルスの立ちＬがりエツジで
反転を繰り返えすことによってＦＦ２０からＭＦＭ変調
出力が得られる。北記ゲートパルス発生回路Ｂは単安定
マルチバイブレータ２１，２２．Ｄ−ＦＦ２３、ＡＮＤ
回路２４ 、ＮＡＮＤ回路２５，２６、ＯＲ回路２７．
４ビツトアツプダウンカウンタ２８およびＲ−Ｓフリッ
プフロップ（以下Ｒ−８ＦＦという）２９より構成され
ている。また、ゲート回路ＣはスイッチＳＷとＯＲ回路
３１で構成されている。
フロップ（以下Ｄ−ＦＦという） １２ 、１３゜１４
、ＯＲ回路１５．１６、ＮＡＮＤ回路１７．．１８、Ａ
ＮＤ回路１９およびフリップフロップ（以下ＦＦという
）２０より構成されている。上記ＮＡＮＤ回路１７は変
調回路入力信号５ａを遅延させたデータｈに関し、ピノ
） ” １ ”の中点情報パルス１を出力する。上記Ｏ
Ｒ回路１６はビット” ｏ ”とピノｉ’ｏ’“の境界
情報パルスｋを一出力する。上記ＮＡＮＤ回路１８はこ
れら両方のパルスをまとめたパルスｌを出力するもので
、ＭＦＭ変調の場合はそのままのパルスがＡＮＤ回路１
９より出力されることとなる。またＭＦＭ変調の場合は
このＡＮＤ回路１９からのパルスの立ちＬがりエツジで
反転を繰り返えすことによってＦＦ２０からＭＦＭ変調
出力が得られる。北記ゲートパルス発生回路Ｂは単安定
マルチバイブレータ２１，２２．Ｄ−ＦＦ２３、ＡＮＤ
回路２４ 、ＮＡＮＤ回路２５，２６、ＯＲ回路２７．
４ビツトアツプダウンカウンタ２８およびＲ−Ｓフリッ
プフロップ（以下Ｒ−８ＦＦという）２９より構成され
ている。また、ゲート回路ＣはスイッチＳＷとＯＲ回路
３１で構成されている。
第６図は上述したディジタル変調装置のＭ２変調時のタ
イルグチヤードを示しており、符号ａ〜Ｕは第４図の符
号ａ −ｕに対応している。
イルグチヤードを示しており、符号ａ〜Ｕは第４図の符
号ａ −ｕに対応している。
次にＬ述したディジタ・し変調装置のＭ２変調動作につ
いて第４図、第６図にもとすいて詳細に説明する。
いて第４図、第６図にもとすいて詳細に説明する。
Ｍ２の変調規則はＭＦＭの変調規則のうち、複数個のビ
ット” １ ”が連続する場合、最初のビットＩＩ Ｏ
ｌｌから最後のビット°“１′′までの累積電荷を計数
し、これが零でない場合は最後のビット“１″の反転を
なしとするものと考えることができる。
ット” １ ”が連続する場合、最初のビットＩＩ Ｏ
ｌｌから最後のビット°“１′′までの累積電荷を計数
し、これが零でない場合は最後のビット“１″の反転を
なしとするものと考えることができる。
したがって、Ｍ２の場合は、連続するビット”１″の最
後のビットＬ＋ １”′を検出し、累積電荷の状態に応
じて、反転ありなしを対応させる必要がある。
後のビットＬ＋ １”′を検出し、累積電荷の状態に応
じて、反転ありなしを対応させる必要がある。
このため、まず、変調回路入力信号ａを単安定マルチバ
イブレータ２１に〃ｕえ変調回路入力信号ｄのデータの
立ち下がりでパルスｅを作り、単一あるいは連続するビ
ット”１°゛の最後のビット”１°゛を検出する。この
パルスｅの中から単一のビット１１１１＋検出パルスを
除外し、連続するビット”１″の最後のピノ） ” １
”情報を検出するために、変調回路入力信号ａをＤ−
ＦＦ１２ 、１３ 、１４を通して１．５Ｔだけ遅延さ
せたパルスｆを得、このパルスｆで前記パルスｅにゲー
トをかけ、ＡＮＤ回路２４にパルスｑを得る。さらに、
累積電荷が零でない場合はこのパルスｑを使い、前記パ
ルスｌのうちの連続するピッド１′′の最後のピッド１
“の反転情報パルスにゲートをかけ除外する。
イブレータ２１に〃ｕえ変調回路入力信号ｄのデータの
立ち下がりでパルスｅを作り、単一あるいは連続するビ
ット”１°゛の最後のビット”１°゛を検出する。この
パルスｅの中から単一のビット１１１１＋検出パルスを
除外し、連続するビット”１″の最後のピノ） ” １
”情報を検出するために、変調回路入力信号ａをＤ−
ＦＦ１２ 、１３ 、１４を通して１．５Ｔだけ遅延さ
せたパルスｆを得、このパルスｆで前記パルスｅにゲー
トをかけ、ＡＮＤ回路２４にパルスｑを得る。さらに、
累積電荷が零でない場合はこのパルスｑを使い、前記パ
ルスｌのうちの連続するピッド１′′の最後のピッド１
“の反転情報パルスにゲートをかけ除外する。
累積電荷を計数するために、変調回路入力信号ａをＤ−
ＦＦ１２．１３を通して１．ｏ’ｒだけ遅延させだパル
スｈに関し、連続するビット”１ ’“の最初のビット
” Ｏ”の前縁検出パルス０をＮＡＮＤ回路２５に得、
これにより４ビツトアツプダウンカウンタ（例えば７４
Ｆ１９１ ）２８をクリヤする。
ＦＦ１２．１３を通して１．ｏ’ｒだけ遅延させだパル
スｈに関し、連続するビット”１ ’“の最初のビット
” Ｏ”の前縁検出パルス０をＮＡＮＤ回路２５に得、
これにより４ビツトアツプダウンカウンタ（例えば７４
Ｆ１９１ ）２８をクリヤする。
このアップダウンカウンタ２８で累積電荷をカウントす
る。ＮＡＮＤ回路２５からの前縁検出パルス０でクリヤ
された後、データクロックの２倍のクロックｐをアンプ
あるいはダウンカウントする。
る。ＮＡＮＤ回路２５からの前縁検出パルス０でクリヤ
された後、データクロックの２倍のクロックｐをアンプ
あるいはダウンカウントする。
４ビツトアツプダウンカウンタ２８の出力ＱＡ−ＱをＯ
Ｒ回路２７でゲートし、カラン） ” Ｏ’”を検出す
る。このＯＲ回路２７の出力ＳのカウントＩＩ Ｏｌｌ
と前記ＡＮＤ回路２４のパルスｑとが一致する場合は累
積電荷が零となっていることを表わしている。ここで、
ＡＮＤ回路２４のパルスｑの位置でカウンタ２８の０１
（ゲート出力Ｓが零でない場合は電荷が同極性で累積し
つづけることを意味するための連続するビット” １
”の最後のビット１ｊ１１＋に反転なしを対応させるだ
めのゲートパルスＵを発生させる必要かめる。ゲートパ
ルスＵは−ペルス８とパルスｑよりＮＡＮＤ回路２６を
通してパルスｔを発生させ、Ｒ−８ＦＦ２９をセットす
る。パルスＢが零・０場合は連続ｒるビット”１”の最
後のピノ） ” １ ”ではそのまま反転ありを対応さ
せるため、Ｒ−３ＦＦ２９をリセットしておく、又、ア
ップダウンカウンタ２８のアップダウンの切り換えは変
調出力ｑで行なう。以上の動作により出力端子５にＭ２
の変調出力が得ら扛る。
Ｒ回路２７でゲートし、カラン） ” Ｏ’”を検出す
る。このＯＲ回路２７の出力ＳのカウントＩＩ Ｏｌｌ
と前記ＡＮＤ回路２４のパルスｑとが一致する場合は累
積電荷が零となっていることを表わしている。ここで、
ＡＮＤ回路２４のパルスｑの位置でカウンタ２８の０１
（ゲート出力Ｓが零でない場合は電荷が同極性で累積し
つづけることを意味するための連続するビット” １
”の最後のビット１ｊ１１＋に反転なしを対応させるだ
めのゲートパルスＵを発生させる必要かめる。ゲートパ
ルスＵは−ペルス８とパルスｑよりＮＡＮＤ回路２６を
通してパルスｔを発生させ、Ｒ−８ＦＦ２９をセットす
る。パルスＢが零・０場合は連続ｒるビット”１”の最
後のピノ） ” １ ”ではそのまま反転ありを対応さ
せるため、Ｒ−３ＦＦ２９をリセットしておく、又、ア
ップダウンカウンタ２８のアップダウンの切り換えは変
調出力ｑで行なう。以上の動作により出力端子５にＭ２
の変調出力が得ら扛る。
以上、詳述したように本発明によれば、比較的簡単な構
成でＭＦＭとＭ２の両方の変調を得ることカテキ、ＶＴ
ＲのようなりＣ記録再生のできない場合にも威力を発揮
することができる利点を有する。
成でＭＦＭとＭ２の両方の変調を得ることカテキ、ＶＴ
ＲのようなりＣ記録再生のできない場合にも威力を発揮
することができる利点を有する。
第１図はＶＴＩ（によるＰＣＭ時間軸圧縮記録例を示し
、ａはそのテープパス図、ｂはそのテープハターン図、
第２図ｄはそのタイミングチャート、第２図すはその信
号配列図、第３図はＭＦＭとＭ２のベースライン（直流
）変動比較図、第４図は本発明のディジタル変調装置の
一実施例を示すブロック図、第５図はそのタイミングチ
ャートである。 Ａ、、、ＭＦＭ変調回路、Ｂ・・ ゲートパルス発生回
路、Ｃ−・・・・ゲート回路、１１ ・・イン・く−タ
、１２〜１４ 、２ａ−遅延フリップフロップ、１５
、１６ 、２７ 、３ｌ−ＯＲ回路、１了、１８゜２５
、２６−− ＮＡＮＤ回路、１９ 、２４−４ＮＤ回
路、２ｏ フリノグフロノプ、２１．２２・・単安定
マルチバイブレータ、２９ ・Ｒ−Ｓフリップフロップ
、ＳＷ〜 −−スイッチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ユ − 庫 第２図 α １′−１１４，ノ嘉＋’＊ｍ” 一し’ＩＤＥθ −＋＆Ｌｋ＃Ｗｐ−ｐ−Ａ（ＩＤＬａ
−ｒ −−ｍＭ、〒ｐ、中−一一）輪’ＤＬＩ−７−
ｍ第３図 α
、ａはそのテープパス図、ｂはそのテープハターン図、
第２図ｄはそのタイミングチャート、第２図すはその信
号配列図、第３図はＭＦＭとＭ２のベースライン（直流
）変動比較図、第４図は本発明のディジタル変調装置の
一実施例を示すブロック図、第５図はそのタイミングチ
ャートである。 Ａ、、、ＭＦＭ変調回路、Ｂ・・ ゲートパルス発生回
路、Ｃ−・・・・ゲート回路、１１ ・・イン・く−タ
、１２〜１４ 、２ａ−遅延フリップフロップ、１５
、１６ 、２７ 、３ｌ−ＯＲ回路、１了、１８゜２５
、２６−− ＮＡＮＤ回路、１９ 、２４−４ＮＤ回
路、２ｏ フリノグフロノプ、２１．２２・・単安定
マルチバイブレータ、２９ ・Ｒ−Ｓフリップフロップ
、ＳＷ〜 −−スイッチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ユ − 庫 第２図 α １′−１１４，ノ嘉＋’＊ｍ” 一し’ＩＤＥθ −＋＆Ｌｋ＃Ｗｐ−ｐ−Ａ（ＩＤＬａ
−ｒ −−ｍＭ、〒ｐ、中−一一）輪’ＤＬＩ−７−
ｍ第３図 α
Claims (2)
- （１）パルス符号変調されたディジタル信号であるＮＨ
２Ｏ形で与えられる入力データのデータビット周期Ｔだ
け遅延させたパルスと上記入力データのビットの中点に
位相情報を有する細い立ち上がりパルスのＮＡＮＤをと
ることでピッド″１゛′の中点に対応したパルスを得、
上記入力データを１．５Ｔたけ遅延させたパルスと−Ｆ
記入入力−タをＴたけ遅延させたパルスのＯＲをとり、
このパルスとビットとビットの境界に位相情報を有する
細い立ちＦがりパルスの０Ｒ（ｚとることでピッドｏｏ
”′の境界パルスを得、これら両者のＮＡＮＤをとるこ
とで、変調用クロックパルスを得るＡＶＩＦＭ変調手段
と、ト記入力データをＴたけ遅延させたパルスの立ち上
がりに位相情報を有する細い立ち上りパルスと、上記入
力データを２．６Ｔ遅延させたパルスのＮＡＮＤでクリ
ヤパルスを得、このクリヤパルスの立ち下がりエツジと
立ち上りエツジが位相同期し、かつ周期Ｔ／２を有する
。Ｃヒスをクロック入力とする４ビツトアツプダウンカ
ウンタを上記クリヤパルスでクリヤし、カウントアツプ
あるいはダウンすることで得られる出力からカウントｎ
ｏＩ＋のパルスを得、上記入力データを１．６Ｔ遅延
させたパルスと上記入力データの立ち下がりに位相情報
を有する細い立ち上がり・くルスのＡＮＤをとることで
得られる複数個連続するビットＮ１１１のうち最後のビ
ット”１゛°に対応する）（パルスと上記カウント”Ｏ
＋＋のパルスとのＮＡＮＤで得られるパルスでＲ−Ｓフ
リップフロップをセットし、上記カウント ｏ パルス
でＲ−Ｓフリップフロップをクリヤすることで累積電荷
”ＮＱＮＺＥＲＯ”パルスを得るゲートパルス発生手段
を備え、この”Ｎ０ＮＺＥＲＯ’”パルスで上記変調用
クロじクツくパルスをＡＮＤして最終変調クロック・く
パルスを得、この最終変調クロック、Ｓルスの立ち上り
でフリップフロップし、Ｍ変調出力波形を得、かつこの
ｉ変調出力で上記アップダウンカウンタのアップとダラ
ンを切り換えるように構成したことを特徴とするディジ
タル変調装置。 - （２） ”Ｎ０ＮＺＥＲＯ”パルスを禁止することに
よりＭＦＭ変調出力を得るようにしたことを特徴とする
特許請求の範囲第１項のディジタル変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3339282A JPS58150114A (ja) | 1982-03-02 | 1982-03-02 | ディジタル変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3339282A JPS58150114A (ja) | 1982-03-02 | 1982-03-02 | ディジタル変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58150114A true JPS58150114A (ja) | 1983-09-06 |
| JPH0452656B2 JPH0452656B2 (ja) | 1992-08-24 |
Family
ID=12385314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3339282A Granted JPS58150114A (ja) | 1982-03-02 | 1982-03-02 | ディジタル変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58150114A (ja) |
-
1982
- 1982-03-02 JP JP3339282A patent/JPS58150114A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452656B2 (ja) | 1992-08-24 |
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