JPS58143611A - 増幅器のバイアス制御装置 - Google Patents
増幅器のバイアス制御装置Info
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- JPS58143611A JPS58143611A JP57026364A JP2636482A JPS58143611A JP S58143611 A JPS58143611 A JP S58143611A JP 57026364 A JP57026364 A JP 57026364A JP 2636482 A JP2636482 A JP 2636482A JP S58143611 A JPS58143611 A JP S58143611A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は増幅器のバイアス制御装置に関し、特に８ＥＰ
Ｐ （ｓｃｎｇｌｅ ｅｎｄｅｄ ｐｕｓｈ−ｐｔＬｌ
ｌ）構成の増幅器におけるアイドル電流の自動調整をな
すバイアス制御装置に関するものである。
Ｐ （ｓｃｎｇｌｅ ｅｎｄｅｄ ｐｕｓｈ−ｐｔＬｌ
ｌ）構成の増幅器におけるアイドル電流の自動調整をな
すバイアス制御装置に関するものである。
５ＥＰＰ方式の増幅器における出力増幅素子の直流バイ
アスであるアイドル電流の調整は、バリスタやサーミス
タ等の温度補償用素子と可変抵抗器によるマニュアル調
整が主である。従って、時間、温度の変化に伴ってアイ
ドル電流が変化し易いと共に、電源投入時から一定のア
イドル電流値になるには数分乃至数十分の時間を要し、
又入力信号の大小によって動作点が変動することによる
いわゆるサーマルディストーショ／（熱的混変調歪）を
発生する欠点がある。Ｂ級の場合、第２図に示す様に１
対の出力トランジスタの各伝達特性の合成伝達特性がノ
ンリニアであるためクロスオーバ歪、スイッチング歪そ
の他の歪がそのまま導出されてしまう。また、Ａ級とし
てプッシュプル動作させても偶数次歪はある程度打ち消
せるが奇数次歪はむしろ増大されてしまう。
アスであるアイドル電流の調整は、バリスタやサーミス
タ等の温度補償用素子と可変抵抗器によるマニュアル調
整が主である。従って、時間、温度の変化に伴ってアイ
ドル電流が変化し易いと共に、電源投入時から一定のア
イドル電流値になるには数分乃至数十分の時間を要し、
又入力信号の大小によって動作点が変動することによる
いわゆるサーマルディストーショ／（熱的混変調歪）を
発生する欠点がある。Ｂ級の場合、第２図に示す様に１
対の出力トランジスタの各伝達特性の合成伝達特性がノ
ンリニアであるためクロスオーバ歪、スイッチング歪そ
の他の歪がそのまま導出されてしまう。また、Ａ級とし
てプッシュプル動作させても偶数次歪はある程度打ち消
せるが奇数次歪はむしろ増大されてしまう。
本発明は上述した点に鑑みなされたものであり、増幅素
子の直流バイアス電流を略一定住するようにして回路の
安定化を図り得ると共に、クロスオーバ歪、スイッチン
グ歪その他の歪の低減が可能な増幅器のバイアス制御装
置を提供することを目的とする。
子の直流バイアス電流を略一定住するようにして回路の
安定化を図り得ると共に、クロスオーバ歪、スイッチン
グ歪その他の歪の低減が可能な増幅器のバイアス制御装
置を提供することを目的とする。
本発明による増幅器のバイアス制御装置は、増幅素子の
出力電極と回路出力端との間に抵抗ブリッジ回路を設け
、このブリッジ回路で検出された電圧と入力信号レベル
に応じた電圧との差を誤差増幅器で検出し、この誤差出
力に応じて増幅素子の直流バイアスを、制御する構成と
なっている。
出力電極と回路出力端との間に抵抗ブリッジ回路を設け
、このブリッジ回路で検出された電圧と入力信号レベル
に応じた電圧との差を誤差増幅器で検出し、この誤差出
力に応じて増幅素子の直流バイアスを、制御する構成と
なっている。
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す回路ブロック図である
。本図において、入力信号ｖｚは出力増幅素子であるト
ランジスタＱ１αの直流ノ（イアスを制御する可変バイ
アス回路１αを経てトランジスタＱ、ｃＬのベース入力
となると共に、定電圧電源２α。
。本図において、入力信号ｖｚは出力増幅素子であるト
ランジスタＱ１αの直流ノ（イアスを制御する可変バイ
アス回路１αを経てトランジスタＱ、ｃＬのベース入力
となると共に、定電圧電源２α。
抵抗島及び定電圧電源２ｈ並びに可変バイアス回路１ｂ
を経てトランジスタＱ１ｈのベース入力となる。
を経てトランジスタＱ１ｈのベース入力となる。
トランジスタＱ、α、Ｑ＋ｂはエミッタフォロアでかつ
８級８ＥＰＰ構成であり、両エミッタは抵抗Ｒ，ａ。
８級８ＥＰＰ構成であり、両エミッタは抵抗Ｒ，ａ。
ＲｓＡを介して共通接続されており、この共通接続点α
の信号Ｖ。′が抵抗馬を介して回路出力ｖ０となって図
示せぬスピーカ等の負荷をプッシュプル駆動する。抵抗
ＲＩａとＲ２及び抵抗Ｒ＋ｂと現とは、それぞれ、トラ
ンジスタＱｌ（Ｚ 、 Ｑ＋ｈの各エミッタと回路出力
端との間に直列接続されていることになる。
の信号Ｖ。′が抵抗馬を介して回路出力ｖ０となって図
示せぬスピーカ等の負荷をプッシュプル駆動する。抵抗
ＲＩａとＲ２及び抵抗Ｒ＋ｂと現とは、それぞれ、トラ
ンジスタＱｌ（Ｚ 、 Ｑ＋ｈの各エミッタと回路出力
端との間に直列接続されていることになる。
これら直列接続回路の各々と並列に抵抗Ｒ３α、Ｒ４α
及びＲｓｂ 、 ＲＪが設けられており、抵抗Ｒ８ａと
Ｒｌａとが、又抵抗ｎｓｈとＲ４，６とが夫々トランジ
スタＱ、α。
及びＲｓｂ 、 ＲＪが設けられており、抵抗Ｒ８ａと
Ｒｌａとが、又抵抗ｎｓｈとＲ４，６とが夫々トランジ
スタＱ、α。
Ｑ、ｈの各エミッタと回路出力端との間に直列接続され
ている。従って、抵抗Ｒ１α、 Ｒ２，Ｒ３α及びＲ４
αによりまた、抵抗ＲＩｂ、 Ｒ２、Ｒｓｂ及びＲ４ｂ
により夫々ブリッジ回路が構成されていることになる０ 抵抗Ｒ８αとＲ４αとの共通接続点すから誤差増幅器３
αの一人力が導出されており、又抵抗Ｒ３ｂとＲ４ｂと
の共通接続点から誤差増幅器３ｈの一人力が導出されて
いる。誤差増幅器３α及び３ｂの他入力としては、入力
信号ｖｔの電圧を夫々定電圧電源２α。
ている。従って、抵抗Ｒ１α、 Ｒ２，Ｒ３α及びＲ４
αによりまた、抵抗ＲＩｂ、 Ｒ２、Ｒｓｂ及びＲ４ｂ
により夫々ブリッジ回路が構成されていることになる０ 抵抗Ｒ８αとＲ４αとの共通接続点すから誤差増幅器３
αの一人力が導出されており、又抵抗Ｒ３ｂとＲ４ｂと
の共通接続点から誤差増幅器３ｈの一人力が導出されて
いる。誤差増幅器３α及び３ｂの他入力としては、入力
信号ｖｔの電圧を夫々定電圧電源２α。
２ｈの定電圧士ＶＤだけ上下にレベルシフトした電圧が
用いられている。誤差増幅器３α、３ｈの各誤差出′７ カはスイッチング回路４α、４ｂを介して可変バイアス
回路１α、１ｂに制御信号として印加される。スイッチ
ング回路４ａ 、 ４ｈは、ブリッジ回路の０点の電圧
ｖｏ′とｄ点の電圧ｖ０とを２人力とするゼロクロスコ
ンパレータ５α、 ５ｂの出力に応答して誤差増幅器３
α、３ｈの誤差出力を選択的に可変バイアス回路１α。
用いられている。誤差増幅器３α、３ｈの各誤差出′７ カはスイッチング回路４α、４ｂを介して可変バイアス
回路１α、１ｂに制御信号として印加される。スイッチ
ング回路４ａ 、 ４ｈは、ブリッジ回路の０点の電圧
ｖｏ′とｄ点の電圧ｖ０とを２人力とするゼロクロスコ
ンパレータ５α、 ５ｂの出力に応答して誤差増幅器３
α、３ｈの誤差出力を選択的に可変バイアス回路１α。
１ｈに供給する。６α、６ｂは定電流源である。
かかる構成において、まず入力信号Ｚ／ｚの正の半サイ
クルについて考えるに、トランジスタＱ１αのアイドル
電流をＩｄ、出力電流をｔｃＬとすると、Ｃ−ｄ間の電
圧’Ｊｃｄは、 Ｖｃｄ ＝ Ｒ，、（Ｉｄ ＋ ｚａ ）＋Ｒｔ ”
’ａ ・”（１）となる。また、ｂ−０間の電
圧ｖｂαは、とアよる。従って、Ｒ１（Ｚ ： ”２＝
Ｒａａ ： Ｒ４（Ｚなる条件すなわちブリッジ平衡
条件を満足しているものとすれば、（２）式は、 となるから、ｂ−０間の電圧を検出することによりトラ
ンジスタＱ１αに流れるアイドル電流Ｉｄを検出するこ
とが可能となる。入力信号１４１の負の半サイクルにつ
いても同様である。
クルについて考えるに、トランジスタＱ１αのアイドル
電流をＩｄ、出力電流をｔｃＬとすると、Ｃ−ｄ間の電
圧’Ｊｃｄは、 Ｖｃｄ ＝ Ｒ，、（Ｉｄ ＋ ｚａ ）＋Ｒｔ ”
’ａ ・”（１）となる。また、ｂ−０間の電
圧ｖｂαは、とアよる。従って、Ｒ１（Ｚ ： ”２＝
Ｒａａ ： Ｒ４（Ｚなる条件すなわちブリッジ平衡
条件を満足しているものとすれば、（２）式は、 となるから、ｂ−０間の電圧を検出することによりトラ
ンジスタＱ１αに流れるアイドル電流Ｉｄを検出するこ
とが可能となる。入力信号１４１の負の半サイクルにつ
いても同様である。
ゼロクロスコンパレータ５αは０点の電圧Ｖａとｄ点の
電圧ＶｄがＶα≧Ｖｄの時即ち正の半サイクル又は無信
号時にスイッチング回路４αをオン（導通状態）にし、
Ｖα＜ｖｄＯ時即ち負の半サイクルの時はスイッチング
回路４αをオフ（非導通状態）にする。一方、ゼロクロ
スコンパレータ５ｂはｖｄ≧Ｖαノ時スイッチング回路
４ｂをオンにし、ｖｄ＜ｖαの時はオフさせるｍＫゼロ
クロスコｙノ（レータ５σとは対称の動作をする。従り
て、無信号時はＶσ＝Ｖｄであるから、正、負の帰還ル
ープは同時に働く。ここで誤差増幅器３ａ 、 ３ｂの
誤差入力をｖ＋、ｒ ｖ＋ｂとすると、抵抗Ｒｉの両端
電圧ＩＢＲＢは、 となる。そして可変バイアス回路ｌα、１ｂ及び誤差増
幅器３α、３ｈの利得積が十分大きければ、誤差入力ｖ
＋ａ ＋ ｖｓｂは十分小さく、無視出来るので、（４
）式なる式が導出され、Ｉｓは定電流である故、アイド
ル電流Ｉｄは入力信号の有無に関係なく常に一定となる
。
電圧ＶｄがＶα≧Ｖｄの時即ち正の半サイクル又は無信
号時にスイッチング回路４αをオン（導通状態）にし、
Ｖα＜ｖｄＯ時即ち負の半サイクルの時はスイッチング
回路４αをオフ（非導通状態）にする。一方、ゼロクロ
スコンパレータ５ｂはｖｄ≧Ｖαノ時スイッチング回路
４ｂをオンにし、ｖｄ＜ｖαの時はオフさせるｍＫゼロ
クロスコｙノ（レータ５σとは対称の動作をする。従り
て、無信号時はＶσ＝Ｖｄであるから、正、負の帰還ル
ープは同時に働く。ここで誤差増幅器３ａ 、 ３ｂの
誤差入力をｖ＋、ｒ ｖ＋ｂとすると、抵抗Ｒｉの両端
電圧ＩＢＲＢは、 となる。そして可変バイアス回路ｌα、１ｂ及び誤差増
幅器３α、３ｈの利得積が十分大きければ、誤差入力ｖ
＋ａ ＋ ｖｓｂは十分小さく、無視出来るので、（４
）式なる式が導出され、Ｉｓは定電流である故、アイド
ル電流Ｉｄは入力信号の有無に関係なく常に一定となる
。
次に出力信号電圧Ｖ。と入力信号電圧νｔとの関係を正
の半サイクルについて考えるに、可変（４アス回路１α
の入吻出力端間の電圧をυｆ、トランジスタＱ１ａのベ
ース入力電圧をｔＪＢ、トランジスタＱ１αのベース・
エミッタ間電圧を’ＢＥとすると、ｖＬ＋ ｖｆ＝ Ｉ
ＩＢ ＝ ’ＢＥ＋ＲＩ（Ｚ（Ｌα＋Ｉｄ ）−１−ｖシ＝
ｖｎＥ＋Ｒ＋α（ｊａ＋Ｉｄ ）＋ｖ０＋Ｔｔ、 ＃
ｉａυ０＝υ、＋υｆ−（”ｔ・’ａ＋Ｒ，，α（Ｌα
＋Ｉｄ）＋υＢＥ）＝ｖｉ＋ｕｆ（（”＋、＋Ｒｚ）’
ａ十Ｒ＋、・Ｉｄ＋υＢＥ） ・−（？）が得られる
。
の半サイクルについて考えるに、可変（４アス回路１α
の入吻出力端間の電圧をυｆ、トランジスタＱ１ａのベ
ース入力電圧をｔＪＢ、トランジスタＱ１αのベース・
エミッタ間電圧を’ＢＥとすると、ｖＬ＋ ｖｆ＝ Ｉ
ＩＢ ＝ ’ＢＥ＋ＲＩ（Ｚ（Ｌα＋Ｉｄ ）−１−ｖシ＝
ｖｎＥ＋Ｒ＋α（ｊａ＋Ｉｄ ）＋ｖ０＋Ｔｔ、 ＃
ｉａυ０＝υ、＋υｆ−（”ｔ・’ａ＋Ｒ，，α（Ｌα
＋Ｉｄ）＋υＢＥ）＝ｖｉ＋ｕｆ（（”＋、＋Ｒｚ）’
ａ十Ｒ＋、・Ｉｄ＋υＢＥ） ・−（？）が得られる
。
一方、誤差増幅器３αの誤差入力’、ａｔｔ、となり、
可変バイアス回路１αと誤差増幅器３αのオリ得積をα
（＝ｖｆ／ｖ１ａ）とすると、・・・（９） となり、更Ｋ（９）式を（７）式に代入すると、−（（
Ｒ１α十Ｒ２戸ａ＋Ｒｕｚ・Ｉｄ＋ｖＢＥ）（ＣＲｒ、
ａ＋’ＦＬｚ＞ｉａ＋ＴＬＩａ・Ｉｄ＋ｌ１ｍＥ）＝（
１＋α戸ｉ （（ｇｄＬｔ＋Ｒｚ＋Ｒ＋ａ） ’ａ・
・・（１０） となり、（ｌＯ）式より が得られる。ａ ） １で十分大きければ（α→０り）
、（１１）式は、 となる。ｉｌ、％υ≦−Ｒ２・ｉａであるからｖ、’＝
ｖｒ、＋ｎ、ａ ｉ（１ となり、Ｉｄ、ＶＤは前述の通り常に一定であるからｖ
Ｊの歪は零に近づく。Ｒ３は抵抗であるから、回路出力
Ｖ、の歪も当然零に近づく。負の半サイクルについても
全く同様で、入力信号電圧Ｖ、と出力信号電圧υ。とは
相似の関係となる。
可変バイアス回路１αと誤差増幅器３αのオリ得積をα
（＝ｖｆ／ｖ１ａ）とすると、・・・（９） となり、更Ｋ（９）式を（７）式に代入すると、−（（
Ｒ１α十Ｒ２戸ａ＋Ｒｕｚ・Ｉｄ＋ｖＢＥ）（ＣＲｒ、
ａ＋’ＦＬｚ＞ｉａ＋ＴＬＩａ・Ｉｄ＋ｌ１ｍＥ）＝（
１＋α戸ｉ （（ｇｄＬｔ＋Ｒｚ＋Ｒ＋ａ） ’ａ・
・・（１０） となり、（ｌＯ）式より が得られる。ａ ） １で十分大きければ（α→０り）
、（１１）式は、 となる。ｉｌ、％υ≦−Ｒ２・ｉａであるからｖ、’＝
ｖｒ、＋ｎ、ａ ｉ（１ となり、Ｉｄ、ＶＤは前述の通り常に一定であるからｖ
Ｊの歪は零に近づく。Ｒ３は抵抗であるから、回路出力
Ｖ、の歪も当然零に近づく。負の半サイクルについても
全く同様で、入力信号電圧Ｖ、と出力信号電圧υ。とは
相似の関係となる。
第３図は第１図の具体例を示す回路図であり、図中第１
図と同等部分は同一符号により示されている。トランジ
スタＱ、αとＱｓａ及びＱ２ｈとＱｓｈが夫々正側及び
負側の誤差増幅器３α及び３ｂを構成しており、その出
力電流によって可変バイアス回路１α、１６を構成する
抵抗ＲＩα、Ｒａ５ｈの各両端電圧を制御する。トラン
ジスタＱ４α＝Ｑ４ｂはゼロクロスコンパレータ５α、
５ｂの役目をし、正の半サイクル時、■α＃Ｖｂ＞Ｖｃ
ｔでトランジスタＱ６はオフとなり、トランジスタＱ２
α＝Ｑｓｈは正常に動作する。また無信号時はＩｔ（Ｌ
ζＩ３．＃ｌ４（ｚで正常動作をする。一方、負の半サ
イクルでは、ｖｈ＜Ｖｄとなり、トランジスタＱ、αは
完全オン、トランジスタＱ２αはカットオフとなって抵
抗ＲＩａの両端に電圧を発生しなくなる。ただし負側の
トランジスタＱ２ｈ、 Ｑｓｈが正常動作にあるので、
これらトランジスタから抵抗ＦＬｓｂに電流が流れ、抵
抗Ｒεｂの両端に電圧を発生されることでフィードバッ
ク動作をする。尚、Ｉａ＝Ｉ２ａ＋Ｉｓａ＋Ｉ＜ａ ｔ
ＩＡ＝Ｉ２ｈ＋Ｉｓｂ＋ Ｉ４ｈは定電流であるので前
段或いは５ＥＰＰ回路自身には信号の有無に拘わらず何
ら影響を及ぼさない。また、トランジスタＱ＋（Ｌ、
ＱＩｂはインバーテツドダーリントン接続となっている
が、普通のダーリントン接続でも良く、又前段のトラン
ジスタをＦＥＴとしても良い。第４図には本発明による
伝達特性が示されており、正側伝達特性４１及び負側伝
達特性４２によってリニアな合成伝達特性４３が得られ
ると共に、出力トランジスタをカットオフさせない無遮
断Ｂ級５ＥＰＰ回路を実現出来る。第４図における電圧
１）ｙはシダ＝ ｖＬ−’ｖ：、である。
図と同等部分は同一符号により示されている。トランジ
スタＱ、αとＱｓａ及びＱ２ｈとＱｓｈが夫々正側及び
負側の誤差増幅器３α及び３ｂを構成しており、その出
力電流によって可変バイアス回路１α、１６を構成する
抵抗ＲＩα、Ｒａ５ｈの各両端電圧を制御する。トラン
ジスタＱ４α＝Ｑ４ｂはゼロクロスコンパレータ５α、
５ｂの役目をし、正の半サイクル時、■α＃Ｖｂ＞Ｖｃ
ｔでトランジスタＱ６はオフとなり、トランジスタＱ２
α＝Ｑｓｈは正常に動作する。また無信号時はＩｔ（Ｌ
ζＩ３．＃ｌ４（ｚで正常動作をする。一方、負の半サ
イクルでは、ｖｈ＜Ｖｄとなり、トランジスタＱ、αは
完全オン、トランジスタＱ２αはカットオフとなって抵
抗ＲＩａの両端に電圧を発生しなくなる。ただし負側の
トランジスタＱ２ｈ、 Ｑｓｈが正常動作にあるので、
これらトランジスタから抵抗ＦＬｓｂに電流が流れ、抵
抗Ｒεｂの両端に電圧を発生されることでフィードバッ
ク動作をする。尚、Ｉａ＝Ｉ２ａ＋Ｉｓａ＋Ｉ＜ａ ｔ
ＩＡ＝Ｉ２ｈ＋Ｉｓｂ＋ Ｉ４ｈは定電流であるので前
段或いは５ＥＰＰ回路自身には信号の有無に拘わらず何
ら影響を及ぼさない。また、トランジスタＱ＋（Ｌ、
ＱＩｂはインバーテツドダーリントン接続となっている
が、普通のダーリントン接続でも良く、又前段のトラン
ジスタをＦＥＴとしても良い。第４図には本発明による
伝達特性が示されており、正側伝達特性４１及び負側伝
達特性４２によってリニアな合成伝達特性４３が得られ
ると共に、出力トランジスタをカットオフさせない無遮
断Ｂ級５ＥＰＰ回路を実現出来る。第４図における電圧
１）ｙはシダ＝ ｖＬ−’ｖ：、である。
第５図乃至第７図は本発明による他の実施例を示す回路
図であり、各図において第３図と同等部分は同一符号に
より示されている。第５図に示す実施例においては、第
１図におけるゼロクロスコンパレータ５α、 ５ｂが省
略されており、トランジスタＱｓａ、抵抗Ｒ３ａ及びＲ
６αとトランジスタＱｓｂ、抵抗Ｒｓｂ及びＲａＡによ
り正、負の可変バイアス回路が構成され、トランジスタ
ＱＩＱ ｓ Ｑ？（ＺとＱｅｂ。
図であり、各図において第３図と同等部分は同一符号に
より示されている。第５図に示す実施例においては、第
１図におけるゼロクロスコンパレータ５α、 ５ｂが省
略されており、トランジスタＱｓａ、抵抗Ｒ３ａ及びＲ
６αとトランジスタＱｓｂ、抵抗Ｒｓｂ及びＲａＡによ
り正、負の可変バイアス回路が構成され、トランジスタ
ＱＩＱ ｓ Ｑ？（ＺとＱｅｂ。
Ｑｔｂにより正、負の誤差増幅器が構成されている。
尚、トランジスタＱ６ａ＋ Ｑ６ｈの動作点は略カット
オフに設定される。
オフに設定される。
第６図に示す実施例においても、第１図におけるゼロク
ロスコンパレータ５α、５ｈが省略されており、トラン
ジスタＱＳａ＋ ＱＱ（Ｌ、抵抗Ｒ６ａ及びＲ６ａとト
ランジスタＱｓｂ、 ＱＪ）、抵抗Ｒ５７Ｓ及びＲａＡ
により正、負の可変バイアス回路が構成されており、ト
ランジスタＱｔａ ｒ ＱｓａとＱ、ＩＡ 、Ｑｓｂで
正、負のアイドル分の誤差増幅を行ない、トランジスタ
Ｑ６α＋ＱｓαとＱｅｈ 、 ＱＩｂで正、負の信号成
分の誤差増幅を行なう構成となっている。
ロスコンパレータ５α、５ｈが省略されており、トラン
ジスタＱＳａ＋ ＱＱ（Ｌ、抵抗Ｒ６ａ及びＲ６ａとト
ランジスタＱｓｂ、 ＱＪ）、抵抗Ｒ５７Ｓ及びＲａＡ
により正、負の可変バイアス回路が構成されており、ト
ランジスタＱｔａ ｒ ＱｓａとＱ、ＩＡ 、Ｑｓｂで
正、負のアイドル分の誤差増幅を行ない、トランジスタ
Ｑ６α＋ＱｓαとＱｅｈ 、 ＱＩｂで正、負の信号成
分の誤差増幅を行なう構成となっている。
第７図に示す実施例においては、トランジスタＱ、α、
抵抗Ｒ５α及びＲ６ａとトランジスタＱｓｈ、抵抗Ｒｓ
ｈ及びＲａＡにより正、負の可変バイアス回路が構成さ
れ、トランジスタＱ６α、ＱフαとＱｅｂ、ＱｔｚＫよ
り正、負の誤差増幅器が構成されている。トランジスタ
ＱＩＯα、Ｑ１゜ｂは第１図におけるゼロクロスコンパ
レータと同様な作用をなし、その動作点は略カットオフ
に設定される。
抵抗Ｒ５α及びＲ６ａとトランジスタＱｓｈ、抵抗Ｒｓ
ｈ及びＲａＡにより正、負の可変バイアス回路が構成さ
れ、トランジスタＱ６α、ＱフαとＱｅｂ、ＱｔｚＫよ
り正、負の誤差増幅器が構成されている。トランジスタ
ＱＩＯα、Ｑ１゜ｂは第１図におけるゼロクロスコンパ
レータと同様な作用をなし、その動作点は略カットオフ
に設定される。
尚、第５図乃至第７図において、ドライブ点をトランジ
スタＱｓａ 、 Ｑｓｂのエミッタ側とすれば、歪のな
い出力信号を導出できる。
スタＱｓａ 、 Ｑｓｂのエミッタ側とすれば、歪のな
い出力信号を導出できる。
以上詳述した如く、本発明によれば、増幅素子の直流バ
イアス電流を常に一定に制御することができるので、バ
リスタやサーミスタなどの温度補償素子の付加が不必要
となって無調整となる。また、電源投入時に直ちに一定
の直流；イアス値が得られてバラツキもなくなり、更に
はサーマルディストーションもなくなる。更に、伝達特
性がリニアであるため８ＥＰＰ回路のクロスオーバ歪を
含む全ての歪を低減できる。゛また更に、無遮断Ｂ級回
路となるのでスイッチング歪も発生しない。
イアス電流を常に一定に制御することができるので、バ
リスタやサーミスタなどの温度補償素子の付加が不必要
となって無調整となる。また、電源投入時に直ちに一定
の直流；イアス値が得られてバラツキもなくなり、更に
はサーマルディストーションもなくなる。更に、伝達特
性がリニアであるため８ＥＰＰ回路のクロスオーバ歪を
含む全ての歪を低減できる。゛また更に、無遮断Ｂ級回
路となるのでスイッチング歪も発生しない。
第１図は本発明の一実施例を示す回路ブロック図、第２
図は従来の伝達特性を示す図、第３図は第１図の具体例
を示す回路図、第４図は本発明による伝達特性を示す図
、第５図乃至第７図は本発明の他の実施例を示す回路図
である。 主要部分の符号の説明 １α、１ｂ ・・・可変バイアス回路３α、 ３Ａ
・・・誤差増幅器 ４α、４ｈ ・・・スイッチング回路５α、５ｈ
・・・ゼロクロスコンパレータ６α、 ６ｈ ・・・
定電流源 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦
図は従来の伝達特性を示す図、第３図は第１図の具体例
を示す回路図、第４図は本発明による伝達特性を示す図
、第５図乃至第７図は本発明の他の実施例を示す回路図
である。 主要部分の符号の説明 １α、１ｂ ・・・可変バイアス回路３α、 ３Ａ
・・・誤差増幅器 ４α、４ｈ ・・・スイッチング回路５α、５ｈ
・・・ゼロクロスコンパレータ６α、 ６ｈ ・・・
定電流源 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦
Claims (2)
- （１）増幅素子の出力電極と回路出力端との間に直列接
続された第１及び第２の抵抗及びこれら抵抗に並列でか
つ互いに直列接続された第３及び第４の抵抗とにより構
成されたブリッジ回路と、入力信号レベルに応じた電圧
と前記ブリッジ回路で検出された電圧との差に応じた誤
差出力を発生する誤差増幅器と、前記誤差増幅器の誤差
出力に応じて前記増幅素子の直流バイアスを制御する可
変バイアス回路とを備えたことを特徴とする増幅器のバ
イアス制御装置。 - （２）前記誤差増幅器の誤差出力を出力信号レベルに応
じて選択的に前記可変バイアス回路に供給するようにし
たことを特徴とする特許請求の範囲第１項記載の増幅器
のバイアス制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026364A JPS58143611A (ja) | 1982-02-20 | 1982-02-20 | 増幅器のバイアス制御装置 |
| GB08304373A GB2115999B (en) | 1982-02-20 | 1983-02-17 | Bias current compensated amplifier |
| DE19833305482 DE3305482C2 (de) | 1982-02-20 | 1983-02-17 | Gegentakt-B-Verstärker mit Eintaktausgang |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026364A JPS58143611A (ja) | 1982-02-20 | 1982-02-20 | 増幅器のバイアス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58143611A true JPS58143611A (ja) | 1983-08-26 |
Family
ID=12191439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57026364A Pending JPS58143611A (ja) | 1982-02-20 | 1982-02-20 | 増幅器のバイアス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143611A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013521689A (ja) * | 2010-03-02 | 2013-06-10 | ドゥビアル | Ａ級プッシュプル増幅器 |
-
1982
- 1982-02-20 JP JP57026364A patent/JPS58143611A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013521689A (ja) * | 2010-03-02 | 2013-06-10 | ドゥビアル | Ａ級プッシュプル増幅器 |
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