JPS58142571A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS58142571A JPS58142571A JP2448482A JP2448482A JPS58142571A JP S58142571 A JPS58142571 A JP S58142571A JP 2448482 A JP2448482 A JP 2448482A JP 2448482 A JP2448482 A JP 2448482A JP S58142571 A JPS58142571 A JP S58142571A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- H01—ELECTRIC ELEMENTS
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、脣にベースに比べて禁止#嘱の広
い物質から成るスギツメt4する半導体装置及びその製
造方法に係る。
い物質から成るスギツメt4する半導体装置及びその製
造方法に係る。
半導体装置、例えばトランジスタのエミッタ注入効率を
高める中段のひとつとして、二tツタtベース會構成す
る物質よ148止帯帳の広い物質で構成したヘテロ接合
トランジスタが知られておシ、電流層−卓htm 性能
の向上が期待されている。Am審質関のへテロ接台が有
効に動作するためには構成物質問の格子定数、熱膨張係
数がはソー歇していること、接合界面単位の発生が少な
いことが必賛で、これまでGa−At−AlとG1−A
lの組合せ、酸素全ドープした多結晶又は非晶質シリコ
ンと単結晶7リコンとの1ll1合せ等が知られている
。以下、図面によって従来技術を詳しく説明する。
高める中段のひとつとして、二tツタtベース會構成す
る物質よ148止帯帳の広い物質で構成したヘテロ接合
トランジスタが知られておシ、電流層−卓htm 性能
の向上が期待されている。Am審質関のへテロ接台が有
効に動作するためには構成物質問の格子定数、熱膨張係
数がはソー歇していること、接合界面単位の発生が少な
いことが必賛で、これまでGa−At−AlとG1−A
lの組合せ、酸素全ドープした多結晶又は非晶質シリコ
ンと単結晶7リコンとの1ll1合せ等が知られている
。以下、図面によって従来技術を詳しく説明する。
1s1図は従来のへテロ接合トランジスタの#TIfI
を示す図面である。図において、単結晶シリコン基体l
は一対の主機1i111.12閣にngの比較的^抵抗
率のコレクタ層13、nJの低抵抗率Oコl/ / タ
層14、及びpmo比賊的低*fc4ペース層15を備
えている。この基体1の一方の主表向ll上にはエミッ
タとして酸素、燐tドープした多結晶又は非晶質シリコ
ン層2が積層されている。3.4及び5μそれぞれエミ
ッタ、ベース。
を示す図面である。図において、単結晶シリコン基体l
は一対の主機1i111.12閣にngの比較的^抵抗
率のコレクタ層13、nJの低抵抗率Oコl/ / タ
層14、及びpmo比賊的低*fc4ペース層15を備
えている。この基体1の一方の主表向ll上にはエミッ
タとして酸素、燐tドープした多結晶又は非晶質シリコ
ン層2が積層されている。3.4及び5μそれぞれエミ
ッタ、ベース。
コレクタの各電極金属である。6は8五〇tの即きパッ
シベーション膜でるる。酸素ドープした多結晶又は非晶
質シリコン層の禁止4IIi幅が単結晶シリコンのそれ
L9も大きいため、エミッタ・ベース関のpnn会合へ
テロ飯台とな9、ベースからエミッタへの正孔の逆注入
が紡げられる。その結果、エミッタの注入効率が大金〈
なり、トランジスタのエミッタ接鳩電流増幅卓hν■が
大きくなるという効来がもたらされる6次に、か\るヘ
テロ接合トランジスタの製造方法について説明する。
シベーション膜でるる。酸素ドープした多結晶又は非晶
質シリコン層の禁止4IIi幅が単結晶シリコンのそれ
L9も大きいため、エミッタ・ベース関のpnn会合へ
テロ飯台とな9、ベースからエミッタへの正孔の逆注入
が紡げられる。その結果、エミッタの注入効率が大金〈
なり、トランジスタのエミッタ接鳩電流増幅卓hν■が
大きくなるという効来がもたらされる6次に、か\るヘ
テロ接合トランジスタの製造方法について説明する。
′1142図はその製造1根のフローを、tた第3図は
第2図の(→〜(e)vcおける製造途中の装置の断面
図を示す。ng高抵抗率の単結晶シリコン9エノ1に燐
を拡散して00層14を形成してnonn”9エバt−
得る(第311g1(匈)、この9エバを熱酸化して、
酸化膜(siot属)16.16’を形成する。一方の
8jQ、膜16の所定の部分にホトエツチングによりj
lあけし、ボロンを拡散してpベース層15t−得る。
第2図の(→〜(e)vcおける製造途中の装置の断面
図を示す。ng高抵抗率の単結晶シリコン9エノ1に燐
を拡散して00層14を形成してnonn”9エバt−
得る(第311g1(匈)、この9エバを熱酸化して、
酸化膜(siot属)16.16’を形成する。一方の
8jQ、膜16の所定の部分にホトエツチングによりj
lあけし、ボロンを拡散してpベース層15t−得る。
再びワエ1st−威化して8ゑ0.膜を形成し、このa
jOR属(これも便宜上16と符号する)の所定の部分
に窓あけした(#E3図(b))後、ワエハt600〜
800Cに加熱し、8盪H,IPHa 、Neo の
混合ガス雰囲気中にさらすことによって、酸素、燐がド
ープされた多M島又は非晶質シリコン膜2t−付層する
(#I3図(C))。然る嶽に9001:’以上の高温
加熱錫塩をして、膜2の中の燐を活性化し、ホトエツチ
ング妖術によプ膜2ti’h足のエミッタ形状に加工す
る。さらにワエハ諌面に例えば810.の如き公知のパ
ッシベーションIg6t−形成する(l@3図(d))
。ホトエツチングによりパッシベーションJI!I[6
の所定の部分に[1けし、エミッタ電極3.ベース4i
i4、さらにコレクタ電極5t−形成して鉄酸が完成す
る(第3図(e))。
jOR属(これも便宜上16と符号する)の所定の部分
に窓あけした(#E3図(b))後、ワエハt600〜
800Cに加熱し、8盪H,IPHa 、Neo の
混合ガス雰囲気中にさらすことによって、酸素、燐がド
ープされた多M島又は非晶質シリコン膜2t−付層する
(#I3図(C))。然る嶽に9001:’以上の高温
加熱錫塩をして、膜2の中の燐を活性化し、ホトエツチ
ング妖術によプ膜2ti’h足のエミッタ形状に加工す
る。さらにワエハ諌面に例えば810.の如き公知のパ
ッシベーションIg6t−形成する(l@3図(d))
。ホトエツチングによりパッシベーションJI!I[6
の所定の部分に[1けし、エミッタ電極3.ベース4i
i4、さらにコレクタ電極5t−形成して鉄酸が完成す
る(第3図(e))。
か−る工種を経て製造δれた半導体装置は、パッシベー
ション膜の信頼性が低くこのため高耐圧化が図れないと
いう欠点かめる。また、酸素及び燐tドープした多結晶
シリコンからなる半導体層は、選択的なエツチングが困
−で6ること、更に全工楊を通じてエツチング錫塩が多
く1機が煩雑であること、等の欠点がある。
ション膜の信頼性が低くこのため高耐圧化が図れないと
いう欠点かめる。また、酸素及び燐tドープした多結晶
シリコンからなる半導体層は、選択的なエツチングが困
−で6ること、更に全工楊を通じてエツチング錫塩が多
く1機が煩雑であること、等の欠点がある。
本発明の目的は、上述の欠点′t−除去し次へテロm合
手導体装置及びその製造方法1m供する40でめる。史
に具体的に画先は、高耐圧高信1IWlパツ7ベーショ
ンt* t、、且つホトエッチンク等製造工程数が少な
iヘテロ接合半導体装置及びその製造方法を提供するも
のである。
手導体装置及びその製造方法1m供する40でめる。史
に具体的に画先は、高耐圧高信1IWlパツ7ベーショ
ンt* t、、且つホトエッチンク等製造工程数が少な
iヘテロ接合半導体装置及びその製造方法を提供するも
のである。
本発#4は、ヘテロ接合半導体装置のエンツタである酸
素、燐ドープした多結晶又は非晶質シリコン層から高部
IL[tlllるためのドーピング不純物である燐を取
去れば、1G’〜101@g−10半絶に着目し、エン
ツタとパッジベージ曹4とを同一の半導体層で形成し九
ものである。
素、燐ドープした多結晶又は非晶質シリコン層から高部
IL[tlllるためのドーピング不純物である燐を取
去れば、1G’〜101@g−10半絶に着目し、エン
ツタとパッジベージ曹4とを同一の半導体層で形成し九
ものである。
そして本@明半導体装置の特徴とするところは、所定の
pnlk*を形成した半導体基体の一方の主機国土IC
基体よp広い禁止agf:有する半導体層管形成し、こ
の半導体層のエミッタとなる部分には所定導電型を呈す
る不純物がドープされ、残りの部分は高抵抗率のt〜に
されてパッシベーション膜とした点にある。
pnlk*を形成した半導体基体の一方の主機国土IC
基体よp広い禁止agf:有する半導体層管形成し、こ
の半導体層のエミッタとなる部分には所定導電型を呈す
る不純物がドープされ、残りの部分は高抵抗率のt〜に
されてパッシベーション膜とした点にある。
本発明の製造方法にお−ては、8 jH* −N!Or
原料ガスとして単結晶シリコン基体上にll素ドープさ
れた半絶縁性の多結晶又は非1質シリコン層を成長させ
、然る後にエミッタとなる部分にのみ導電型決定不純物
をドープすることによって低抵抗率化する方法を採って
いる。なお、本@明看等の実験によれば、8jH,ガス
のみで形成した多結晶シリコン膜の抵抗率は10”M−
cs<以上#I9、且つこれに本発明を適用して得たト
ランジスタでは単結晶シリコンで形成した従来臘(ホモ
接合)トランジスタよりも高い注入効率が得られている
。
原料ガスとして単結晶シリコン基体上にll素ドープさ
れた半絶縁性の多結晶又は非1質シリコン層を成長させ
、然る後にエミッタとなる部分にのみ導電型決定不純物
をドープすることによって低抵抗率化する方法を採って
いる。なお、本@明看等の実験によれば、8jH,ガス
のみで形成した多結晶シリコン膜の抵抗率は10”M−
cs<以上#I9、且つこれに本発明を適用して得たト
ランジスタでは単結晶シリコンで形成した従来臘(ホモ
接合)トランジスタよりも高い注入効率が得られている
。
以下本発明を実施例として示し次図面により詳細に説明
する。
する。
第4図におりて、1は単結晶シリコン基体で、その一対
の生表向11.12間ににn[の比較的高抵抗率のコレ
クタ層131nfflの低抵抗率のコレクタ層14、及
びpliの比軟的低抵抗率のベース層−15を備えてい
る。この基体1は第1図に示した従来装置と同一である
。7は基体1の一方の主表向ll上に形成した酸素をド
ープして基体1より広い禁止帯幅を有する多結晶シリコ
ン又は非晶質シリコンから成る高抵抗率を有する半導体
層で、この層はベース層1sos択された個所弐面に1
1!接しn朧tnする不純智ガえば燐がiia濃匿にド
ープされた第1の部分71と、酸素がドープされた多結
晶シリコン又は非晶質シリコンのみからなるIs2の部
分72とから成っている。そして、第1の部分71はn
臘のエミッタとして横目し、第2の部分72はパッシベ
ーション膜として機能する。3は第1の部分71表面に
オーミック接触したエミッタ電極、4はjI2の部分7
2の一部を貝通してベース層154向にオーミック接触
したペース電極、5はコレクタ層14表面にオーミック
接触したコレクタ電極である。
の生表向11.12間ににn[の比較的高抵抗率のコレ
クタ層131nfflの低抵抗率のコレクタ層14、及
びpliの比軟的低抵抗率のベース層−15を備えてい
る。この基体1は第1図に示した従来装置と同一である
。7は基体1の一方の主表向ll上に形成した酸素をド
ープして基体1より広い禁止帯幅を有する多結晶シリコ
ン又は非晶質シリコンから成る高抵抗率を有する半導体
層で、この層はベース層1sos択された個所弐面に1
1!接しn朧tnする不純智ガえば燐がiia濃匿にド
ープされた第1の部分71と、酸素がドープされた多結
晶シリコン又は非晶質シリコンのみからなるIs2の部
分72とから成っている。そして、第1の部分71はn
臘のエミッタとして横目し、第2の部分72はパッシベ
ーション膜として機能する。3は第1の部分71表面に
オーミック接触したエミッタ電極、4はjI2の部分7
2の一部を貝通してベース層154向にオーミック接触
したペース電極、5はコレクタ層14表面にオーミック
接触したコレクタ電極である。
この工うな構成にすることにより、パッジページ日ン膜
の高惰輌化が図れ、よって高耐圧牛導体装at得ること
が可能となる。
の高惰輌化が図れ、よって高耐圧牛導体装at得ること
が可能となる。
か\る構成のトランジスタの本@明による製造方法を次
に述べる。1s5図の工4!1(1)〜(4)は従来例
(第2図)と同じである。この後、9工バ表山の8 i
0* 114161−除去し、ウェハを反応炉中で66
0Cに加熱し、N@ H25t/■、 8iH4H
30i:m’/騙、N、0760備”/wigの混合ガ
ス雰囲気中でsoiag+保つ。これによって厚さ約1
μm、抵抗率約1010g・国の多結晶又は非晶質シリ
コン膜7が形成される(第6図(C))。このワエハ1
klIi素気流中で熱酸化し、Sin、膜を形成し、エ
ミッタとすべき部分のみホトエッチし、窓をあける。こ
の窓から燐t−80kVで約I X 10”3−”打込
tr(第6図(d))。次にワエ)1900〜1100
Cで熱処理し、燐を膜7の厚さ方向全体への引伸し拡散
を兼ねて活性化させる。その後、膜7のベース電極接着
すべ1i部分を窓あけし、エミッタ、ペース電極として
Cr−4ut−蒸着してトランジスタが完成する。なお
、fi142.5図には記していないが電極形成後、ワ
エハを水素気流中350〜500Cで熱処理することに
よって所期の高いhFIが得られる。
に述べる。1s5図の工4!1(1)〜(4)は従来例
(第2図)と同じである。この後、9工バ表山の8 i
0* 114161−除去し、ウェハを反応炉中で66
0Cに加熱し、N@ H25t/■、 8iH4H
30i:m’/騙、N、0760備”/wigの混合ガ
ス雰囲気中でsoiag+保つ。これによって厚さ約1
μm、抵抗率約1010g・国の多結晶又は非晶質シリ
コン膜7が形成される(第6図(C))。このワエハ1
klIi素気流中で熱酸化し、Sin、膜を形成し、エ
ミッタとすべき部分のみホトエッチし、窓をあける。こ
の窓から燐t−80kVで約I X 10”3−”打込
tr(第6図(d))。次にワエ)1900〜1100
Cで熱処理し、燐を膜7の厚さ方向全体への引伸し拡散
を兼ねて活性化させる。その後、膜7のベース電極接着
すべ1i部分を窓あけし、エミッタ、ペース電極として
Cr−4ut−蒸着してトランジスタが完成する。なお
、fi142.5図には記していないが電極形成後、ワ
エハを水素気流中350〜500Cで熱処理することに
よって所期の高いhFIが得られる。
本実施例のトランジスタはpバー1層15厚さ18μm
で、hFl が100〜200と、同じベース、コレ
クタ構成のホモ接合トランジスタのそれの約10倍であ
った。ま友コレクタ・エミッタ関神伏電圧は約400V
、リーク電fILは10−”A以下であった。
で、hFl が100〜200と、同じベース、コレ
クタ構成のホモ接合トランジスタのそれの約10倍であ
った。ま友コレクタ・エミッタ関神伏電圧は約400V
、リーク電fILは10−”A以下であった。
なお、第5図の工1i(8)ではイオン打込みでなく既
存の燐拡散技術によって燐ドープしてもよい。
存の燐拡散技術によって燐ドープしてもよい。
この場合には、イオン打込み装置がなくとも一ドープで
きる。また、活性化処理でに内えば1〜5J/32のエ
ネルギのV−ザ光を10〜io。
きる。また、活性化処理でに内えば1〜5J/32のエ
ネルギのV−ザ光を10〜io。
ns照射する方法で活性化することも可能である。
この場合には極めて短時間で活性化処埴可能なメリット
がある外、レーザ光のエネルギを最適制御することにl
、JI[7中の燐が準結晶層へ殆んど拡散せず、良好な
ヘテロ接合が形成でき、且つ極めて高い燐の活性化率を
祷られるメリットがある。
がある外、レーザ光のエネルギを最適制御することにl
、JI[7中の燐が準結晶層へ殆んど拡散せず、良好な
ヘテロ接合が形成でき、且つ極めて高い燐の活性化率を
祷られるメリットがある。
本発明の製造方法によれば高信@藏高耐圧パッジベージ
コンと高注入効率のヘテCxII!会が同時に祷られ、
且つ第2図、第5園を比軟すると明らかな如く、従来の
製造プロセスよpホトエラチェ楊t−1回削減できる。
コンと高注入効率のヘテCxII!会が同時に祷られ、
且つ第2図、第5園を比軟すると明らかな如く、従来の
製造プロセスよpホトエラチェ楊t−1回削減できる。
牛導体装置の製造工種ではホトエツチングはプロセスが
長く、且つ9工バ1枚毎の処理となる九め製造コストに
占める割合が大き−。従って本発明の製造方法によって
多大のコスト低減がもたらされる。
長く、且つ9工バ1枚毎の処理となる九め製造コストに
占める割合が大き−。従って本発明の製造方法によって
多大のコスト低減がもたらされる。
以上は本発明t−%定のトランジスタf:f11に採っ
て説明したが、これに限定されることなく、種々の変形
が可能である。
て説明したが、これに限定されることなく、種々の変形
が可能である。
第1図は従来のへテo接合トランジスタの断面図、第2
図は第1図のトランジスタの製造工1IAf:示すブロ
ック図、纂3図はaIz図のプロセス途中でのワエハの
断面を示す概略図、84図は本発明を適用し九トランジ
スタの一例を示す断面図、第5図は本発明の製造方法に
もとづくヘテロ接合トランジスタの製造工種を示すブロ
ック図、第6図は第5図のプロセス途中でのワエハの断
面を示す概略図である。 1・・・単結晶シリコン基体、13.14・・・nfj
lコレクタ層、15・・・p型代−ス層、7・・・多結
晶又は非晶質シリコンから成る半導体層、71・・・半
導体層のjllの部分、72・・・半導体層の第2の部
分、3゜4.5・・・電極。 (e〕
図は第1図のトランジスタの製造工1IAf:示すブロ
ック図、纂3図はaIz図のプロセス途中でのワエハの
断面を示す概略図、84図は本発明を適用し九トランジ
スタの一例を示す断面図、第5図は本発明の製造方法に
もとづくヘテロ接合トランジスタの製造工種を示すブロ
ック図、第6図は第5図のプロセス途中でのワエハの断
面を示す概略図である。 1・・・単結晶シリコン基体、13.14・・・nfj
lコレクタ層、15・・・p型代−ス層、7・・・多結
晶又は非晶質シリコンから成る半導体層、71・・・半
導体層のjllの部分、72・・・半導体層の第2の部
分、3゜4.5・・・電極。 (e〕
Claims (1)
- 【特許請求の範囲】 1、一方の主機1にfI4接する一方導電麿の第1の層
、−万の主機mに#接し菖10層内に延び第1の層との
間に端部が一方O主表面に露出する第1のpn**を形
成する他方4電jilt)11に2O層を肩する半導体
基体と、 #f−導体基体の一方O主#l!由上に形成され、1s
20層に隣接する部分の一部には420層との間に萬2
のpm接合t−形成するべく一方導電臘を呈する不純物
が案内され残9の部分は高低率を有し、半導体基体よp
4h広i禁止帯輔を有する半導体層と、 半導体層の一方導電臘tmする不純物が案内された部分
#I山にオーミック接触した1111の電極と、半導体
層の一方導電臘tj&する不純物が案内された部分を除
く部分を貫通して、半導体基体の菖20層IN向にオー
ずツク接触した嬉2の電極と、を具備することを特徴と
する半導体装置。 2、%軒−求の範囲第1項において、半導体基体がシリ
コン単結晶、半導体層が少なくとも半導体基体に隣接す
る部分に酸素をドープした多結晶シリコン或いは非晶質
シリコンから成っていることを%黴とする半導体装置。 3、一方の主表面に隣接する一方導電臘のwn。 層、一方の主lR面に隣接し第1の層内に延び1s1の
層との間に項部が一方の主表面に露出する111のpa
w合を形成する他方導電蓋の11120層t−有する半
導体基体を準備する工程と、 半導体基体の一方の主表面上に、半導体基体よp^抵抗
率及び広い禁止帯@t−肩する半導体層を形成する工程
と、 半導体層の第2の層上に位置する部分の一部に他方導電
蓋tmする不純物をドープする工程と、半導体層の他方
導電mt*する不#III吻tドープした部分職薗、及
び半導体層の他方導電臘會呈する不純物tドープした部
分を除く部分を貫通して半導体基体の第2の層表向にそ
れぞれオーミック接触する電極を形成する工程と、 を具備することtq#黴とする半導体装置の製造方法。 4、脣tfm求の聰−編3項におiて、半導体基体がシ
リコン単結晶、半導体層が少なくとも半導体基体に隣接
する一分に酸at全ドープた多結晶シリコン或いは非晶
質シリコンから成って−ることt籍畝とする半導体装置
の製造方法。 5、%軒縛求の範囲第3項或いは縞4項において、半導
体層の一部に他方導電fJ1t−呈する不g物をドープ
する方法としてイオン打込み法1w用することt%黴と
する半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2448482A JPS58142571A (ja) | 1982-02-19 | 1982-02-19 | 半導体装置及びその製造方法 |
PCT/JP1983/000049 WO1983003032A1 (en) | 1982-02-19 | 1983-02-18 | Semiconductor device and method of fabricating the same |
DE8383900660T DE3381606D1 (de) | 1982-02-19 | 1983-02-18 | Transistor mit heterouebergang und verfahren zu dessen herstellung. |
EP83900660A EP0101739B1 (en) | 1982-02-19 | 1983-02-18 | Heterojunction transistor and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2448482A JPS58142571A (ja) | 1982-02-19 | 1982-02-19 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58142571A true JPS58142571A (ja) | 1983-08-24 |
Family
ID=12139455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2448482A Pending JPS58142571A (ja) | 1982-02-19 | 1982-02-19 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58142571A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02114521A (ja) * | 1988-10-24 | 1990-04-26 | Sony Corp | バイポーラ半導体装置の製造方法 |
JPH03209774A (ja) * | 1990-08-02 | 1991-09-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体素子 |
JPH04329641A (ja) * | 1991-04-30 | 1992-11-18 | Nec Ic Microcomput Syst Ltd | Npn型バイポーラトランジスタの製造方法 |
-
1982
- 1982-02-19 JP JP2448482A patent/JPS58142571A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02114521A (ja) * | 1988-10-24 | 1990-04-26 | Sony Corp | バイポーラ半導体装置の製造方法 |
JPH03209774A (ja) * | 1990-08-02 | 1991-09-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体素子 |
JPH04329641A (ja) * | 1991-04-30 | 1992-11-18 | Nec Ic Microcomput Syst Ltd | Npn型バイポーラトランジスタの製造方法 |
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