JPS58142493A - 座標入力方法 - Google Patents
座標入力方法Info
- Publication number
- JPS58142493A JPS58142493A JP57023526A JP2352682A JPS58142493A JP S58142493 A JPS58142493 A JP S58142493A JP 57023526 A JP57023526 A JP 57023526A JP 2352682 A JP2352682 A JP 2352682A JP S58142493 A JPS58142493 A JP S58142493A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistive film
- discharge
- tablet
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
- G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
- G06F3/045—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means using resistive elements, e.g. a single continuous surface or two parallel surfaces put in contact
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は抵抗膜を用い、ｘ、ｙ方向に電圧を前記抵抗膜
に時分割的に印加しておき任意の加圧点の座標を前記抵
抗膜の抵抗分割により出力される電位として検出する座
標入力方法の改良に関するものである。
に時分割的に印加しておき任意の加圧点の座標を前記抵
抗膜の抵抗分割により出力される電位として検出する座
標入力方法の改良に関するものである。
（背景技術）
従来の座標入力装置のブロック図を第１図に示す。
第１図において１は抵抗膜、２〜５はダイオード群、６
，７はスイッチでスイッチ６とスイッチ７は連動する。
，７はスイッチでスイッチ６とスイッチ７は連動する。
又８は直流電源、１３はタブレット部全体の総称、１４
はアナログ・ティジタルコンバータ（以下ＡＤＣという
。）、１５はペンの如く構成されている。又、第１図の
タブレット１３の構成を第２図に示す。
はアナログ・ティジタルコンバータ（以下ＡＤＣという
。）、１５はペンの如く構成されている。又、第１図の
タブレット１３の構成を第２図に示す。
第２図において９は絶縁基板、１０は感圧ゴム、１１は
導体膜、１２は絶縁膜の如く構成されている。゛以下第
１図と第２図を参照しつつ従来の座標入力装置について
説明する。従来の座標入力装置は図に示される如く絶縁
基根上に形成された抵抗膜の左右上下端に端子を設け、
各端子には第１図に示す如くダイオード群２〜５の各ダ
イオードを１対１に接続し、ダイオード群２のアノード
は共通接続されスイッチ６めノーマルクローズ接点（以
下ＮＣ接点という）に接続され、ダイオード群３０カソ
ード側は共通接続されスィッチ７ＯＮＣ接点に接続され
る。スイッチ６、スイッチ７のコモン接点（以下ＣＯＭ
接点という）はそれぞれ、直流電源の正電圧側とＯｖ側
に接続されているため第１図は抵抗膜１のＸ方向に電圧
がかかつている状態を示す。次のタイミングではスイッ
チ６及びスイッチ７がノーマルオープン接点（以下ＮＯ
接点という）側に同時にきりかえられるため、抵抗膜１
のＸ方向に電圧がかかり更に次のタイミングではスイッ
チ６及びスイッチ７が図の実線の状態に戻るためＸ方向
に電圧がかかるという如（ｘ。
導体膜、１２は絶縁膜の如く構成されている。゛以下第
１図と第２図を参照しつつ従来の座標入力装置について
説明する。従来の座標入力装置は図に示される如く絶縁
基根上に形成された抵抗膜の左右上下端に端子を設け、
各端子には第１図に示す如くダイオード群２〜５の各ダ
イオードを１対１に接続し、ダイオード群２のアノード
は共通接続されスイッチ６めノーマルクローズ接点（以
下ＮＣ接点という）に接続され、ダイオード群３０カソ
ード側は共通接続されスィッチ７ＯＮＣ接点に接続され
る。スイッチ６、スイッチ７のコモン接点（以下ＣＯＭ
接点という）はそれぞれ、直流電源の正電圧側とＯｖ側
に接続されているため第１図は抵抗膜１のＸ方向に電圧
がかかつている状態を示す。次のタイミングではスイッ
チ６及びスイッチ７がノーマルオープン接点（以下ＮＯ
接点という）側に同時にきりかえられるため、抵抗膜１
のＸ方向に電圧がかかり更に次のタイミングではスイッ
チ６及びスイッチ７が図の実線の状態に戻るためＸ方向
に電圧がかかるという如（ｘ。
Ｘ方向に電圧は時分割的に印加されている。
ここでペン１５により絶縁膜１２上の一点を加用すると
絶縁膜１２の下部の導体膜１１と加圧された上下方向に
対してのみ導通する感圧ゴム１０は抵抗膜１と前記加圧
点で導通し抵抗膜１上の抵抗分割された電位は抵抗膜１
より感圧ゴム１０、導体膜１１を通ってＡ Ｄ Ｃ１４
に導出されディジタル値に変換されるが、抵抗膜１に対
してｘ、Ｘ方向に電圧は時分割的に印加されているため
加圧点における＼、さ両方向の抵抗分割された結果の電
位が得られ結果として加圧点の座標値が得られる。ここ
で１秒間当り１５０点のサンプルレートで座標値を入力
せんとする場合について更に詳細に説明する。なお評細
な説明を行なうに当り更に具体的な説明を加えると、入
力盤面がＡ４版（実効２１０ Ｘ ２９７ｖｕｎ ）で
座標値の分解能を０．１ｍｍとすると長手方向は２９７
１点に分割しなければならず、そのためにはＡＤＣ１４
は１２ビツトのものが必要である。いまフルレンジ入力
がＤＣＩＯＶのアナログ・ディジタルコンバータを用い
るとするとディジタル単位量に相当するアナログ電圧は
” ＊ ２．４４ ｍＶ となる。した０９５ の電圧がかかることとなる。
絶縁膜１２の下部の導体膜１１と加圧された上下方向に
対してのみ導通する感圧ゴム１０は抵抗膜１と前記加圧
点で導通し抵抗膜１上の抵抗分割された電位は抵抗膜１
より感圧ゴム１０、導体膜１１を通ってＡ Ｄ Ｃ１４
に導出されディジタル値に変換されるが、抵抗膜１に対
してｘ、Ｘ方向に電圧は時分割的に印加されているため
加圧点における＼、さ両方向の抵抗分割された結果の電
位が得られ結果として加圧点の座標値が得られる。ここ
で１秒間当り１５０点のサンプルレートで座標値を入力
せんとする場合について更に詳細に説明する。なお評細
な説明を行なうに当り更に具体的な説明を加えると、入
力盤面がＡ４版（実効２１０ Ｘ ２９７ｖｕｎ ）で
座標値の分解能を０．１ｍｍとすると長手方向は２９７
１点に分割しなければならず、そのためにはＡＤＣ１４
は１２ビツトのものが必要である。いまフルレンジ入力
がＤＣＩＯＶのアナログ・ディジタルコンバータを用い
るとするとディジタル単位量に相当するアナログ電圧は
” ＊ ２．４４ ｍＶ となる。した０９５ の電圧がかかることとなる。
さて、いまペン１５で絶縁膜１２の上からある点Ａを加
圧中スイッチ６と７が第１図での点線の状態（ＣＯＭ接
点とＮＯ接点が閉じた状態）となったとするとダイオー
ド群４からダイオード群５に対して直流電源８の電圧が
かけられる。この電圧は先にも説明した通り？、２４６
８Ｖに、所要電流におけるダイオード群４，５のダイオ
ードの順方向電圧降下の２倍を加算した電圧である。な
お短手方向に対しても同じ電圧を印加し、ディジタル量
に変換波比例的に演算で座標値を求めるものとして説明
を進める。いまＸ方向の座標成分として、加圧点ＡのＸ
成分の電位（これをＡｘ〔■〕とする）がＡ Ｄ Ｃ１
４の入力に出現する。いまサンプルレートは１５０サン
プル／秒のため周期は６．６ ＠ ｓ６ｃでありこの間
にｘ、ｙ両方向の座標値が必要なため３．３ｍ５ｅｃ以
内にＡ Ｄ Ｃ１４によりディジタル量に変換した上で
、スイッチ６．７を、きりかえＸ方向の成分の電位（こ
れをＡ、（Ｖ）とする）を検出し、Ａ Ｄ Ｃ１４に導
びきディジタル量に変換する６第１図は模式的に正方形
に近く書かれているが長手方向がｘｌ、短手方向がｙの
方向とすると加圧点Ａが抵抗膜１上の右下にある場合Ａ
ｘ（ｖ〕は大きな電圧値でありＡ、（Ｖ）は小さな電圧
値となる。又抵抗膜は抵抗膜に流す電流を減づるため、
大きな抵抗１−９で構成されるためＡ Ｄ Ｃ１４の入
力部は筒インピーダンス状態となっている。・その状態
に対し、大電圧Ａｘが出現しその３．３ ｍ５ｅｃ後に
小電圧Ａ、となるため、大電圧Ａｘによる電荷が抵抗膜
１からＡ Ｄ Ｃ１４に至る迄の間の浮遊容量内に蓄積
され小電圧Ａ、をＡ Ｄ Ｃ１４で変換するタイミング
迄に完全に放電することは困難であった。又第２図に示
す如くタブレット４３は各種の基板、ゴム、膜等から構
成されるためノイズ電圧もよく発生しこれらノイズの影
響を減づるにはＡ Ｄ Ｃ１４の入力部にサンプルホー
ルド回路６を付加するか、又はノイズ電圧をなまらせる
必要があった。これらノイズ電圧をなまらせるためには
当然のこ・とながら浮遊’４’Ｍ４と導体のもつインピ
ーダンスよりなる積分効果では全く効果がなく、といっ
て前記ノイズ電圧に対して積分効果を生む程の定数のコ
ンデンサを例えばＡ Ｄ Ｃ１４の前に挿入したのでは
浮遊容斌でさえも困っている状態のためより層蓄積され
た電荷を放電できないこととなり結果的にサンプルレー
トをかなり落さざるを得ないという本質的な欠点があっ
た。
圧中スイッチ６と７が第１図での点線の状態（ＣＯＭ接
点とＮＯ接点が閉じた状態）となったとするとダイオー
ド群４からダイオード群５に対して直流電源８の電圧が
かけられる。この電圧は先にも説明した通り？、２４６
８Ｖに、所要電流におけるダイオード群４，５のダイオ
ードの順方向電圧降下の２倍を加算した電圧である。な
お短手方向に対しても同じ電圧を印加し、ディジタル量
に変換波比例的に演算で座標値を求めるものとして説明
を進める。いまＸ方向の座標成分として、加圧点ＡのＸ
成分の電位（これをＡｘ〔■〕とする）がＡ Ｄ Ｃ１
４の入力に出現する。いまサンプルレートは１５０サン
プル／秒のため周期は６．６ ＠ ｓ６ｃでありこの間
にｘ、ｙ両方向の座標値が必要なため３．３ｍ５ｅｃ以
内にＡ Ｄ Ｃ１４によりディジタル量に変換した上で
、スイッチ６．７を、きりかえＸ方向の成分の電位（こ
れをＡ、（Ｖ）とする）を検出し、Ａ Ｄ Ｃ１４に導
びきディジタル量に変換する６第１図は模式的に正方形
に近く書かれているが長手方向がｘｌ、短手方向がｙの
方向とすると加圧点Ａが抵抗膜１上の右下にある場合Ａ
ｘ（ｖ〕は大きな電圧値でありＡ、（Ｖ）は小さな電圧
値となる。又抵抗膜は抵抗膜に流す電流を減づるため、
大きな抵抗１−９で構成されるためＡ Ｄ Ｃ１４の入
力部は筒インピーダンス状態となっている。・その状態
に対し、大電圧Ａｘが出現しその３．３ ｍ５ｅｃ後に
小電圧Ａ、となるため、大電圧Ａｘによる電荷が抵抗膜
１からＡ Ｄ Ｃ１４に至る迄の間の浮遊容量内に蓄積
され小電圧Ａ、をＡ Ｄ Ｃ１４で変換するタイミング
迄に完全に放電することは困難であった。又第２図に示
す如くタブレット４３は各種の基板、ゴム、膜等から構
成されるためノイズ電圧もよく発生しこれらノイズの影
響を減づるにはＡ Ｄ Ｃ１４の入力部にサンプルホー
ルド回路６を付加するか、又はノイズ電圧をなまらせる
必要があった。これらノイズ電圧をなまらせるためには
当然のこ・とながら浮遊’４’Ｍ４と導体のもつインピ
ーダンスよりなる積分効果では全く効果がなく、といっ
て前記ノイズ電圧に対して積分効果を生む程の定数のコ
ンデンサを例えばＡ Ｄ Ｃ１４の前に挿入したのでは
浮遊容斌でさえも困っている状態のためより層蓄積され
た電荷を放電できないこととなり結果的にサンプルレー
トをかなり落さざるを得ないという本質的な欠点があっ
た。
又、第１図ではスイッチ６とスイッチ７により抵抗膜１
に印加する電圧をＸ方向とＸ方向に瞬間的にきりかえて
いるが瞬間的にトランジスタ等を用いてきりかえたので
は、スイッチ６とスイッチ７の動作タイミングのずれ等
によりＸ方向、Ｘ方向だけでなく思わぬ方向に電流が流
れ抵抗膜１上の電位分布を混乱させ全体的にノイジイに
なることと合せて、ひいてはＡ 、Ｄ Ｃ１４に誤った
電位を出現せしめる恐れがある等の欠点もあり結果的に
所望のサンプルレートな保持することが困難であった。
に印加する電圧をＸ方向とＸ方向に瞬間的にきりかえて
いるが瞬間的にトランジスタ等を用いてきりかえたので
は、スイッチ６とスイッチ７の動作タイミングのずれ等
によりＸ方向、Ｘ方向だけでなく思わぬ方向に電流が流
れ抵抗膜１上の電位分布を混乱させ全体的にノイジイに
なることと合せて、ひいてはＡ 、Ｄ Ｃ１４に誤った
電位を出現せしめる恐れがある等の欠点もあり結果的に
所望のサンプルレートな保持することが困難であった。
以上述べた欠点は、従来より抵抗膜を用いた座標入力装
置が注目されつつも満足のいく実用化を困難としてきた
諸原因の中でも大きなものであった。
置が注目されつつも満足のいく実用化を困難としてきた
諸原因の中でも大きなものであった。
（発明の課題）
本発明の目的はこれらの欠点を除去するためりを除去す
ると共に、積分回路に蓄積２された電荷を放電する放電
回路を設はタブレット１３のＸ方向とＸ方向の座標値を
検出するタイミングの間に新たなる放電タイミングを設
け、この放電タイミングに前記放電回路を機能せしめる
ようにしたもので以下詳細に説明する。
ると共に、積分回路に蓄積２された電荷を放電する放電
回路を設はタブレット１３のＸ方向とＸ方向の座標値を
検出するタイミングの間に新たなる放電タイミングを設
け、この放電タイミングに前記放電回路を機能せしめる
ようにしたもので以下詳細に説明する。
（発明の構成および作用）
第３図は本発明の一実施例を示すブロック図であり、１
６ 、１７は３接点を有するスイッチでスイッチ１６
、１７は同期して動作する。１８は積分回路、１９は放
電回路であり第３図に示す如くスイッチ１６゜１７はタ
ブレット１３内の抵抗膜のＸ方向に電圧を印加した後真
中の接点を通り、この時点でタブレット１３及び積分回
路１８の電荷を放電回路１９により数取下作動状況に関
して礎に詳しく説明する。
６ 、１７は３接点を有するスイッチでスイッチ１６
、１７は同期して動作する。１８は積分回路、１９は放
電回路であり第３図に示す如くスイッチ１６゜１７はタ
ブレット１３内の抵抗膜のＸ方向に電圧を印加した後真
中の接点を通り、この時点でタブレット１３及び積分回
路１８の電荷を放電回路１９により数取下作動状況に関
して礎に詳しく説明する。
スイッチ１６ 、１７は第１図におけるスイッチ６゜７
と同様、回路をタイミング的にきりがえることを模式的
に表わしたものであり、実際にはトランジスタ等の素子
により実現される。いまサンプルレートを１５０サンプ
ル／秒に選ぶ場合、周期は６．６ ｍ５ｅｃでありこの
間に電文のサンプル及びアナログ・ディジタル変換と放
電を各２回づつ行なう必要があるため電位のサンプル及
びアナログ・ディジタル変換に２．５ ｍ５ｅｃづつ割
り当て、放電に０．８ ｍ５ｅｃづつを割りあてる位が
妥当である。積分回路１８の時定数は前記変換のための
時間、ここでは２．５ｍ５ｅｃから変換時間とデータア
クイジションタイムを除き、更に若干の余裕を見た２ｍ
５ｅｃ位にしておく。このような定数を選ぶことにより
Ａ Ｄ Ｃ１４が変換を開始する時はタブレソ）１３か
らの出力電位は落ちつき、小さな外乱ノイズが入ったと
してもそれは積分回路１８によって押えられＡ Ｄ Ｃ
１４の変換には悪影響を及ぼさない。このようにして例
えばタブレット１３のＸ方向の変換を行なった後、次の
ＱＪ３ ｍ５ｅｃが放電のための時間となる。スイッチ
１６の真中の接点より放電回路１９へ信号を送り放％を
作動させる。放電回路１９の時定数は放電時間か０．８
ｍ５ｅｃであ、イ・ため余裕なみてＱ、５７７１ｓｅ
ｃ位に設定することが望ましい。ただし積分回路１８へ
蓄えられた電荷を放電回＊１９ｉ：よりスリ時間に放電
するため、電流的な配属が必゛朽ン”よことは（・うま
でもない。
と同様、回路をタイミング的にきりがえることを模式的
に表わしたものであり、実際にはトランジスタ等の素子
により実現される。いまサンプルレートを１５０サンプ
ル／秒に選ぶ場合、周期は６．６ ｍ５ｅｃでありこの
間に電文のサンプル及びアナログ・ディジタル変換と放
電を各２回づつ行なう必要があるため電位のサンプル及
びアナログ・ディジタル変換に２．５ ｍ５ｅｃづつ割
り当て、放電に０．８ ｍ５ｅｃづつを割りあてる位が
妥当である。積分回路１８の時定数は前記変換のための
時間、ここでは２．５ｍ５ｅｃから変換時間とデータア
クイジションタイムを除き、更に若干の余裕を見た２ｍ
５ｅｃ位にしておく。このような定数を選ぶことにより
Ａ Ｄ Ｃ１４が変換を開始する時はタブレソ）１３か
らの出力電位は落ちつき、小さな外乱ノイズが入ったと
してもそれは積分回路１８によって押えられＡ Ｄ Ｃ
１４の変換には悪影響を及ぼさない。このようにして例
えばタブレット１３のＸ方向の変換を行なった後、次の
ＱＪ３ ｍ５ｅｃが放電のための時間となる。スイッチ
１６の真中の接点より放電回路１９へ信号を送り放％を
作動させる。放電回路１９の時定数は放電時間か０．８
ｍ５ｅｃであ、イ・ため余裕なみてＱ、５７７１ｓｅ
ｃ位に設定することが望ましい。ただし積分回路１８へ
蓄えられた電荷を放電回＊１９ｉ：よりスリ時間に放電
するため、電流的な配属が必゛朽ン”よことは（・うま
でもない。
（発明の効果）
以上説明した様に前記実施例では許さ才またサンプル周
期を４つに分割し、ｘ、ｙ各成分の市川のサンプル及び
変換と放電にタイミングを分け、放電タイミングには回
路に蓄えられた電荷の放電のみを行なう放電回路１９を
設は同時に積分回路１８を設けたため、従来の技術のす
べての欠点が除去されるものである。
期を４つに分割し、ｘ、ｙ各成分の市川のサンプル及び
変換と放電にタイミングを分け、放電タイミングには回
路に蓄えられた電荷の放電のみを行なう放電回路１９を
設は同時に積分回路１８を設けたため、従来の技術のす
べての欠点が除去されるものである。
すなわちサンプル周期をＸ方向の電位のサンプル及び変
換、放電、Ｘ方向の電位のサンプル及び変換、放電と４
つのタイミングに分割したため、抵抗膜１に流れる電流
が整然とし結果的に誤った′電位なサンプルする危険性
が極めて少く／よると（・う利点がある。
換、放電、Ｘ方向の電位のサンプル及び変換、放電と４
つのタイミングに分割したため、抵抗膜１に流れる電流
が整然とし結果的に誤った′電位なサンプルする危険性
が極めて少く／よると（・う利点がある。
又放電回路１９を設けたことにより、積分回路１８を設
けることが可能となるばかりでな（積分回路１８の電荷
も含めてタブレッ）１３の浮遊容量等に蓄えられた電荷
等を周期的に放電できるため回路が安定化するという利
点がある。
けることが可能となるばかりでな（積分回路１８の電荷
も含めてタブレッ）１３の浮遊容量等に蓄えられた電荷
等を周期的に放電できるため回路が安定化するという利
点がある。
次に積分回路１８を設けることによりノイズを除去でき
るだけでな（、タブレット１３よりの出力電圧をＡ Ｄ
Ｃ１４により安定にディジタル値に変換するためには
タブレット１３とＡ Ｄ Ｃ１４の間にサンプルホール
ド回路が必要であったが積分回路１８を設けることによ
り積分回路１８がサンプルホールド回路の機能をも合せ
有するため、より安定なディジタル値への変換が可能と
なるという利点がある。
るだけでな（、タブレット１３よりの出力電圧をＡ Ｄ
Ｃ１４により安定にディジタル値に変換するためには
タブレット１３とＡ Ｄ Ｃ１４の間にサンプルホール
ド回路が必要であったが積分回路１８を設けることによ
り積分回路１８がサンプルホールド回路の機能をも合せ
有するため、より安定なディジタル値への変換が可能と
なるという利点がある。
従って安定な状態でアナログ電圧をディジタル値に変換
でき、しかも、サンプル及び変換の周期も所望の周期が
確保できるという利点があり、結果として抵抗膜を用い
た座標入力装置の実用化に多大なる寄与をするものであ
る。
でき、しかも、サンプル及び変換の周期も所望の周期が
確保できるという利点があり、結果として抵抗膜を用い
た座標入力装置の実用化に多大なる寄与をするものであ
る。
第１図は従来の座標入力装置のブロック図、第２図はタ
ブレット部の構成図、第３図は本発明の一実施例を示す
ブロック図である。 １・・・抵抗膜、 ２〜５・・・ダイオード群
、６．７・・・スイッチ、 ８・・・直流電源、９・
・・絶縁基板、 １０・・・感圧ゴム、１１・・・
導体膜、 １２・・・絶縁膜、１３・・・タブレ
ット部、１４・・・アナログ・ディジタルコンノく一タ
、１５・・・ペン、１６ 、１７・・・スイッチ、１８
・・・積分回路、 １９・・・放電回路。 特 許 出 願 人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 一 本 ：・） 第３図
ブレット部の構成図、第３図は本発明の一実施例を示す
ブロック図である。 １・・・抵抗膜、 ２〜５・・・ダイオード群
、６．７・・・スイッチ、 ８・・・直流電源、９・
・・絶縁基板、 １０・・・感圧ゴム、１１・・・
導体膜、 １２・・・絶縁膜、１３・・・タブレ
ット部、１４・・・アナログ・ディジタルコンノく一タ
、１５・・・ペン、１６ 、１７・・・スイッチ、１８
・・・積分回路、 １９・・・放電回路。 特 許 出 願 人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 一 本 ：・） 第３図
Claims (1)
- 抵抗膜を有するタブレットと、該抵抗膜のたて及び横方
向に時分割的に電圧を印加する手段と、抵抗膜上の任意
の加圧点の座標を抵抗膜上における抵抗分割により電位
として出力する手段と、該電位をディジタル量に変換す
る手段とを有する座標入力装置において、抵抗膜の出力
に接続される積分回路及び該積分回路の電荷を放電する
放電回路がもうけられ、加圧点に対応する前記電位の検
出及び該電位のディジタル量への変換を行なうタイミン
グと、該タイミングで積分回路に蓄積された電荷を前記
放電回路により放電する別のタイミングとが時分割的に
切換えられることを特徴とする座標入力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023526A JPS58142493A (ja) | 1982-02-18 | 1982-02-18 | 座標入力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023526A JPS58142493A (ja) | 1982-02-18 | 1982-02-18 | 座標入力方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142493A true JPS58142493A (ja) | 1983-08-24 |
| JPS6261967B2 JPS6261967B2 (ja) | 1987-12-24 |
Family
ID=12112884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023526A Granted JPS58142493A (ja) | 1982-02-18 | 1982-02-18 | 座標入力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128336U (ja) * | 1991-05-07 | 1992-11-24 | グンゼ株式会社 | タツチパネル装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447974U (ja) * | 1987-09-21 | 1989-03-24 |
-
1982
- 1982-02-18 JP JP57023526A patent/JPS58142493A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128336U (ja) * | 1991-05-07 | 1992-11-24 | グンゼ株式会社 | タツチパネル装置 |
| JP2542953Y2 (ja) * | 1991-05-07 | 1997-07-30 | グンゼ株式会社 | タッチパネル装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6261967B2 (ja) | 1987-12-24 |
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