JPS58136128A

JPS58136128A - 選局装置

Info

Publication number: JPS58136128A
Application number: JP1849482A
Authority: JP
Inventors: Yoshio Osakabe; 義雄刑部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-02-08
Filing date: 1982-02-08
Publication date: 1983-08-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は新規な選局装置に関する。詳しくは、コントロ
ール回路と該コントロール回路によって制御されるフェ
イズ・ロックド・ループ（以下ｒＰＬＬＪ　という。）
方式の選局回路とからな・す、該選局回路を構成する回
路の多くが一つの集積回路内に形成され、そしてコント
ロール回路からの選局回路を制御する制御信号は前記集
積回路内の制御信号記憶用レジスタ内に記憶され、該レ
ジスタから集積回路の内部及び外部の各回路へ適宜伝達
されるようにした選局装置であって、前記制御信号記憶
用レジスタ内に記憶されているデ−タの内容を読み出し
得るようにした新規な選局装置を提供しようとするもの
である。

ラジオ受信機、テレビジョン受像機に用いられる選局方
式の一つとしてＰＬＬ選局方式がある。

ＰＬＬ選局方式はチューナの局部発振器として電圧制御
発振器を用い、この電圧制御発振器とそれが発生する局
部発振信号を分周するプログラマブル・ディバイダと位
相比較器とにょ−てＰＬＬを構成し、分周された局部発
振信号の位相をその位相比較器に゛おいて基準周波数信
号の位相と比較し、その位相差に応じた周波数の局部発
振信号を電圧制御発振器によって発生させるようにした
もので、プログラマブル・ディバイダの分周比を変える
ことによって、電圧制御発振器を制御する電圧の価を変
え、それによって局部発振信号の周波数を所望の放送局
の搬送周波数に対応した値にすることにより選局を行な
うものである。

そして、そのＰＬＬ選局方式を適用した選局装置として
、ＰＬＬ方式の選局回路をワ、ンチップのマイクロコン
ピュータからなるコントロール回路によって制御するよ
うにしたものが本願出願人によって開発されている。そ
の具体的な例として。

選局回路のプログラマブル・ディパイダ　位相比較器更
には基準周波数信号を発生するための発振器等を１つの
集積回路（以下ｒＰＬＬＩｃｊという。）に形成すると
共に、更にそのＰＬＬＩＣ内に制御信号記憶用レジスタ
を設け、選局回路を制御するコントロール回路からの各
制御信号を上記レジスタ内に一時的に記憶し、そのレジ
スタから集積回路の内部及び外部の各回路へ伝達するよ
うにしたものがある。

ところで、一般にある回路から別のある回路へ信号を伝
達する場合にその信号は必ずしも正確に伝達されるとは
限らない。例えばノイズの発生等により送出した筈の信
号と内容の異なる信号を受は入れてしまうことが少なく
ない。特に信号のビット数が多くなる程その惧れが大き
くなる。

従って、上記した選局装置においてもコントロール回路
でつくられＰＬＬ選局回路へ送出された筈の信号と異な
る内容の信号がＰＬＬＩＣの上記レジスタ内に記憶され
、それに応じて選局回路が制御されてしまうことがあっ
た。そのため１局部発振器が発生する局部発振信号の周
波数が選局した放送電波の搬送周波数に対応する値と微
妙にずれ、その結果完全にチューニングされない状態で
再生されてしまうというようなことが起る。そのような
場合にはあらためて制御操作をして選局等に関して設定
のし直しをする必要がある。しかしながら、従来におい
ては、コントロール回路から送出された制御信号の内容
とＰＬＬＩＣ内の前記レジスタに記憶された制御信号の
内容との違いを発見することができないため設定のし直
し等適切な処置が行なわれるようにすることができなか
った。

そこで、本発明は制御信号記憶用レジスタ内に記憶され
ている信号の内容を読み出し得るようにし、それによっ
てその信号がコントロール回路から上記レジスタに送出
された信号と一致しているか否かを確認することを可能
にした新規な選局装置を提供しようとするものであり、
同調回路の局部発振器を成す電圧制御発振器の出力信号
をプログラマブル・ディバイダによって分周し、その分
周された信号の位相と基準周波数信号発生回路から発生
された基準周波数信号の位相とを位相比較器によって比
較し、その位相比較器の出力電圧を前記電圧制御発振器
に印加してその発振周波数を制御するようにしたフェイ
ズ・ロックド・ループ方式の選局回路と、該選局回路を
制御するコントロール回路と、からなる選局装置であっ
て、前記選局回路を構成する回路のいくつか例えばプロ
グラマブル・ディパイダ、基準周波数信号発生回路、位
相比較器等が一つの集積回路内に形成され、更に該集積
回路には制御信号記憶用レジスタと該レジスタ内に記憶
された信号を取り出すためのデータ読出端子とが設けら
れ、前記選局回路を制御する前記コントロール回路から
の各種制御信号は前記集積回路内の前記制御信号記憶用
レジスタ内に一時的に記憶され、該レジスタから集積回
路内部の各回路に適宜伝達されるようにしてなり、更に
前記制御信号記憶用レジスタに記憶された信号を前記デ
ータ読出端子を通して読み出し得るようにしてなること
を特徴とする。

以下に、本発明を添付図面に示した実施例によって詳細
に説明する。

第１図は本発明選局装置を例えばラジオ受信機に適用し
た一つの実施例を示す回路図である。同図において、■
は放送電波を受イ８する受信アンテナ、２は受信アンテ
ナ１で受信した放送電波のうち所望の放送局からの高周
波信号のみを増幅し、更に周波数変換により中間周波信
号を得る同調回路で、その中間周波信号は端子３を介し
て図示しない後段の中間周波増幅器へ送出される。４は
同調回路２内部の局部発振器を成す電圧制御発振器で、
該電圧制御発振器４からの制御電圧に応じた周波数の信
号を発生し、その信号は同調回路２において増幅された
高周波信号と混合され、それによって中間周波信号が得
られる。

５はプログラマブル・ディバイダ、位相比較器、基準周
波数信号発生器等ＰＬＬ方式の位相比較器を構成する複
数の回路が一体に形成されてなる集積回路（以下ｒＰＬ
ＬＩｃＪ　という。）であり、ＡＭ中波放送、ＡＭ短波
放送、ＦＭ放送、テレビジョンＶＨＦ放送、テレビジョ
ンＵＨＦ放送の選局に用いることができるようにされて
いる。

６はＦＭ放送及びテレビジョン放送（ＶＨＦ及びＵＨＦ
）を受信する場合に入力端子として用いる端子（ＦＴ　
Ｉ　）で、該入力端子６には電圧制御発振器４の出力が
印加される。尚、電圧制御発振器４の出力信号を図示し
ないプリスケーラにより適宜分周し、そのプリスケーラ
の出力信号を入力端子６に入力するようにすることが必
要となる場合もある。特に、本実施例と異なりテレビジ
ョン放送を受信するような場合には放送電波の搬送周波
数が高いので、プリスケーラによって適宜分周してその
分周された信号をＰＬＬＩＣ５に入力することが必要に
なることが多い。該入力端子６から入力された信号は増
幅器７及びスイッチング回路８を介してプログラマブル
・ディバイダ９に入力される。尚、１０はＡＭ放送（中
波及び短波）を受信する場合に入力端子として用いる端
子（ＡＭ■）で、該入力端子１０から入力され、セ信号
は増幅器１１及びスイッチング回路１２を介してプログ
ラマブル・ディバイダ９に入力される。

プログラマブル・ディバイダ９は電圧制御発振器４から
の信号を分周するもので、その分周比はアップダウンカ
ウンタ１３に蓄えられた多数ビットの信号により制御さ
れる。１４は基準周波数信号発生用の水晶発振器、１５
は端子、６．１７を介して水晶発振器１４に接続された
人品発振子である。該水晶発振器１４から発生された信
号はリファレンス・ディバイダ１８により分周されて基
準周波数信号となる。リファレンス・ディバイダ１８は
ラッチ回路１９に蓄えられた多数ビットの信号により分
周比が制御される。しかして、基準周波数信号の周波数
はリファレンス・ディ／曳イダ１８の分周比によって変
化される。このように基準周波数信号の基準周波数を変
えることができるようにするのは次のような理由による
。即ち、日本の各放送局の放送電波はその搬送周波数が
設定された通りの値にきちんと保たれているが、国によ
っては放送電波の周波数が設定された値から微妙にずれ
ていることが少なくない。又、搬送周波数が微妙に変化
することもある。そのような場合でもきちんとチューニ
ングするためには常に搬送周波数を検知しその検知結果
に応じて基準周波数を微妙に変化させることが必要であ
る。そこで、基準周波数をリファレンスＯディパイダ１
８の分周比の制御によって変化させることができるよう
にされている。２０はプログラマブル響ディパイダ９の
出力信号の位相とリファレンス会ディパイダ１８の出力
信号の位相とを比較する位相比較器で、該位相比較器２
０の出力電圧は端子２１を介して後述するロウパスフィ
ルターに送出される。

２２はＰＬＬＩＣ５内部の各回路の動作タイミングを制
御するタイミング・コントローラ、２３は後述するコン
トロール回路からの各種データ信号をタイミング・コン
トローラ２２を通して１ビツトずつ受入れるためのシフ
トレジスタ１２４はコントロール回路からのデータ信号
か入力されるデータ入力端子（ＤＩＮ）、２５はコント
ロール回路からのラッチ指令信号が入力されるラッチ指
令信号入力端子（ＬＡＴ）、２．６はコントロール回路
からの制御用クロックパルスが入力されるクロックパル
ス入力端子（ＣＬＫ）、２７．２８はバンド等の切換信
号を送出する切換信号出力端子である。

このＰＬＬＩＣ５にはシフトレジスタ２３に記憶されて
いるデータ信号の内容を読み出すためのデータ読出端子
２９が設けられており、該データ読出端子２９は後述す
るコントロール回路のデータ読出信号入力端子に接続さ
れている。尚、便宜上電源端子、接続端子等は図示しな
い。

３０はロウパスフィルター′で、位相比較器２゜の出力
電圧、はこのロウパスフィルター３０を介して同調回路
２の電圧制御発振器４に加えられる。

１′１このロウパスフィルター３０の時定数はバンド等の切換
信号によって何段階かに切換えられるようにされている
。

以上の電圧制御発振器４、ＰＬＬＩＣ，５及びロウパス
フィルター３０により選局回路３１が構成される。

３２は該選局回路３１を制御するコントロール回路で、
所謂ｌチップのマイクロコンピュータ−からなる。該コ
ントロール回路３２はより具体的には、例えばテンキー
等の入力装置３３から選局のための入力を受けるとそれ
に応じて各種制御データ信号をつくり、その各種制御デ
ータ信号をＰＬＬＩＣ５へ送出すると共にＰＬＬＩＣ５
の動作を制御し、更に選局放送電波の搬送周波数をディ
スプレイディバイス３４に表示させる動作をする。３５
はその動作をするのに必要な各処理を一定のプログラム
に従って実行するプロセッサー回路、３６はその実行プ
ログラム等が記憶されたＲＯＭ、３７は各種データ信号
を必要に応じて適宜記憶するＲＡＭ、３８は入力装置３
３から入力された信号を受ける入力回路であり、３９ａ
、３９ｂ、・・・・・・は入力装置３３からの入力信号
を受は入れる入力端子である。

４０はＰＬＬＩＣ５へ送出する各種データ信号を一時的
に記憶しておくデータレジスタで、データレジスタで記
憶されたデータ信号のうちＰＬＬＩＣ５のシフトレジス
タ２３に一旦記憶されるべきデータ信号はデータ出力端
子４１から、ラッチ指令信号はラッチ指令信号出力端子
４２から、制御用クロックパルスはクロックパルス出力
端子４３からそれぞれＰＬＬＩＣ５へ送出される。４４
はバッファレジスタで、ＰＬＬＩＣ５のデータ読出端子
２９を介してシフトレジスタ２３から読み出したデータ
信号の特にプログラマブル・ディパイダ９の分周比を指
定するデータ信号を一時的に記憶するためのものであり
、４５はそのデータ信号を１ビツトずつ受は入れるため
のデータ読込端子である。４６は比較回路で、データレ
ジスタ４０に記憶されＰＬＬＩＣ５のプログラマブル・
ディパイダ９の分周比を指定するデータ信号と、ＰＬＬ
ＩＣ５のシフトレジスタ２３からバッファレジスタ４４
へ読出された信号（プログラマブル争ディバイダ９の分
周比を指定するデータ信号）とを比較するためのもので
ある。４７はデコーダでＰＬＬＩＣ５のシフトレジスタ
２３から八ツファレジスタ４４へ読み出されたところの
プログラマブル・ディへイダ９の分周比を指定するデー
タ信号（バイナリ−信号）をその分周比と対応する（即
ち選局されている）放送電波の搬送周波数を示すデータ
信号（ＢＣＤ信号）に変換するためのものである。４８
はデコーダ４７で変換５れたところの搬送周波数を示す
データ信号を記憶するディスプレイレジスタで、ディス
プレイレジスタ４８に記憶された多数ビットの信号は端
子４９ａ、４９ｂ、＠−・を介してディスプレイディバ
イス３４に入力される。そして、ディスプレイディバイ
ス３４によって選局放送電波の搬送周波数が表示される
。

このように、第１図に示した選局装置は選局回路３１と
それを制御するコントロール回路３２とからなる。

以下にこの選局装置３２の動作について説明する。

（１）ラジオ受信機の電源スィッチが投入されたときに
はそれに応じて各種データ信号がコントロール回路３２
のプロセッサー回路３５においてつくられる。プロセ・
ンサー回路３５においてつくられるデータ信号には、リ
ファレンス・ディバイダニ８０分周比を指定するデータ
、入力端子選択データ即ち入力端子６と入力端子７との
いずれの端子から信号を受は入れるかを選択する入力選
択データ信号、バンド等切換データ信号及びプログラマ
ブル・ディバイダ９の分周比を指定するデータ信号等が
ある。そして、先ずラッチ指令信号が″ロウ″（以下「
Ｌ」で示す、）にされＰＬＬＩＣ５はデータ取り込みモ
ードとなる。そして、そのモードの状態で第２図に示す
ようにクロックパルスの立ち上りでデータ信号Ｄｏ　、
　ＤＩ　、　　・・・が１ビツトずつコントロール回路
３２からＰＬＬＩＣ５のシフトレジスタ２３に取り込ま
れる。この時取り込まれるのはリファレンス・ディパイ
ダ１８の分周比を指定するデータ信号、入力端子データ
信号、バンド等切換データ信号である。これらの信号を
送出し終えるとコントロール回路３２はラッチ指令信号
を″ハイ″（以下ｒＨＪで示す。）にする。すると、シ
フトレジスタ２３に入力されたデータ信号がラッチされ
た状態になる。そして、シフトレジスタ２３にラッチさ
れたデータ信号の最終ビット（ＬＳＢ）の信号の内容に
基づいてそのデータ信号はラッチ回路１９ヘパラレルに
シフトされる。（尚、シフトレジスタ２３に入力された
データの最終ビットの信号はその信号をアップダウンカ
ウンタ１３へ送出するかラッチ回路１９へ送出するかを
指令する信号として用いられるようにされている。）そ
して、う・ンチ回路１９は入力されたデータをラッチす
る。その結果、先ず、リファレンス・ディバイダ１８の
分周比はラッチ回路１９に蓄えられたデータにより指定
され、更に入（シカ端子選択データ信号によりスイッチング回路８がオン
状態にされ、更に端子２７．２８からバンド等切換信号
（２ビツト）が送出される。

この切換信号は同調回路２と、ロウパスフィルター３０
とへ送出される。この切換信号によって、同調回路２は
その切換信号と対応するバンドに切換えられ、ロウパス
フィルター３０はその時定数が切換えられる。

次にコントロール回路３２はラッチ指令信号を”　Ｈ”
から”　Ｌ　”に変える。すると、今度はプログラマブ
ル−ディパイプ９０分１′１）比を指定するデータ信号
が第２図に示すのと同じようにクロックパルスの立ち上
る毎に１（゛ットずつコント、ロール回路３２からシフ
トレジスタ２３へ送出される。そして、そのデータ信号
がシフトレジスタ２３に入力されてしまうと、ラッチ指
令信号が”　Ｌ　”から”　Ｈ”になり、データがシフ
トレジスタ２３にラッチされた状態になる。

そして、そのデータの最終ビット（ＬＳＢ）の信号によ
る指示によってそのデータ信号はアップダウンカウンタ
１３ヘパラレルにシフトされ、そのデータ信号はアップ
ダウンカウンタ１３においてラッチされ、更に１．プロ
グラマブル・ディバイダ９の分周比がそのデータ信号に
より指定された値に切り換えられる。このように、図示
した実施例においては２つのステップに分けてデータが
ＰＬＬＩＣ５に入力される。

以上の動作が終了すると、位相比較器２０はプログラマ
ブル鳴ディバイダ９の出力信号の位相と、リファレンス
・デイバイダ１８から出力された基準周波数信号の位相
とを比較して、その位相の差に応じた大きさの制御電圧
を送出する。その制御電圧はロウパスフィルター３０を
介して電圧制御発振器４に印加され、その結果、電圧制
御発振器４は選局放送局の放送電波の搬送周波数に対応
した周波数の局部発振信号を出力する。そして、その局
部発振信号と高岡　　１波信号とが混合されて中間周波
信号がつくられ、その信号が端子３を介して図示しない
中間周波増幅回路に送出され、選択した放送を受信する
ことができる。

（２）次に、Ｈ″になっていたラッチ指令信号がＬ″に
変化する。このように変化すると、アップダウンカウン
タ１３の内容が自動的にシフトレジスタ２３にロードさ
れる状態となる。そして、ｓ３図に示すように、制御ク
ロックパルスがコントロール回路３２のデータレジスタ
４０から端子４３及び２６を介してＰＬＬＩＣ５に１つ
ずつ入力される。するとシフトレジスタ２３からそこに
記憶されているところのプログラマブル０デイバイダ９
の分周比を指定するデータ信号が１ビツトずつデータ読
出端子２９及びデータ読込端子４５を介してバッファレ
ジスタ４４ヘシフトされる。するとこのバッファレジス
タ４４に記憶されたプログラマブル・ディバイダ９の分
周比を指定するデータ信号と、データレジスタ４０に記
憶され既にシフトレジスタ２３へ送出されたところのプ
ログラマブル・ディバイダ９の分周比を指定するデータ
信号とが比較回路４６において比較される。そして、そ
の比較されたデータ信号が全ビットにおいて完全に一致
していた場合には、そのバッファレジスタ４４に記憶さ
れているデータ信号がそのままデコーダ４７ヘロードさ
れる。すると、そのデータ信号即ちアップダウンカウン
タ１３に記憶されたところのプログラマブル０デイバイ
ダ９の分周比を指定したデータ信号であってシフトレジ
スタ２３、データ読出端子２９及びデータ読込端子４５
を通してコントロール回路３２内のバッファレジスタ４
４に読み込まれたバイナリ−信号が、デコーダ４７にお
いてその分周比と対応するところの選局放送電波の搬送
周波数を示すＢＣＤ信号に変換され。

ディスプレイレジスタ４８に記憶される。そして、その
ディスプレイレジスタ４８に記憶された信号は端子４９
ａ、４９ｂ、・・・を通してディスプレイディバイス３
４へ送出され、その信号が示す搬送周波数がディスプレ
イディバイス３４に表示されることになる。

ところ、で、比較回路４６において比較される２つの信
号がそのいずれかのビットにおいて不一致であった場合
にはデータレジスタ４０に記憶されているところのプロ
グラマブル・ディへイダ９の分周比を指定する信号が再
度ＰＬＬ　ＩＣ５のシフトレジスタ２３へ送出し直され
る。

具体的にはラッチ指令信号を”　Ｌ　″にした状態で制
御クロックパルス信号を１パルスずつ送出する毎にプロ
グラマブル０デイバイダ９の分局比を指定する信号が１
ビツトずつシフトレジスタ２３へ送出される。送出が終
了するとラッチ指令信号が”　Ｌ　”から”　Ｈ″にな
り、そのシフトレジスタ２３に送られたデータ信号はシ
フトレジスタ２３にラッチされた状態となる。そして、
そのデータ信号の最終ビットの指示によりそのデータ信
号がアップダウンカッフタ１３ヘパラレルにシフトされ
、そのデータ信号はアップダウンカウンタ１３において
ラッチされる。

従ってプログラマブル０デイバイダ９の分周比がそのデ
ータ信号により指定された値となる。

そして、そのアップダウンカウンタ１３に記憶された信
号は再度シフトレジスタ２３からバッファレジスタ４４
へ向けて読み出され、前述したと同じようにバッファレ
ジスタ４４に記憶された信号とデータレジスタ４０に記
憶された信号との比較が行われる。そして、その比較さ
れた信号が互いに一致していれば、前述の如く、バッフ
ァレジスタ４４に記憶されたところの分周比を示す信号
に応じてディスプレイディバイス３４による放送電波の
搬送周波数の表示が為される。

このように、データレジスタ４０に記憶されたデータ信
号とシフトレジスタ２３からバッファレジスタ４４へ読
出したデータ信号とを比較し、両者が不一致の場合には
再度データレジスタ４０から分周比を指定するデータ信
号を送出し直すようにしたので、万一、データレジスタ
４０から送出された信号と異なる信号がシフトレジスタ
２３に取り込まれてしまうという不都合が生じても、そ
のような不都合は直ちに除かれてしまう。

（３）入力装置３３の操作によって選局放送局が変更さ
れ、その変更がバンド変更を伴わない場合には、第４図
に示すようにラッチ指令信号がＨ”にされ、シフトレジ
スタ２３に記憶されていたデータがアップタ゛ウンカウ
ンタ１３にパラレルに取り込まれると同時にアップダウ
ンカウンタ１３がアップ又はダウンのモードに変わる。

そして、コントロール回路３２からＰＬＬＩＣ５ヘデー
タ入力端子２４を通じてＨ″又はＬ　”のデータ入力信
号が入力されると共にクロックパルス入力端子２６を通
して制御用クロックパルスが入力される。すると、制御
用クロックパルスが１パルス入力される毎にアップダウ
ンカウンタ１３に記憶された信号の内容が１つずつ増又
は減されてプログラマブル拳ディパイダ９の分周比が新
たに選択された放送電波と対応する値にされる。その後
、ラッチ指令信号が”　Ｈ″からＬ″に変化して通常の
モードに戻り、同時にアップダウンカウンタ１３に記憶
された信号がシフトレジスタ２３にロードされる。

このバンド変更を伴わない選局放送局の変更をするモー
ドのときにコントロール回路３２からＰＬＬＩＣ５へ送
出される制御用クロックパルスのパルスの数は受信する
放送電波の搬送周波数の変化量に応じた数となる。又、
受信する放送電波の搬送周波数が大きくなる場合にはデ
ータ入力信号が”　Ｈ″にされ、それによってアップダ
ウンカウンタ１３がカウントダウンモードにされ、逆に
受信する放送電波の搬送周波数が小さくなる場合にはデ
ータ入力信号がＬ　”にされ、それによってアップタ゛
ウンカウンタ１３がカウントダウンモードにされる。

このようにしてアップダウンカウンタ１３に記憶された
プログラマブル拳ディバイダ９の分周比を指定するデー
タ信号が変化されると、前述の（２）で述べたと同じよ
うにそのアップダウンカウンタ１３からシフトレジスタ
２３を経由し更にデータ読出端子２９を通してコントロ
ール回路３２のバッファレジスタ４４へそノ分周比を指
定するデータ信号が読出される。そして、バッファレジ
スタ４４に読出されたデ・−タ信号とデータレジスタ４
０に記憶されたデータ信号とが比較回路４６において比
較され、その後前述したと同様の処理が為される。

（４）入力装置３３の操作によって選局放送局が変更さ
れ、その変更がバンド変更を伴う場合又は選局放送局の
変更以外の変更（例えば放送電波の搬送周波数のずれに
よるリファレンス・ディへイダ１８の分周比の変更も含
む）があった場合には、前述の（１）で述べたと同じよ
うに、リファレンス自ディバイダ１８の分周比を指定す
るデータ信号、出力端子選択データ信号、ハンド等切換
データ信号及びプログラマブル・ディへイダ９の分周比
を指定するデータ信号が２ステツプに分けてコントロー
ル回路３２からＰＬＬ　Ｉ　Ｃ５へ入力され、あらため
て各種の設定が行われる。

以］二に述べたように本発明選局装置は、同調回路の局
部発振器を成す電圧制御発振器の出力信号をプログラマ
ブルΦディ／ヘイダによって分周し、その分周された信
号の位相と基準周波数信号発生回路から発生された基準
周波数信号の位相とを位相比較器によって比較し、その
位相比較器の出力電圧を前記電圧制御発振器に印加して
その発振周波数を制御するようにしたフェイズ・ロック
ドφループ方式の選局回路と、該選局回路を制御するコ
ントロール回路と、からなる選局装置であって、前記選
局回路を構成する回路のいくつか例えばプログラマブル
ーディバイダ、基準周波数信号発生回路、位相比較器等
が一つの集積回路内に形成され、更に該集積回路には制
御信号記憶用レジスタと該レジスタ内に記憶された信号
を取り出すためのデータ読出端子とが設けられ、前記選
局回路を制御する前記コントロール回路からの各種制御
信号は前記集積回路内の前記制御信号記憶用レジスタ内
に一時的に記憶され、該レジスタから集積回路内部の各
回路に適宜伝達されるようにしてなり、更に前記制御信
号記憶用レジスタに記憶された信号を前記データ読出端
子を通して読み出し得るようにしてなることを特徴とす
るものである。従って、前記集積回路の制御信号記憶用
レジスタに記憶された信号をデータ読出端子を通して読
み出すことによって、コントロール回路から送出された
制御信号が逍周回路の制御化゛号記憶用レジスタにおい
て正しく受は入れらでいるかどうかを確認することがで
きる。依って、若し正しく受は入れられていない場合に
は再度コントロール回路から制御信号記憶用レジスタへ
制御信号を再送出する等適宜な処理が行われるようにす
ることが可能となり、又、選局装置の不良箇所を発見す
ることも可能となる。

尚、第１図に示した選局装置はあくまで、本発明選局装
置の一実施例にすぎず、例えば、第１図に示す実施例の
ように、コントロール回路３２のバッファレジスタ４４
に記憶された信号をデコーダ４７に入力するのではなく
、同図の２点鎖線に示すようにデータレジスタ４０に記
憶された信号の方をデコーダ４７に入力するようにして
も良い。又、前記実施例においてはバッファレジスタ４
４に記憶されたデータ信号とデータレジスタ４０に記憶
されたデータ信号とが不一致の場合にはコントロール回
路３２からＰＬＬＩＣ５のシフトレジスタ２３ヘデータ
信号の再送出が行われるようにされている。しかし、そ
のような不一・致が生じた場合に、バー２フアレジスタ
４４に記ｔｅされたところのプログラマブル・ディハイ
タ９の分周比を示す信号に応じたディスプレイディバイ
ス３４による放送電波の搬送周波数の表示をすると共に
警告表示をして使用者等がそのように不一致か生じたこ
とを認識できるようにしても良い。又、バッファレジス
タ４４に記憶されたデータ信号に応じた放送電波の搬送
周波数の表示をすると共にデータレジスタ４０に記憶さ
れたデータ信号に応じた放送電波の搬送周波数の表示を
するようにし、その２つの表示から選局操作により指定
した放送電波の搬送周波数と実際にチューニングされた
放送電波の搬送周波数との比較をすることができるよう
にしても良い。更に又、第１図に示した実施例において
は、コントロール回路３２からＰＬＬＩＣ５への信号の
伝達、ＰＬＬＩＣ５のシフトレジスタ２３からフントロ
ール回路３２への信号の伝達（読出し）は１ビツトずつ
行われているが、データ入力端子、データ読出端子の数
を適宜増して複数ビットの信号を同時に伝達するように
し、それによって信号の伝達に要する時間を短縮するよ
うにしても良い等本発明選局装置には種々の実施例、変
形例が考えられる。

【図面の簡単な説明】

図面は本発明選局装置の実施の一例を説明するためのも
ので、第１図は装置全体を示す回路図、第２図乃至第４
図は各モードにおける制御信号を示すタイムチャート図
で、第２図はコントロール回路から制御信号記憶用レジ
スタへ制御信号を送出するモード、第３図は制御信号記
憶用レジスタから制御信号を読出するモード、第４図は
制御信号記憶用レジスタの内容をカウントアツプ又はカ
ウントダウンするモードにおける制御信号を示す。符号の説明２・−拳同調回路、　４・・・電圧制御発振器、　５・
・・集積回路、　　９Ｉ＋−φプログラマブル・ディパ
イタ、　　１３．２３・−拳制御信号記憶用レジスタ、
　　　１４，１５．１８・・・基準周波数信号発生回路
、　　２ｏ・・・位相比較器、　２９・・・データ読出
端子、　３１噛・・ａ周回ｔａ、　　３２・・・コント
ロール回路

Claims

【特許請求の範囲】

（１）同調回路の局部発振器を成す電圧制御発振器の出
力信号をプログラマブル・ディバイダによって分周し、
その分周された信号）位相と基準周波数信号発生回路か
ら発生されｔ：基準周波数信号の位相とを位相比較器に
よって比較し、その位相比較器の出力電圧を前記電圧制
御発振器に印加してその発振周波数を制御するようにし
たフェイズ・ロックド・ループ方式の選局回路と、該選
局回路を制御するコントロール回路と、からなる選局装
置であって、前記選局回路を構成する回路のいくつか、
例えばプログラマブル・ディへイダ、基準周波数信号発
生回路、位相比較器等が一つの集積回路内に形成され、
更に該集積回路には制御信号記憶用レジスタと該レジス
タ内に記憶された信号を取り出すためのデータ読出端子
とが設けられ、前記選局回路を制御する前記コントロー
ル回路からの各種制御信号は前記集積回路内の前記制御
信号記憶用レジスタ内に一時的に記憶され、該レジスタ
から集積回路内部の各回路に適宜伝達されるようにして
なり、更に前記制御信号記憶用レジスタに記憶された信
号を前記データ読出端子を通して読み出し得るようにし
てなることを特徴とする選局装置