JPS58133027A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
- Publication number
- JPS58133027A JPS58133027A JP57014987A JP1498782A JPS58133027A JP S58133027 A JPS58133027 A JP S58133027A JP 57014987 A JP57014987 A JP 57014987A JP 1498782 A JP1498782 A JP 1498782A JP S58133027 A JPS58133027 A JP S58133027A
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- JP
- Japan
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- digital
- converter
- analog
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１チツプＩＣ化に適し友高精度のデジタル・ア
ナログ変換器（以下ＤＡＣと呼ぶことにする）に関する
。
ナログ変換器（以下ＤＡＣと呼ぶことにする）に関する
。
１チツプＩＣ化を目的とし友高精度ＤＡ変換方式として
第１図に示すように通常の精ｇＩＬｔ−有するＤＡＣＩ
と１個以上の電流源とを組み合せ、ＤＡＣのアナログ出
力電流のフルスケール値を基準電流としてこの基準電流
に対して上記電流源の出力電流の大きさが所定の関係に
なるように精度よく制御し丸うえで、上記電流源の個数
に応じてデジタル入力信号の上位に付加され九ビットに
より指定され次電流源の出力電流と上位に付加され九ビ
ットを除いたデジタル入力信号に応じたアナログ比換 願昭５６−４２３１２ ｒディジタル・アナログ変換器
」参照のこと）。この基準電流ＩＯに対し、出力電流を
所定の大きさに精度よく制御する方法について第１図に
よシ説明する。まず期間Ｔ１においてはスイッチ９１が
閉にされて低域Ｆ波回路８１が選択され、その間φ、と
φ！とが逆位相であり、それらの極性に応じて切換スイ
ッチ４０と４１が交互に端子ａ＠またはｂ側に接続され
て基準電流Ｉｏと電流源１１の出力型１５！ Ｉ ｓが
抵抗５１の端子電圧として検出され、この端子電圧がコ
ンデンサ６０、増幅器６、位相検波回路７、上記低域ｐ
波回路８１とからなる帰還回路を通して電流源１１側に
帰還され、その出力電流工１が基準電流Ｉ６に等しくな
るように電流源＝１１が制御される。つぎの期間Ｔ、に
おいてはスイッチ９１は開となりＦ波回路８１の出力は
保持され、スイッチ９２が閉とな）Ｆ波回路８２が選択
される。
第１図に示すように通常の精ｇＩＬｔ−有するＤＡＣＩ
と１個以上の電流源とを組み合せ、ＤＡＣのアナログ出
力電流のフルスケール値を基準電流としてこの基準電流
に対して上記電流源の出力電流の大きさが所定の関係に
なるように精度よく制御し丸うえで、上記電流源の個数
に応じてデジタル入力信号の上位に付加され九ビットに
より指定され次電流源の出力電流と上位に付加され九ビ
ットを除いたデジタル入力信号に応じたアナログ比換 願昭５６−４２３１２ ｒディジタル・アナログ変換器
」参照のこと）。この基準電流ＩＯに対し、出力電流を
所定の大きさに精度よく制御する方法について第１図に
よシ説明する。まず期間Ｔ１においてはスイッチ９１が
閉にされて低域Ｆ波回路８１が選択され、その間φ、と
φ！とが逆位相であり、それらの極性に応じて切換スイ
ッチ４０と４１が交互に端子ａ＠またはｂ側に接続され
て基準電流Ｉｏと電流源１１の出力型１５！ Ｉ ｓが
抵抗５１の端子電圧として検出され、この端子電圧がコ
ンデンサ６０、増幅器６、位相検波回路７、上記低域ｐ
波回路８１とからなる帰還回路を通して電流源１１側に
帰還され、その出力電流工１が基準電流Ｉ６に等しくな
るように電流源＝１１が制御される。つぎの期間Ｔ、に
おいてはスイッチ９１は開となりＦ波回路８１の出力は
保持され、スイッチ９２が閉とな）Ｆ波回路８２が選択
される。
この期間では、−電とφｔが同位相、φ、が−１゜φＩ
Ｋ対し逆位相とな９切換スイッチ４０．４１と４２とが
交互にａ側に接続され工。＋Ｉ、と電流源１２の出力電
流工、とが交互に抵抗５１に流れる。その端子電圧が前
記と同様にして電流源１２１１１ＫｌｌＩ還されて、そ
の出力電流工、がＩＩ ＋Ｉ。に等しくなるように電流
源１２を制御する。このとき、Ｆ波回路８１の出力は直
前の期間Ｔ、の値が保持されているために電流源１１の
出力電流工。
Ｋ対し逆位相とな９切換スイッチ４０．４１と４２とが
交互にａ側に接続され工。＋Ｉ、と電流源１２の出力電
流工、とが交互に抵抗５１に流れる。その端子電圧が前
記と同様にして電流源１２１１１ＫｌｌＩ還されて、そ
の出力電流工、がＩＩ ＋Ｉ。に等しくなるように電流
源１２を制御する。このとき、Ｆ波回路８１の出力は直
前の期間Ｔ、の値が保持されているために電流源１１の
出力電流工。
が工・に等しい状態が継続している。その九め結局工、
は２工◎に等しくなる。さらに次の期間Ｔ、では、スイ
ッチ９１と９２はともに開となシ。
は２工◎に等しくなる。さらに次の期間Ｔ、では、スイ
ッチ９１と９２はともに開となシ。
スイッチ９３が閉となってＦ波回路８３が選択され、こ
の期間φ１．φ８．φ、が同位相、−６がこれらに対し
て逆位相とな〕、電流源１３の出力電流Ｉ、が工・＋Ｉ
ｌ＋２ Ｉ ｔ ＝２” Ｉ。に等しくなるように制
御されるものである。第１図の場合１以上で一巡を終了
し、この動作を繰）返すことにより、２！までの２進化
荷重電流を得るものである。この方法を拡張すれば、
Ｎ （Ｎ＞３３個の電流源を用いて２Ｎ−１倍までの２
進化荷重電流を得ることができるものである。
の期間φ１．φ８．φ、が同位相、−６がこれらに対し
て逆位相とな〕、電流源１３の出力電流Ｉ、が工・＋Ｉ
ｌ＋２ Ｉ ｔ ＝２” Ｉ。に等しくなるように制
御されるものである。第１図の場合１以上で一巡を終了
し、この動作を繰）返すことにより、２！までの２進化
荷重電流を得るものである。この方法を拡張すれば、
Ｎ （Ｎ＞３３個の電流源を用いて２Ｎ−１倍までの２
進化荷重電流を得ることができるものである。
しかしながら、第１図に示す例では、電流を比較する抵
抗５１が一定のため、この抵抗の端子電圧はＩ（ＩＲか
ら２Ｎ−’Ｉ６Ｒ＋壕で変化することになシ、電流の検
出精度を維持するために抵抗５１の抵抗値はあまシ小さ
くはできず、抵抗５１に２Ｎ′″１工。凡の電圧降下が
生じても正常な動作をするように電源電圧を高くしてお
かなければならないという問題点があった。これはＩＣ
化に際し、耐圧や消費り 電力の点で障害とするものである。
抗５１が一定のため、この抵抗の端子電圧はＩ（ＩＲか
ら２Ｎ−’Ｉ６Ｒ＋壕で変化することになシ、電流の検
出精度を維持するために抵抗５１の抵抗値はあまシ小さ
くはできず、抵抗５１に２Ｎ′″１工。凡の電圧降下が
生じても正常な動作をするように電源電圧を高くしてお
かなければならないという問題点があった。これはＩＣ
化に際し、耐圧や消費り 電力の点で障害とするものである。
本発明の目的は、以上で述べた電流検出用の抵抗で生じ
る電圧降下による電源電圧への影響を低減し、低電圧、
低消費電力で動作する高精度ＤＡ変換器を提供すること
にある。
る電圧降下による電源電圧への影響を低減し、低電圧、
低消費電力で動作する高精度ＤＡ変換器を提供すること
にある。
本発明は上記目的に対し、比較する電流の大きさによっ
て電流検出用の抵抗の値を変えることにより、この抵抗
の端子間電圧をほぼ一定に保つもので、大電流比較時に
おける電圧降下を少なくするものである。
て電流検出用の抵抗の値を変えることにより、この抵抗
の端子間電圧をほぼ一定に保つもので、大電流比較時に
おける電圧降下を少なくするものである。
以下、本発明の実施例を図面に基づいて説明する。説明
の簡単のために、Ｎ＝３すなわち２”Ｉ・までの２進化
荷重電１５！を得る場合の実施例を示すが、Ｎ＝２．Ｎ
＞３の場合についても同様にして実施できることはいう
まで賜ない。
の簡単のために、Ｎ＝３すなわち２”Ｉ・までの２進化
荷重電１５！を得る場合の実施例を示すが、Ｎ＝２．Ｎ
＞３の場合についても同様にして実施できることはいう
まで賜ない。
第２図は本発明の一実施例の回路構成を示し、Ｎ＝３の
場合に対応している。なお、第１図と同一符号は、同−
又は均等部分を示す０図において。
場合に対応している。なお、第１図と同一符号は、同−
又は均等部分を示す０図において。
電流検出用抵抗は、Ｎに応じた所定数（図では３個］の
スイッチ２０１〜２０３とそれぞれのスイッチと直列に
接続された抵抗２１１〜２１３とからなり、抵抗２１１
〜２１３は、それぞれＢ。
スイッチ２０１〜２０３とそれぞれのスイッチと直列に
接続された抵抗２１１〜２１３とからなり、抵抗２１１
〜２１３は、それぞれＢ。
成は第１図と同じ回路構成である。まず期間Ｔ１でφ１
によシスイッチ９１が閉となったとき、電光検出用抵抗
には１．ｏと工、が交互に流れるため。
によシスイッチ９１が閉となったとき、電光検出用抵抗
には１．ｏと工、が交互に流れるため。
検出用抵抗としてＲなる値をもつ抵抗２１１がスイッチ
２０１によ多接続される。次の期間Ｔ！ではφ６により
スイッチ９２が閉となってＩ＠＋Ｉｓと工、が比較され
るため、φ・によシスイッチ２０２が閉となＬ−Ｒなる
抵抗値をもつ検出用抵抗２１２が接続される。さらに次
の期間Ｔ、ではφ、によｐスイッチ９３が閉じＩ６＋Ｉ
Ｉ＋ＩｌとＩｓ （＝２”Ｉｏ）が比較される九め、φ
、によりスイ１゜ ツチ２０３が閉となシ、ｐＦＬなる抵抗値をもつ検出用
抵抗２１３が接続される。このようにして比較しようと
する電流−に応じて、検出用抵抗の抵抗値を選べば、全
て電圧降下は工。Ｒとなる。ことではＮ＝３の場合につ
いて述べたが、一般的にはＮ個のｐＲ（ｎ＝１ 、２．
・Ｎ Ｊなる抵抗値をもつ抵抗を用意しておけば、検
出抵抗における電圧降下を一定として２Ｎ−１までの２
進化荷重電流を得るように拡張は可能である。ここで、
ダミー抵抗５２は＝Ｒより小さな値にしておけば、これ
による電圧降下は問題なくなる。第２図の構成によれば
電圧降下が一定であるため、一定の電流比精度が保証さ
れ、検出精度の低下はない。
２０１によ多接続される。次の期間Ｔ！ではφ６により
スイッチ９２が閉となってＩ＠＋Ｉｓと工、が比較され
るため、φ・によシスイッチ２０２が閉となＬ−Ｒなる
抵抗値をもつ検出用抵抗２１２が接続される。さらに次
の期間Ｔ、ではφ、によｐスイッチ９３が閉じＩ６＋Ｉ
Ｉ＋ＩｌとＩｓ （＝２”Ｉｏ）が比較される九め、φ
、によりスイ１゜ ツチ２０３が閉となシ、ｐＦＬなる抵抗値をもつ検出用
抵抗２１３が接続される。このようにして比較しようと
する電流−に応じて、検出用抵抗の抵抗値を選べば、全
て電圧降下は工。Ｒとなる。ことではＮ＝３の場合につ
いて述べたが、一般的にはＮ個のｐＲ（ｎ＝１ 、２．
・Ｎ Ｊなる抵抗値をもつ抵抗を用意しておけば、検
出抵抗における電圧降下を一定として２Ｎ−１までの２
進化荷重電流を得るように拡張は可能である。ここで、
ダミー抵抗５２は＝Ｒより小さな値にしておけば、これ
による電圧降下は問題なくなる。第２図の構成によれば
電圧降下が一定であるため、一定の電流比精度が保証さ
れ、検出精度の低下はない。
さらに、電流源１１〜１３の出力抵抗が十分大きくなく
、その負荷となる検出用抵抗あるいはダミー抵抗の抵抗
値の影響を受ける恐れのある場合は、第３図に示すよう
にダミーの抵抗２２０〜チ４０〜４３の端子す側にそれ
ぞれに接続すれば良い。
、その負荷となる検出用抵抗あるいはダミー抵抗の抵抗
値の影響を受ける恐れのある場合は、第３図に示すよう
にダミーの抵抗２２０〜チ４０〜４３の端子す側にそれ
ぞれに接続すれば良い。
第２図及び第３図の実施例では検出用抵抗とし抗を用い
、これらの抵抗を並列に切９換えることによシ、電圧降
下を一定にしたが、第４図のようチ３０１〜３０４．！
に配列し、このスイッチを開閉することによって４．上
記と同様の効果が得られることは明らかである。
、これらの抵抗を並列に切９換えることによシ、電圧降
下を一定にしたが、第４図のようチ３０１〜３０４．！
に配列し、このスイッチを開閉することによって４．上
記と同様の効果が得られることは明らかである。
以上の場合、這番目の電流Ｉ＋の相対誤差ΔＩ＋／Ｉｔ
は％ Ｉ ｔが低域Ｐ波回路８１〜８３の出力着圧ｖ１
によらない固定分（Ｉ ｍｌ ） とＶ、ｌによシ変
化する分（ｇ＋ｍｔ・ｖｌＫ）とから成多１０式で卑見
られるものとすると、（２）式で与えられる（前記の特
願昭５６−４２３１２参照）。
は％ Ｉ ｔが低域Ｐ波回路８１〜８３の出力着圧ｖ１
によらない固定分（Ｉ ｍｌ ） とＶ、ｌによシ変
化する分（ｇ＋ｍｔ・ｖｌＫ）とから成多１０式で卑見
られるものとすると、（２）式で与えられる（前記の特
願昭５６−４２３１２参照）。
Ｉ ＋＝Ｉ ｓｔ＋ｇ ｍｌ ｅ ｖ＠ ｔ
・・・・・・・・・・・・・・・・・・・・・・・・（
１）ΔＩ＋／Ｉｔミ（Ｉ Ｉ −＋／Ｉ ＋ ３／ （
Ａ−ａ ・β・ｇ、、、Ｉ−ＲＩ）・・・（２）ここで
ｓＡｐ α、βはそれぞれ交流増幅回路６と位相検波回
路７．および低減Ｆ波回路８１〜８３の利得であり、Ｒ
Ｉは検出用抵抗の抵抗値である。このＥＬＩは２進化荷
重電流Ｉ−の大きさにΔＩ ＩＡ ＋＝２ ’−’ （
ｌ Ｉ−ｔ／Ｉ ｔ ３／ （Ａ・α・β・ｇ、ｔ・Ｒ
）・・・（３）となシ、帰還がかかつていないときの整
合＆（１−１−ｔ／Ｉ ｔ ｊが常に一定とすれば、相
対誤差は重みの最大であるＭＳＢ（ＩＮ）で最大とする
。そこで。
・・・・・・・・・・・・・・・・・・・・・・・・（
１）ΔＩ＋／Ｉｔミ（Ｉ Ｉ −＋／Ｉ ＋ ３／ （
Ａ−ａ ・β・ｇ、、、Ｉ−ＲＩ）・・・（２）ここで
ｓＡｐ α、βはそれぞれ交流増幅回路６と位相検波回
路７．および低減Ｆ波回路８１〜８３の利得であり、Ｒ
Ｉは検出用抵抗の抵抗値である。このＥＬＩは２進化荷
重電流Ｉ−の大きさにΔＩ ＩＡ ＋＝２ ’−’ （
ｌ Ｉ−ｔ／Ｉ ｔ ３／ （Ａ・α・β・ｇ、ｔ・Ｒ
）・・・（３）となシ、帰還がかかつていないときの整
合＆（１−１−ｔ／Ｉ ｔ ｊが常に一定とすれば、相
対誤差は重みの最大であるＭＳＢ（ＩＮ）で最大とする
。そこで。
ＭＳＢで十分小さな相対誤差となるようにＡ−ａ・β・
ｇｍｌを設計すれば良いことになる。
ｇｍｌを設計すれば良いことになる。
しかし、比較する電流が小さいところでは。
ＲＩを大きくするために、必要以上に開ループ利得が大
きくなり、帰還回路の安定性や、雑音による交流増幅器
６の飽和が問題となる可能性がある。
きくなり、帰還回路の安定性や、雑音による交流増幅器
６の飽和が問題となる可能性がある。
この問題点を解決した本発明の実施例の要部を第５図に
示す。
示す。
図は、交流増幅器の部分の回路構成のみを示し、他の回
路構成は第２図、第３図の回路構成と同じである。この
実施例は、検出用抵抗Ｒ１の大きさに応じて、交流増幅
器６の利得ｔ−変えるものである。すなわちコンデンサ
６０と増幅器６０間にＮに応じた所定数のスイッチ２３
１〜２３３とそれをもつ抵抗２４１〜２４３とを並列に
接続し、検出用抵抗Ｒ＋の大きさに応じてスイッチ２３
１〜２３３を切り換えることにより、ＩＩ′に検出して
いるとき増幅器の利得をＡ＋＝２’″１・ＲＦ／Ｒ＋
−とするものである。この構成により、開ループ利得Ａ
−（Ｅ −β ・ ｇｓ＋＋ ・ＲＩ はＲｒ”
’ β ・ ｇ−ｔ ・ Ｒ／Ｒｓａと一定となる。
路構成は第２図、第３図の回路構成と同じである。この
実施例は、検出用抵抗Ｒ１の大きさに応じて、交流増幅
器６の利得ｔ−変えるものである。すなわちコンデンサ
６０と増幅器６０間にＮに応じた所定数のスイッチ２３
１〜２３３とそれをもつ抵抗２４１〜２４３とを並列に
接続し、検出用抵抗Ｒ＋の大きさに応じてスイッチ２３
１〜２３３を切り換えることにより、ＩＩ′に検出して
いるとき増幅器の利得をＡ＋＝２’″１・ＲＦ／Ｒ＋
−とするものである。この構成により、開ループ利得Ａ
−（Ｅ −β ・ ｇｓ＋＋ ・ＲＩ はＲｒ”
’ β ・ ｇ−ｔ ・ Ｒ／Ｒｓａと一定となる。
あるいは、交流増幅器６の利得′ｔ−変えるのではなく
、電流源１１〜１３の相互コンタクタンスｇ１に２進化
荷重の重みをもたせて賜良い。すなわち、′１１の電流
源のｇｍ＋を ｇ、１＝２１−”・ｇ、 （ｊ＝１，２・・・Ｎ］
・・・・・・・・・（４）とする仁とによっても、開ル
ープ利得はＡ −ａ・β・ｇ、・Ｒ と一定となる。
、電流源１１〜１３の相互コンタクタンスｇ１に２進化
荷重の重みをもたせて賜良い。すなわち、′１１の電流
源のｇｍ＋を ｇ、１＝２１−”・ｇ、 （ｊ＝１，２・・・Ｎ］
・・・・・・・・・（４）とする仁とによっても、開ル
ープ利得はＡ −ａ・β・ｇ、・Ｒ と一定となる。
以上説明したように本発明によれば、抵抗とスイッチを
付加することで、電流の検出積置は一定に保ちながら、
高精度の２進化荷重電流を検出する抵抗における電圧降
下を一定にすることができ、これによって低電源電圧、
低消費電力化が可能となシ、よＬＩＣ化に適した高精度
のＤＡＣが実現でき、その効果は大きい。
付加することで、電流の検出積置は一定に保ちながら、
高精度の２進化荷重電流を検出する抵抗における電圧降
下を一定にすることができ、これによって低電源電圧、
低消費電力化が可能となシ、よＬＩＣ化に適した高精度
のＤＡＣが実現でき、その効果は大きい。
第１図は従来のデジタル・アナログ変換器の回路構成図
、第２図は本発明の第１の実施例の回路構成図、１８３
図は本発明の第２の実施例の回路構成図、第４図は本発
明の第３の実施例の要部を示す回路構成図、第５図は本
発明の第４の実施例の要部を示す回路構成図である。 ｌ・・・ＤＡＣ，２・・・タイミング信号発生回路、２
１１〜２１３・・・電流検出用抵抗、２０１〜２０３・
・・切￥１ １ 図 ￥Ｊ ２ 図 ｆＪ ３ 図 ￥Ｊ ４ 口
、第２図は本発明の第１の実施例の回路構成図、１８３
図は本発明の第２の実施例の回路構成図、第４図は本発
明の第３の実施例の要部を示す回路構成図、第５図は本
発明の第４の実施例の要部を示す回路構成図である。 ｌ・・・ＤＡＣ，２・・・タイミング信号発生回路、２
１１〜２１３・・・電流検出用抵抗、２０１〜２０３・
・・切￥１ １ 図 ￥Ｊ ２ 図 ｆＪ ３ 図 ￥Ｊ ４ 口
Claims (1)
- 【特許請求の範囲】 １、デジタル入力信号の所定の下位ビットをアナログ電
流に変換するためのデジタル・アナログ変換手段と、上
記所定の下位ビットを除くデジタル入力信号に従って指
定されるｎ（ｎ２１３個の電流源と、上記電流源のそれ
ぞれの出力電流値を順次上記デジタル・アナログ変換手
段の出力電流の最大値の２進化荷重電流値に等しくなる
ように設定する設定手段と、上記デジタル入力信号に従
って指定された上記電流源の出力電流と上記デジタル・
アナログ変換手段の出力電流との和をと９％上記デジタ
ル入力信号に対応するアナログ信号として出力する手段
からなるデジタル・アナログ変換器において、上記設定
手段は、所定の抵抗比をもったｎ個の抵抗と、核抵抗の
１つを順次選択するスイッチ手段とを有し、該スイッチ
手段によシ選択された抵抗の電圧降下として得られた信
号に基づいて、上記電流源の出力電流値を設定すること
を特徴とするデジタル・アナログ変換器。 ２、上記設定手段は、上記電圧降下として得られた信号
を増幅する増幅手段と、該増幅手段の増幅度を上記選択
された抵抗の値に応じて制御する手段とを有し、上記増
幅手段の出力信号によシ上配電流源の出力電流値を制御
することを特徴とする特許請求の範囲第１項記載のデジ
タル・アナログ変換器。 ３、上記電流Ｒが、その出力電流の大きさに比例した所
定の相互コンダクタンスを有することを特徴とする特許
請求の範囲第１項記載のデジタル・アナログ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57014987A JPS58133027A (ja) | 1982-02-03 | 1982-02-03 | デジタル・アナログ変換器 |
| EP82102454A EP0061199B1 (en) | 1981-03-25 | 1982-03-24 | Digital-to-analog converter |
| US06/361,437 US4549166A (en) | 1981-03-25 | 1982-03-24 | Digital-to-analog converter using a feedback element matching technique |
| DE8282102454T DE3279017D1 (en) | 1981-03-25 | 1982-03-24 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57014987A JPS58133027A (ja) | 1982-02-03 | 1982-02-03 | デジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58133027A true JPS58133027A (ja) | 1983-08-08 |
Family
ID=11876294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57014987A Pending JPS58133027A (ja) | 1981-03-25 | 1982-02-03 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191125A (ja) * | 1985-01-16 | 1986-08-25 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | デジタル−アナログ変換器 |
| JP2012138870A (ja) * | 2010-12-28 | 2012-07-19 | Renesas Electronics Corp | 半導体装置 |
-
1982
- 1982-02-03 JP JP57014987A patent/JPS58133027A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191125A (ja) * | 1985-01-16 | 1986-08-25 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | デジタル−アナログ変換器 |
| JP2012138870A (ja) * | 2010-12-28 | 2012-07-19 | Renesas Electronics Corp | 半導体装置 |
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