JPS58127431A - 低電力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）本発明の関連する分野 本発明はデジタル処理回路に関し、さらに詳しくは、デ
ジタル処理を行う為の低電力回路に関する。

（２）従来技術の説明 単一の大規模集積回路（ｔ、ＳＸ）半導体チップ又は、
小数のチップ内に全ての主要電子機能を有する形式の電
子計算器システムは、以下に示すテキサス・インスツル
メンツ・インコーボレーデツＹ社に鎮渡された従来技術
又は特許に記述されている。

１９６７年９月２９日に最初に出願した出願に基づくキ
ルビーその他による米国特許 第６．８１９．９２１号［小型電子計算器Ｊ０ゾーン及
びツクランによる米国特許 第４．０７４，３５１号「可変機能プログラム計算器」
。

プライヤントによる米国特許第３，８１９，９５７号［
電子計算器チップ内のデジタルマスク論理Ｊ０パンダイ
レンドント、フィッシャー及び八−トセルによる米国特
許第！１，９８７．４１６号「ディスプレイ及びキーボ
ーＰ走査を行う電子計＃器」。

このような従来発明が電子計算器の価格の低減小型化及
び機能の増加を可能にした。このような計算器は何百万
台も生産された。製造価格を低減し、使用者が使用でき
る機能も増加する為の研究開発は現在も続いている。特
に、極めて応用性が高く多数の異種の形式の計算器及び
同様のデジタル処理装置に使用可能な基本的なチップ構
造を提供することが切望されている。このようなチップ
を作ることによって１つの慣造装置を用いて、大量に同
じ装置を生産し、マスクを１つ変えるだけで異る装置を
生産できる為大量生産による価格面での利点をそのまま
維持しながら極めて多数の変化をつけることが可能とな
る。

上記で参照したような従来のＭＯＢ／Ｌ８Ｘ計算器チッ
プは一般に与えられたレジスタ内の全ての桁で単一の命
令語が操作されるように組織されたレジスタであった。

さらに融通性を高くする為には、一度に一桁（デジット
）づつ操作するように桁で組織された装置を作る方法が
ある。例えば。

特定の１ビツトのフラッグをテスト又はセットすること
が望まれる場合を想定する。ディジット組織の装置では
、必要な桁又はビットにのみアクセスするのに対し、レ
ジスタ型装置では１６桁全部のレジスタがこれを使用す
る為にアドレスされマスクされなくてはならない。この
ような処理チップの例は、「ディスプレイ及びキーボー
ド走査出力の多喧フードの組合せを持つ電子計算器又は
デジタル処理チップ」と表題のつくコーゲルその他によ
る米国特許第３，９９１，３０５号に開示されている。

この特許は一般に４ビツトマイクロコンピユータに関す
るＴＭＢｌｏｏｏの構造として当業者に知られるものを
開示している。これと同じ型の機構（アーキテクチュア
）を用いたもう１つの方法は「デコアルレジスタデジタ
ル処理システム」と表題のついたユツペン、ロジャー、
ソリメツ及びブラウンによる米国特許出願第２１６，１
１３号に開示されている。ここに開示する機構は、低電
力回路といっしょに使用されるＴＭ８１０００の構造及
び上記出願に開示された構造と同様のものである。

第１ａ図は、正極チャンネルＭＯ８Ｉｔ界効果型トラン
ジスタ装置を用いて低電力による操作を試みる従来技術
例を示している。この形式の回路はプレチャージ及び条
件的ディスチャージ回路として参照される。ノード８０
０はφ６の間充鑞状態となる。回路はＰ−ＭＯＢ内に存
在するのでタイミング信号が負極部分にある間装置は作
動していることに注意して欲しい。φ１の期間は、入力
線によって条件的に放電されるまで、このノードは、充
電されたままである。入力線が高電位のままであれば、
ノードは充電されたままであって第１ｂ図で示す通り出
力は−Ｖのままになる。しかしながら、入力が低電位で
あれば装置８０１が作動するようになりノード８００は
図の通りφ１の間放電される。この標準的な充電放電論
理の欠点は。

！レチャージ期間が他の回路に対し例えばＲＡＭセルの
アドレス指定などに障害を起こすという点である。充電
放電論理が、ＲＡＭセルのアドレス部分に直接接続され
ている場合、プレチャージ期間中全てのアドレスがオン
になってしまう。故に、充電放電論理がＲＡＭのアドレ
ス指定に使用される場合、ＲＡＭセルのアドレス線から
プレチャージの間隔をバッファする為に追加の回路が必
要になる。

第２図は出力線に接続するノードに電荷を供給する為の
空乏領域８０２を持つ装置を含むスタティックインバー
タを示している。スタティックインバータはプレチャー
ジの問題を解決させたが、より大量の直流電流を消費す
る。スタティックインバータはまたプレチャージディス
チャージ回路内のいずれの装置に対してもかなり大きい
負荷装置のサイズを必要とする。小さなシリコンチラノ
に回路を製造する時、このことは非常に欠点となる。

低電力回路オペレーションの実現を試みる第６の技術が
第３図に示されている。これは、相補型ＭＯ８コンバー
タである。クロック同期ＣＭＯ８コンＡ−夕はプレチャ
ージを持たず一定な直流′電流を必要としない。しかし
ながら、０ＭＯ８製造工程は、通常のＰＭＯＢ又はＮＭ
Ｏ８の＠造工程よりコストが高く且つ複雑である。

たくさんの半導体ディスプレイ応用技術に対し、低電力
化を実現させる開発には、ＣＭＯＳ、充電放電回路及び
スタティック装置の使用する技術が含まれる。このよう
な回路の１つが液晶ディスプレイに必要とされる回路で
ある。液晶ディスプレイは低電力であることが要求され
るので低電力の処理回路にうまくインターフェースする
。液晶ディスプレイに必要な事項に関する参照としては
。

英国Ｎｃ　　９ＲＤロンドン、ペンリード１４のオバム
社が発行している１９７６年にマーナイン・トピアスに
よって補足された「液晶ディスプレイの国際ハンドブッ
ク１９７５−７６Ｊ第２版を参照してほしい。また他の
参照としては、カリフォルニア′、トレランスのウェス
ト・ロミタ・ブルーバード２９９０のエプソンアメリカ
社の発行した「液晶ディスプレイに関する一般情報Ｊが
ある。

第５の参照としては、「真空科学、技術会報Ｊ１０巻５
号１９７６年９月り１０月号に掲載されるり、Ａ、グツ
ドマンの論文「液晶ディスプレイ」が存在する。

過去において、ＬＣＤ装置は、充゛醒放ｌＩＥ論理又は
ｌｃＭＯａ＃理のような低電力回路を使用する必要があ
った。本明細書は、従来の回路の欠点を持たずにＬＣＤ
との低電カインターフエースに適した低電力回路に関す
る別の技術を開示するものである。

本明細書では、低電圧ＲＡＭセルも開示している。ＲＡ
Ｍセルは先に列挙した特許の中に含まれている。しかし
ながら９本明細書は、低電圧ＲＡＭセルの製造技術を示
すものである。

同様の技術を含む他の特許としてはマツケロイによる［
ドーピング欠陥の修正法」と表題のつく米国特許第４．
０６１．５０６号及びルー、ボンダー及びタブスによる
［集積回路装置を製造する３層相互接続工程」と表題の
つく米国特許 第４．２８０，２７１号が存在する。

従来の計算器及びマイクロコンピュータチツゾにおいて
、低電力０Ｍ０８回路又はスタティック論理は、クロッ
ク回路中の発振器の製造に使用されてきた。本明細書は
、充電放電回路、スタティックコンバータ及び０Ｍ０８
回路等の短所を持たない低電力の発振回路及びクロック
回路を製造する技術を開示する。

また本明細書では集積回路オン／オフスイッチの記１１
４も含んでいる。オン／オフスイッチに関する従来技術
とは電力スイッチ専用の別個のスイッチを必要とする機
械的なオン／オフスイッチを富む、集積オン／オフスイ
ッチの長所は、集積オン／オフスイッチをキーボードに
内蔵させ、他の機能の為にも使用できる点である。ＣＭ
Ｏ８形式のオン／オフスイッチ以外の従来のオン／オフ
スイッチは、かなりの量の一定電流を流しておく必要が
あった為マイクロコンピュータシステム内で動作してい
るバッテリーの寿命を短くしていた。ここに開示する集
積オン／オフスイッチはｃｕｏｓ形式で製造しなくとも
オフ状態の間はわずかな量の電力のみを必要とする。

以下９図を参照しながら実施例に関連して本発明の詳細
な説明する。

実施例の説明 第４ａ図は、基本的な低置力インパータの概略図である
。第４ａ図内のこの回路を示す標識が第４ｂ図に示され
ている。この回路のタイミング表は第４ｃ図に示されて
いる。第４ａ図を参照すると、タイムフレーム４人の間
、ノード８０６は装置８０５によって充電されている。

φＢの期間ＰＭＯ８回路に対する入力が低電位であれば
、ノード８０６は入力線及び装置８０８と８０９によっ
て放電される。しかしながら、入力が高電位であれば、
タイミング信号φＢは容量素子８０７によってノード８
０６に追加の電荷を供給する・充電された場合ノード８
０６は装置８１３をオンにし、同様にφＢは装置８１１
及び８１２をオンにする。入力が高電位であって故に装
置８１０がオンにならない場合、　　［ｏｔｙＴｌＪ及
び「０ＵＴ２」と印のついた線から図で示すように一■
の出力電圧が発生する。ノード８０６が一■又は負の電
圧値に容量素子８０７を通ってくるクロックフェイズφ
Ｂからの電荷を加えたものを受けとっているので、ノー
ド８０６は−Ｖより下の電圧を発生することに注意しな
くてはならない、故にノーＰ８０６における電圧は、第
４ａ図に示す−Ｖより大きい。

この形式の回路によって充電・放電論理もスタティック
インバータも使用せずに低電力インバータを提供するこ
とができる。更に、第４ａ図で示す全ての装置は、サイ
ズの小さい装置としてＰＭＯＢ構造で製造することがで
きる。

第５図は、ここに開示するマイクロコンビュータのブロ
ック図を示している。このマイクロコンピュータは、米
国特許第３，９９１，３０５号に開示されているものに
似ていることに注意してもらいたい。尚ｑの特許は参照
としてここに示す。このマイクロプル七ツサシステムに
対する命令は、チャプターレジスタ（０人）、ページレ
ジスタ（ＰＡ（）Ｒ）及びプログラムカウンタ（ｐｃ）
によってアドレスされるり−Ｐオンリーメモリ（ＲＯＭ
）内に含まれている。チャプタレジスタ及びページレジ
スタは両方ともチャシタバッファ（ＣＢ）及びページバ
ッファ（ＰＢ）を有している。更に、サブル−チ呼び出
しの為６段階のスタックが用意されている。ＲＯＭの出
力は命令デコーダによって解読され、残りのマイクロコ
ンピュータ回路に対する制御信号を提供している。マイ
クロコンピュータ回路の為のタイミングは、発振器によ
って与えられる。装置に対する入力は、に、からに、ま
でのポートを通して与えられる。

これらの入力は４ビツト演算論理ユニツト（ＡＬυ）に
与えられる。人ＬＵは、ランダムアクセスメモリＲＡＭ
　（一時的なデータの記憶の為に用意される装置である
）からの人力も受けとっている。演算論理ユニットはＹ
レジスタ及び累算器に出力を与えこれらはまた演算ユニ
ットに再び入力を与えている。Ｙレジスタはまた、ＲＡ
Ｍ及びマイクロコンピュータからのレジスタディジット
出力（ＲＯＲ１１）　　に対し出力を与えている。累算
器は、出力プログラム論理配列（ＯＰＬ人）に出力を与
えている。ＯＰＬ人は更にディス７１４８人Ｖにデータ
を提供している。ディスプレイＲＡＭはまたＹレジスタ
からの出力も受けとっている。共通線発生器、ディスプ
レイＲＡＭ及びセグメント駆動回路が出力を与えてＬＣ
Ｄ装置を駆動している。

このブロック図（ＬＣＤインターフェースは省いている
）はテキサス・イン、スツルメンツ社が１９７５年１２
月に発行したｒＴＭ８１０００シリーズデータデックマ
ニュアル」にさらに詳しく説明しである。これは、参考
としてここに示す。

この回路はテキサス・インスツルメンツ社の発行した「
ＴＭ８１００（１！ｊ−ズＭ０８／Ｌ８ｘワンチップマ
イク胃コンピュータプログラマ−の為の１考マニユアル
」にも説明されていてここに参照として示す。

第６ａ図、第６ｂ図及び第６Ｃ図、第６ｄ図は第５図の
命令デユードブロックを示している。この回路はＲＯＭ
内に記憶されるマイク■命令から制御信号を与えている
。

第７図は、定数及びキーボードピッ）　（ＣＫＢ）論理
を示している。この論理の全体的な機能は、三層構成に
なっている。まず命令コードの領域内に現われた定数が
出力される。第２にキーポーＰ又は外部入力が出力され
る。第３に４本の出力線の１本が選択されＲＡＭに記憶
されている４ピツトの桁のうち１つがアドレスされる。

このような機能は全てＲＯＭから与えられた命令によっ
て制御されている。

第８ａ図、第８ｂ図は、リードオンリーメモリ（ＲＯＭ
）を示している。［９７Ｂは図で゛は示していない１２
８本の線のうちの１本を示していることを念頭において
おかなくてはならない。ＲＯＭは、論理のオペレーショ
ンを特定する命令を記憶している。この構成では、ＲＯ
Ｍは２０４８の８ビツト命令ワードを有している。ＲＯ
Ｍはそれぞれ１６ページを有する２つのチャツタとして
組織されている。各ページは６４の命令ワードを含む。

ＲＯＭは、第１０ａ図から第１０ｄ図の論理で示すレジ
スタ内に含まれる１ピツトのチャツタアドレス及び４ピ
ツトのページアドレスによってアドレス指定される。更
に、ＲＯＭは第９ａ図及び第９ｂ図で示す６ピツトのプ
ログラムカウンタ（ｐｃ　）によってアドレスされる。

各々の上記プログラムカウンタはアル♂リズムを設計す
る６段階のサブルーチンスタックを有している。プログ
ラムカウンタは、６４の状態から成る長さの一連の擬似
乱数（ｏ＋１＋３＋７＋ｙ、・・・・・・・・・　１０
゜２（）ｔＯ＋１．ａｔｅ）を逐次計数してゆく。この
一連の乱数の計数は、分岐、呼出し又は回帰命令の実行
によって変更されない限り続行する。好ましい実施例に
おいて、チャシタＯ，ページ？メ田グラムカウンタ００
での命令が電力を加わると。

最初に実行される。

演算及び論理オペレーションは、第１１ａ図及び第１１
ｂ図で示す論理と共働する４ピツ）演算論理ユニットに
よって実行される。演算論理ユニットは論理比較演算比
較及Ｏ加算機能を行っている。２つの入力の組でオペレ
ーションは実行される２組の４ピツトの並列入力がいっ
しょに加算されたり又は論理的に比較される。累算器は
、ＡＬＵの入力のうちの１つに対する逆転出力を有して
いて２つの補助演算回路によって減算が行われる。

この入力は累算器、ＲＡＭ、命令定数又はキーポール入
力の正しい出力にもなりうる。他の入力はＹレジスタ、
ＲＡＭ、命令定数又はキーボード入力から送られてくる
。定数はＲＯＭ内に記憶されている命令ワードによって
与えられる。加算及び減算による結果はＹレジスタ又は
、累算器のいずれかに記憶される。演算機能は状態論理
に桁上げ出力を発生させる。論理比較は、状ＩＩＩＩＩ
Ｉ理に出力を発生する。比較機能が使用される場合、状
態ビットは！ジグラム制御にだけ影響を及ぼし、Ｙレジ
スタの内容も累算器レジスタの内容にも影響を与えない
。もし状態ビットは、通常の状態である論理１である場
合９分岐又は呼出し命令が次に実行される。もし命令が
状態ビットをリセットする場合（桁上げでも比較でもビ
ットを等しくするのでもない場合） １命令サイクルの開状態は０の状態になってから１の状
態にもどる。状態ピットが０である場合分岐及び呼出し
命令は受は入れられずｐｃ＋１（次の通常のゾログラ人
カウンタの連続するアドレス）において１次の命令が実
行される。

第１２図にはランダムアクセスメモリ（ＲＡＭ）が示さ
れている。ＲＡＭはＹレジスタを通じ演算論理ユニット
から送られてきたデータの一時的記憶機能を提供してい
る。ＲＡ’ＭはＹレジスタとＸレジスタを通ってきた命
令によってアドレス指定される。Ｘレジスタ解読回路は
第１３図に示しである。この回路はＩＩ！１４ａ図及び
！１！１４ｂ図に示すＸアドレス回路に接続される。

Ｙレジスタ・は第１５図の桁ラッチとして示されている
１３の出力ラッチも更にアドレスしている。

第１５図は実際には１６の出力ラッチを図示しているこ
とに注意してはしい。しかしながら６つの最上位ビット
ラッチＤＬ１３１ＤＬ１ｊｌＤＬ１５゜は、特別な機能
の為の専用であって外部出力の為には使用されない。

初期化回路は第１６図に示されている。この回路は、マ
イクロコンピュータに対し初期化信号を与え、更にＲＯ
パットにおける人力と関連して初期化パッドがその入力
を受けとる時にテストの指示を示す出力を与えている。

故に桁ラッチＲＯは入力及び出力機能の両方を持ってい
る。実際のレジスタ出力回路は第１７図に示されている
。この回路は、第１５図のデジタルラッチから入力を受
けとっている。、各々の出力はＹレジスタの出力によっ
てアドレスされることで別個にセット又はリセットされ
、８ｇＴＲ又は、Ｒ８ＴＲ命令が実行される。各々の出
力は６つの選択できる形式の中の１つ（即チプッシュゾ
ル、オーシンＰレインゾルハイ又はオープンドレインノ
ルローのうち一番使用者に適したもの）となるようにマ
スクプロダラムで製造される。ＢＮＴＲ命令は、もしあ
ればゾルハイ装置をオンにする。ｖｄｄからのソース電
流は、ゾルハイ装置をオフにする。Ｒ８ＴＲ命令は、も
しあればノルロー装置をオンにする。Ｖｓａへの流出電
流は、ゾルハイ装置をオフにする。オープンドレインノ
ルローを選択すれば、外部構成部品を使用せず一度に複
数のキーから人力されることによって起こる混ｌを避け
てキーボードを走査することができる。オーシンドレイ
ンゾルハイの選択は、最大の電流駆動能力を得る為また
Ｖｓｓより高い電圧を要するその他の論理とインターフ
ェースする為に使用される。ブツシュノルの選択は、同
じ電圧レベルで作動するあらゆる０Ｍ０８論理とのイン
ターフェースに使用される。

キーボード入力回路が第１８図に示されている。

ここには４つのデータ人力に１．に２．に３及びに、が
存在する。全ての入力は、それらが受けとられたとき集
積オン／オフスイッチの特徴と互換性を持つように逆転
される。あらゆる入力は、４ピツト入力のＫＮＲＺ命令
で低レベルに関してテストされるか又は、４ビツト入力
は、ＴＫＡ命令で前述の制御キービード論理を通って累
算器に転送される。Ｋ人力は内部的には高電位に保たれ
、１”レベル入力に関しては外部的には低い状態にする
。

ＫＮＥＺ又はＴＫＡ命令の為のに入力は前の命令サイク
ル部分では有効でなくてはならない。第１７図のレジス
タ出力回路（Ｒ出力ゾルダウンの選択）からのＲ出力は
、構成部品を追加せずにキーのマトリクスを走査する為
に使用される。Ｒ，Ｉが走査入力の為に使用される場合
、Ｒ８ＴＲ命令とＸＮＫＸ命令の間には最低１命令サイ
クルおくことが必要である。キーボード入力に加えて第
１８図では集積オン／オフスイッチが示されている。

このオン／オフスイッチの為の中央回路はランチ８２０
である。オフの状態にある時電力は抵抗８２６を通して
Ｖｓｓから装置のｒ−）　８２８に与えられる。しかし
ながら装置はオフであるので装置１８２３はクロック信
号φ３を受けとっていない。

故にオフと表示のついた線には電力が与えられてなく、
この回路はわずかな電流も浪費することはない。オン信
号は４つのキーざ−ドのいずれかを押すことにより受け
とられ、これによって装置８２２又は装置８３０の中の
４つのいｒれかが作動する。装置８２２の中のいずれが
作動すると。

ノード８２７はＶｄｄまで下がる為装置８２８はオフに
なる。装置８３０はＶｄｄとＬＶｄｄを短絡させ、　Ｖ
（ｌは内部クロックに電力を供給するのでφ３が発生す
る時装置８２３は作動する。φ３が発生する時、ＩＥ力
は、装置のｒ−）８２７に与えられラッチの状態が変化
する。このラッチが状態を変える時、電力はデート８２
４に与えられこれは続いてＬ　ＶｄｄからＶｄｄに電力
を与える。ＬＶｄｄは、いつもオンの状態にある現在の
Ｖｄｄ電カッ−ステアル。Ｖｄｄは、マイクロコンピュ
ータチラノに電力を供給している。

第１９ａ図、第１９ｂｌｌ＆及び第１９Ｃ１１４は、累
算器からの出力データをディスプレイＲＡＭの為に解読
する出力プログラム論理配列（０ＰＬＡ　）を示してい
る。０ＰＬＡ出力は、第２０図に示すセグメント線回路
を通して接続されている。

ＲＡＭ内にロードされるか否かを決定している。

第２０図のこれらの回路は、第１９ａ図第１９ｂ図、゛
及び第１９ｅ図の累算器線の解読又は非解読の機能を制
御する桁ラッチ１５によってディスプレイＲＡＭの出力
を制御可能にしている。

第゛２１図は、液晶ディスプレイ出力回路のブロック図
である。ブロック４１４はディスプレイＲＡＭを示して
いて４ビツトＸ２０ピツトの配列内に組織される。この
図はまた１１４１９を介して累算器からの入力及び４１
４１ｇを介して状態入力を受けとる０ＰＬＡも４１７も
含んでいる。

ＯＰＬ人４１７は線４１５を介してセグメントＸを、ま
たＴＤＯ制御回路を通る線４１６を介し＼セグメン）Ｙ
をディスプレイＲＡＭ４１４に出力している。共通タイ
ム発生器４００は、０ＰＬＡ４１７及びディスプレイＲ
ＡＭ４１４の両方に線４０４．４０７，４０６を介し出
力を与えている。

液晶ディスプレイ装置は共通タイム出力及び選択出力の
２つの形式から成る。液晶ディスプレイ１個内で１つの
桁を表示させる為には２つの選択出力と４つの共通時間
出力を必要とする。２つの選択出力は、液晶ディスプレ
イの各々の桁に対して専用である。しかしながら、４つ
全ての共通タイム出力は液晶ディスプレイの全ての桁に
対し共通である。図の回路は、液晶ディスプレイの１０
桁に対し出力を与えている。即ち、１０桁に対し２つの
選択出力が与えられるので全部で２０の選択出力が与え
られる。これら２０の選択出力に関してもまた４つの共
通タイム出力が与えられている。

ディスプレイＲＡＭ４１４内に含まれる全てのディスプ
レイに対し、４つの各々の共通タイムの期間にそれぞれ
選択出力が必要とされる。共通タイム発生器は、０ＰＬ
Ａ４１７とディスプレイＲＡＭ４１４の両方におけるそ
れぞれ２つのセグメントに対して４つの共通タイムをア
ドレスしている。

更に、共通タイム発生器は線４０５を介しも共通バッフ
７４０８に共通タイム出力を与えている。

共通タイム発生器４００はまた。、１１１１０１から抵
抗分配器４０２に極性信号を与えている。液晶ディスプ
レイは、極性を選択する信号を必要とする。

即ち、正極信号を受けとる時、同量の電位の負極信号が
適正な入力に順次受けとられる必要がある。

故に、液晶ディスプレイと適正にインターフェースする
為、選択パッド及び共通パラｒからの出力は全である所
定タイムの期間１方の極性となり、次に同じ期間他方の
極性である必要がある。この必要性は抵抗分配器４０２
に極性入力を与えて共通タイム発生器４００に従って極
性を変化させることによって充足される。抵抗分配器４
０２は共ａ　／ＸＩツ７了４０８に電圧入力を与えてい
てバッファ４０８は線４１０を介し共通パッドに出力を
与えている。更に抵抗分配器４０２は線４０９を介し１
選択線バッファ４１１に電圧を与えている。

選択バッファ４１１は、線４１３を介し、ディスプレイ
ＲＡＭ４１４から選択データも受けとっている。２０本
の選択線は線４１２に出力される。

共通タイム発生回路が第２２．１図及び第２２ｂ図に示
されている。４４０として示される回路は、ｒ−）　４
４３にタイミングを与えているリングカウンタである。

デート４４３はデート４４４及びＴＤＯからの入力も受
けとっている。ｒ−ト４４３における６つの入力のうち
いずれかが作動している場合、８ＨＩＦＴＯは共通タイ
ム発生器４００をインクレメントする。デート４４３の
出力は、４つの共通タイムラッチ４３１，４３２，４３
３゜４３４の出力をシフトさせる為に使用される。これ
らのラッチの出力は、共通タイム期間を示している。デ
ィスプレイを更新する時、４命令サイクルの関ＴＤＯ命
令は活動可能となり４つ全ての共通ラッチ４３１−４３
４が作動される。これらの共通ラッチの出力は、共通タ
イム出力である線４３９となり１ｉ１４３８１３ＨＩＰ
Ｔｃは共通ラッチがシフトしていないことを示す、更に
、ｔｇｌ路４３５は極性発生器として働いている。回路
４３５は。

図で示すタイミング回路４４２からタイミング信号を受
けとる２分の１カウンタを有している。高速周期モード
でディスプレイする時５ＨＩＦＴＣパルス苺の命令サイ
クル数を増加させて同じディスプレイ周期を保たなくて
はならない。（回路９５０は１２７分の１カウンタを有
している。）高速周期モードにおいてｒ−）　４４４は
、１２７の命令サイクルごとに５ＨＩＦＴＣを示すパル
スを与える為に使用される。

抵抗分配回路及び共通バッファ回路が第２３ａ図及び第
２６ｂ図に示されている。抵抗分配回路は、線１０１を
介し共通タイム発生器４００から極性信号を受けとって
いる。この信号は、予め充電しておかなくても抵抗分配
回路の残り部分に出力を与える最初の２つのバッファ４
５１及び４５２に入力される。これらの？々ツ７アは第
４ａ図で示したインバータと同様の直列に接続した２つ
のインバータ回路である。容量素子の対４５４は回路４
５９から入力を受けとっている。容量素子４５４はクロ
スラッチ４５７及び４５Ｂ内へ入力されるバッファ４５
１．４５２の出力を提供する為に使用される。クロスラ
ッチ４５８は、ＶＡ及びｖＣを発生する。クロスランチ
４５８はＶＤ及びＶＢを発生する。ＶＡ及びＶＢは９選
択線によって使用される。ＶＣ及びＶＤは、共通線で使
用される。

容量素子４５４及びバッファ４５２，４５１の出力は、
負の電力供給より高い４圧でこれらのマトリクススイッ
チを駆動させる。この能力によってこの回路ではＰＭＯ
８又はＮＭＯ８回路に通常必要とされる電圧より低い電
圧の電力供給を使用することができる。これらのマトリ
クススイッチ４５７．４５８の出力は分配ネットワーク
４６３及び４６２に入力されそれぞれ高インピーダンス
又は低インピーダンスのインターフェースを提供してい
る。低インピーダンスインターフェース４６３は、゛電
力の転送を必要とする時第１命令サイクルの間、オンに
される。高インピーダンス回路４６２は、残る３命令サ
イクルの間、切り換わってオンになり電力信号を維持す
る。線４６５は第１の命令す、イクルの間低インピーダ
ンス回路４６３を接続させるパルスを与えている。

共通バッファ４０Ｂも第２３ａ図及び第２３１）図で示
されている。バッファは線４０５を介し共通タイム発生
器４００からの信号を受けとる。この信号は第４ａ図の
インバータ回路と同様の２つｇ’）ハック７部１８２及
び１８３によってバッファされる。これらのインバータ
１８２，１８３の［Ｊは装置８４０及び８４１を駆動し
ている。インバータ１８２，１８３の出力はＣ０Ｕ１か
ら電荷を受けとる容量素子１８６．１８７によって追加
されている。この追加信号は装置８４０と８４１の切り
換えの為に使用される。容量素子１８７及び１８６はＣ
ｏＵｌ回路４５９から追加の電荷を受けとって装置８４
０及び８４１にＶｃ８の量を超過した量の信号を装置８
４０及び８４１に与えている。４１０で示している４本
の共通線は、さらに共通バッファ４０８及び抵抗分配器
４０２によって決められた個々のＶｃ又はＶｄＭに出力
を与えている。共通パッド２−４の為の共通バッファは
図の共通バッファと同様である。

第２４ａ図は、ディスプレイＲλＭ４１４の為のＲＡＭ
セルを示す概略図である。ＲＡＭセルは。

アドレスによって制御される装置９６０及びＴＤＯ命令
によって制御される装置９６１さらに共通タイム発生器
４００からの入力を持つインバータ１７５（第２５ｂ図
参照）から接続する線１７４によって制御される装置９
６２を通って、ＢＥＧ（Ｘ）又は８　Ｅ　ａ　（Ｙ）の
いずれかからの入力を受けとっている。ＲＡＭセルは３
つのトランジスタから成る形式であるが、２０７で示す
ｒ−）付き容量素子を含んでいる。φ２及びφ６１は、
Ｉｌｏ　Ｍを正の値で予め充電しておく為に使用される
。リフレッシュサイクルの開始時点でφ１とφ４は接地
点に接続する。その為φ１は一■になる。ノーＰ２１０
が（「０」を記憶する）負の値を示している場合には、
デート付き容量素子２０７はオンになり、ノード２１０
には負の電力供給で与えられた電圧より高い量の電圧が
接続される。ｒ−）駆動オン装置２０５はノード２１１
を一■に変えるのに充分な状態となる。次にφ１が接地
電圧となりφ４は負の電力供給で与えられた電圧より高
い量の電圧まで上がる。７−ド２１１は、ノード２１０
と電荷を分けあう。漏れによって７−Ｐ２１０の電圧が
降下すると、１！Ｅ圧レベルはリフレッシュされる。

セルで「１」が記憶されている場合＋’−Ｂｔき容量素
子２０７はオンにはならずノーげ２１０も負の電圧と接
続しない。装置２０５はオンにならず／−ド２１０及び
２１１は接地電位にとどまる。ノード２１０，２１１に
おける結線漏れによってこれらの７−ドは接地電位にと
どまる。ＲＡＭビットのタイミング表は第２４ｂ図に示
される。

ＮＺ　２４　ｃ図では、デート付き容量素子２０７の製
造工程を示している。φ１は拡散領域２１２によって受
けとられることに注意してほしい。拡散領域２１２に隣
接するのは、２１２の上を横切ってのび、ノード２１０
の金属接合の下に位置する第２４０図で２１５という番
号のついた薄い酸化物層２１４である。自己整合注入が
図で示すパターン２１３で行われる。この注入は金属板
２１５の下は注入されることなく板２１５の隣接する付
近は注入されるようにすることが望ましい。２１５は金
属であるので２１５の下は水平方向には拡散されること
はなく望ましい結果を得ることができる。ディスプレイ
ＲＡＭ４１４及び選択パン７ア４１１は第２５図に示さ
れる。第２４ａ図、第２４ｂ図、第２４ｃ図、及び第２
４ｄｉｆｆｌで示すＲＡＭセルは、第２５ａ図及び第２
５ｂ図では回路１７３として示されている。このＲＡＭ
セルは。

回路１７５から接続する襟１７４によってアドレスされ
ている。この回路１７５は前に説明した共ｉ１［４０６
から入力を受けとっている。ＲＡＭ七更に第２５ａ図及
び第２５ｂ図で示す装置１９１（７１）ＴＤＯ信号を受
けとっている。セルの内容は。

回路５０５として示した選択バッファ内に出力される。

出力バッファ５０５は容量素子１７８及び１７９から電
荷を受けとっていて、さらにこれらの容量素子は９回路
１７７からタイミング信号Ｃ０Ｕ２を受けとっている。

この追加の電荷の目的は、バッフ７５０５の出力を負の
４カ供給値を超えて駆動させる為である。前に述べたよ
うにこの技術によって少量の電力供給での使用が可能に
なる。選択バッファの出力は、線１８０として示してあ
り線１８０は直接液晶装置に接続している。

追加の回路１７６は線１８１上に信号φＸが発生してい
るとして図示されている。φＸはセグメン）ＲＡＭ１７
３から出力バツ７ア５０５ヘデータを転送させる為の信
号である。線９６５はテストモーｒの期間中ディスプレ
イをフロートにしておく為に使用される。第２４ｄ図は
第２４ｅ図で示されたＲＡＭセルの部分の断面図を示し
ている。

基板２１７は、拡散領域２１２と金属ｒ−ト２１５の間
の連結部として働くイヤツブ２１６を含んでいる点覚え
ておいて欲しい。

第２６図は、クロック発生回路のブロック図である。ブ
ロック３１１は、線３１２を介して発振器３１３を開始
させる再生発振器（ｔｉｃｌｅｒｏｓｅｉｌｌａｔｏｒ
　）を示している。発振器３１３は次にリングカウンタ
３１５に対し２つの発振信号を出力する。リングカウン
タ３１５はさらに線３１６上ニＭ　延Ａツ７ア３１７に
対するタイミング信号を出力する。遅延バッファ３１７
は図で示したりｐツクバッファ３１９に対し１５の信号
をｌＩ！３１８上に与える。９つのクロック信号が義３
２０上に出力される。発振回路と再生回路の論理図を第
２７図に示す。ブロック３１１は２つのスタティックフ
ンパータ３２２及び３２３に接続するスタティックｗｈ
ｗＤｒ−）３２１を含む再生発振器の為の論理を有して
いる。容量素子３２４はインバータ３２２の出力から接
続されスタティックＮ＊Ｎｐｒ−）３２１の入力に接続
されることに注意して欲しい。この容量素子は装置３２
３の出力に電荷を追加していて装置を主要発振器３４７
゜３４８．３４９で駆動させている。前にも述べたこの
技術は、「デートストラッピングＪ又は負の電力供給よ
り大きな電圧値での駆動と呼ばれている。再成発振器の
目的は、電力の上昇に伴って発振器３１３を開始させる
ことである。発振３３１３は、交差結合されたＮＡＮＩ
ＩＩ’−）と接続する２つのインバータのループとじて
図示されている。

容置素子３３２及び３４１はこれらのインバータのルー
プの中に設けられていて３４４，３４５の発振器出力に
追加の電荷を与えていることに注意しなくてはならない
。インバータ３３０．３３４及び３３８は、ＯＳＣによ
ってデート開閉される。インバータ３３１．３３７．３
３９はＯＳＣによってデート開閉される。インバータ３
３５及び３４０は、第２図で示すスタティックインバー
タと同様である。ＮＡＮｐｒ−）３２８及び３２９はそ
れぞれ信号大信号Ｂによってｒ−）開閉される。第２８
ａ図及び第２８ｂ図は発振器３１３の回路図である。

第２９８図は前に示したリングカウンタ３１５の概略図
である。丸い囲みに入った番号３１゜３２．３３，３４
．３５及び３６はこのような特別なノードのある点を示
している。これらの番号は（第２６図の）遅延バッファ
回路３１７内の他の箇所にもこれらの番号が使用されり
胃ツクバッファの為の信号を発生している。発振器３１
３からリングカウンタ３１５内への入力のタイミング表
は第６０図に示されている。リングカウンタ３１５の出
力に関するタイミング表は第３１１Ａで示されている。

波形につけた番号は第２９ａ図の３１５で示した特定の
ノードに相当するということに注意してもらいたい。デ
ィスプレイを更新する時はいつも１回路９７５はさらに
速度を一ヒげてディスプレイ出力にプートストラップさ
れた電圧を与えるように高速周期オペレーションを選択
する。回路９７５は（使用者によって入力される）ＣＡ
Ｌがアクティブである時にも高速周期オペレーションを
選択する。再生発振器３１１（第２６図）の概略図９９
９も図示されている。

第２９ｂ図には遅延バッファ３１７の概略図が示される
。信号入力番号及び出力番号は第６１図に示すそれぞれ
のタイミング表の番号に該当することを覚えておいて欲
しい。遅延バッファ３１７を設ける目的はリングカウン
タ３１５の出力と論理的に同一の信号を提供することで
あるがこのバッファの出力は、図で示す？−）付き容量
素子を用いることで負の供給電圧より低く「デートスト
ラツｆＪされている。これらの信号は第２９ｃ図のクロ
ックバッファを駆動させるために使用される。

クロックバッファ３１９に関する概略図は第２９ｃ図で
ある。このようなバッファはブツシュグル回路で構成さ
れるφ６及びφ４は、それぞれ容量素子９７６及び９７
７によって負の電力供給電圧より低い電圧となるよう「
デートストラップ］されている。

第６４図は前の概略図で使用した様々な論理形式を示す
概略図である。これらの図の多数は第４ａ図、第４ｂ図
及び第４ｃ図で示す低電カインバータと同様である。

以上のようにして、ＬＣＤとのインターフェースに適し
た低電力の供給で使用可能な回路を提供することができ
た。本発明に従えば、従来のように特別に０ＭＯ８論理
などの低電力回路を用いることなくＬＣＤとインターフ
ェース可能である。

更に本発明では低電力供給で使用可能なＲＡＭセルも提
供することができた。さらに本発明を利用することによ
って従来のプレチャージディスチャージ回路スタティッ
クコンバータ０ＭＯ８等を使うことによって生まれる欠
点を回避して低電力供給で使用できる発振及びクロック
回路を提供することもできる。

このような利点を利用することによって構成が簡単でか
つ低磁力消費型の装置をマイクロコンピュータ等と組合
せて非常に現代的なニーズにあった製品を提供すること
ができ、あらゆる応用例において極めて良好な結果を得
ることができるものと確信する。

【図面の簡単な説明】

第１ａ図は充！Ｅ／放゛ｆＩＬ論理の概略図であり、第
１ｂ図は充＋１１１／放を論理のタイミング図であり。 第２図はスタティックインバータの概略図であり。 第６図はＣＭＯＢインバータの概略図であり、第４ａ図
は低電力ＭＯ８インバータの概略図であり。 第４ｂ図は第４ａ図に示された低電力ＭＯ８回路を記号
的に表現した図であり、第４Ｃ図は第４ａ図の低電力Ｍ
Ｏ８回路のタイミング図であり、第５図は低電力ＭＯ８
回路を用いたマイクロコンピュータのブロック図であり
、第６ａ図及び第６ｂ図は命令デコード論理配列の略図
であり、第６Ｃ図及び第６ｄ図は付加命令デコード論理
の概略図であり、第７図は定数及びキーボード論理の概
略図であり、第８ａ図及び第８ｂ図はリードオンリーメ
モリ（ＲＯＭ）の概略図であり、第９ａ図及び第９ｂ図
はプログラムカウンタの概略図であり。 第１０ａ図から第１０ｄ図はチャプタレジスタ及びペー
ジレジスタの概略図であり、第１１１図及び第１１ｂ図
は演算論理ユニット、Ｙレジスタ及び累算器の概略図で
あり、第１２図はランダムアクセスメモリ（ＲＡＭ）の
概略図であり、第１６図はＲＡＭをアシレス指定するた
めのＸデコーｒ回路の概略図であり、第１４ａ図及び第
１４ｂ図はＸレジスタアＰレス回路と書き込み論理の概
略図であり、第１５図は桁ラッチ回路の概略図であり、
第１６図は初期化回路とテストラッチの図であり、第１
７図はレジスタ出力回路の概略図であり、第１８図はキ
ーざ一ド入力回路と集積オン／オフスイッチの概略図で
あり、第１９ａ図から第１９０図はプログラムロジック
配列の出力の概略図であり、第２０図はセグメント線回
路の概略図であり、第２１図は液晶ディスプレイ出力回
路のブロック図であり、第２２ａ図及び第２２ｂ図は共
通タイム発生回路の概略図であり、第２３ａ図及び第２
３ｂ図は抵抗分配回路及び共通バッファの概略図であり
、第２４ａ図はディスプレイＲＡＭに含まれるＲＡＭセ
ルの概略図であり、第２４ｂ図は表示ＲＡＭセルのタイ
ミング図であり、第２４０図は表示ＲＡＭセル構造の概
略図であり。 第２４ｄｆｍは第２４ｅ図で示されたＲＡＭセルの断面
の概略図であり、第２５＆図及び第２５ｂ図は表示ＲＡ
Ｍ及びセグメントバッファの回路図であり、第２６図は
発振器とクロツク７エイズ発生器のブロック図であり、
第２７図は発振器の論理図であり、第２８＆図及び第２
８ｂ図は発振器の回路図であり、第２９ａ図はリングカ
ウンタと再生発振器と高／低周波数回路の回路図であり
、第２９ｂ図は遅延バッファの回路図であり、第２９０
図はクロックバッファの回路図であり、第３０図は発振
器出力のタイミング図であり、第６１図はリングカウン
タ出力のタイミング図であり、第６２図は遅延バッファ
のタイミング図であり、第６６図はクロックバッファ出
力のタイミング図であり、第６４図は前の図中で用いら
れた論理形式の概略図である。 ８００・・・ノード　　　　８０２・・・空乏領域８０
８．８０９・・・装置　８２０・・・ラッチ８２７・・
・デート　　　　　　４００・・・共通タイム発生器４
５７・・・クロスランチ　４０８・・・共通バッファ。 代理人　浅　村　　　皓 外４名 Ｆｔ’ｇ、６ｃ Ｆｉｇ６ｄ Ｆｉｇ、ｌｌσ Ｆｉｇ、ｌｌｂ Ｆｉｇ／６ Ｆｉｇ、／７ ｈ′ｇ／９ｃ Ｆｉｇ、２１ Ｆｉｇ、２２ｂ Ｆｉｇ、２３σ Ｆｉｇ、２３ｂ Ｆｉｇ　２４ｂ ４０６ ２１才〈ラッチ Ｆｉｇ、２５ｂ Ｆｉｊ、３θ ３３ ５ ３ １ Ｆｔ’１．３２ のＩ Ｆｌ夕３Ｊ 第１頁の続き 優先権主張　＠１９８１年１２月２４日■米国（ＵＳ）
■３３４４８７ ＠１９８１年１２月２４日■米国（ＵＳ）■３３５０２
８ ■１９８１年１２月２４日■米国（ＵＳ）■３３５０２
９ ■１９８１年１２月２８日■米国（ＵＳ）■３３４８５
０ ＠１９８１年１２月２８日■米国（ＵＳ）■３３４８５
２ ｏｉ　　明　者　モハメッド・エヌ・マーンアメリカ合
衆国テキサス州ヒユ ーストン・ピーチナツト・ナン バー１０５　９４０１ ０発　明　者　ラケツシュ・プラツドハンアメリカ合衆
国テキサス州ヒユ ーストン・クラブ・クリーク・

Claims (1)

1. 【特許請求の範囲】 （１）　　出力線と； ノードをプレチャージする為の第１回路手段と；上記ノ
   ードに接続し選択された入力の発生に従って上記ノード
   を放電する第２回路手段と；上記第２回路手段に接続し
   プレチャージする期間上記ノードを上記出力線から絶縁
   する第３回路手段と； を有する低電力回路。 （２）表示すべきデータを受けとる入力回路手段と：上
   記入力回路手段に接続し、さらに第１のスイッチ手段を
   含み９回路電力線によって上記第１のスイッチ手段に与
   えられる電圧量より大きい電圧量の第１のスイッチ信号
   を与える第１のスイッチ手段を持つセグメント出力回路
   であって、上記第１のスイッチ手段が複数のディスプレ
   イセグメントに対し出力信号を与える上記セグメント出
   力回路と； 上記入力回路手段に接続するディスプレイタイミング回
   路であって上記回路電力線によって上記ディスプレイタ
   イくング回路に与えられる電圧量より大きい電圧量の第
   ２のスイッチ信号を与える上記ディスプレイタイミング
   回路であってさらに時間間隔信号出力を提供する上記デ
   ィスプレイタイミング回路と； を有するディスプレイ回路。 （８）第１の７−ドに接続する第１の端子と第１のりフ
   レッレ：ＬＩｉＩに接続する第２の端子を持つｒ　−ト
   付き容量素子と； 上記第１のノーげに接続する第１の端子と第２のノード
   とピッ）縞に接続する第２の端子と第２のリフレッシュ
   線に接続する第３のノ端、子とを持つ第１のトランジス
   タと； 電力線に接続する第１の端子と上記第２の７−げに接続
   する第２の端子と上記第１の７−ドに接続する第３の端
   子とを持つ第２のトランジスタと；上記第１のリフレッ
   シュ線に与えられる！１ｆ）リセットリフレッシュ信１
   と； 上記第２のりフレッシュ線に与えられる上記電力線に与
   えられる電圧より大きい電圧量の第２のりフレッシュ信
   号とを有するメモリセル。 （４）各々のインバータ手段がノードをプレチャージす
   る第１の回路手段を含む複数のインバータ手段と； 上記ノードに接続し選択された入力信号の発生に従って
   上記ノードを放電する第２の回路手段と；上記第２の回
   路手段に接続しプレチャージの期間中、上記ノーｒを第
   １及び第２の出力線から絶縁する第６の回路手段と； 上記第６の回路手段に接続する第１の出力線と；上記第
   ２の回路手段に接続する第２の出力線とを有するデジタ
   ルカウンタであって。 上記インバータ手段は縦続接続で接続され、次の段の入
   力に接続する前の段の第１の出力線と、最初の段の入力
   に接続する最終段の第２の出力線と、最終段の第１の出
   力線であるカウンタ出力を有するデジタルカウンタ。 （６）第１及び第２のラッチ入力と第１及び第２のラッ
   チ出力を有するラッチと； 上記第１のラッチ出力に接続し少くとも１つのスタティ
   ックインバータを持ち縦続接続で接続され、最終段のイ
   ンバータ出力が第１のラッチ入力に接続する複数のダイ
   ナミックインバータを有する第１のルーツと； 第２のラッチ出力に接続し、少くとも１つのスタティッ
   クインバータを持ち縦続接続で接続され。 最終段のインバータ出力が第２のラッチ入力に接続する
   複数のダイナミックインバータを有する第２のループと
   ； 上記ループの少くとも１つに接続する初期化回路と； 上記第１のループ内のインバータの出力と上記第１のラ
   ッチ出力の間に接続される第１の電荷蓄積手段と； 上記第２のループ内のインバータ出力と上記第２のラッ
   チ出力の間に接続される第２の電荷蓄積手段と； を有する発振器回路。 （６）　　オフ状態の期間中スイッチ回路によって電力
   を消費しないようにし、オン状態の期間中上記スイッチ
   回路内の直流電流を減少させるラッチと；上記ラッチに
   接続し上記オン状態の期間中は電力供給を実行できるよ
   うにしオフ状態の間上記電力供給を行えないようにする
   第１の回路手段と；上記ラッチ手段に接続し上記ラッチ
   の状態を変更させる第２の回路とを； 有するスイッチ回路。