JPS58122772A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58122772A JPS58122772A JP57004721A JP472182A JPS58122772A JP S58122772 A JPS58122772 A JP S58122772A JP 57004721 A JP57004721 A JP 57004721A JP 472182 A JP472182 A JP 472182A JP S58122772 A JPS58122772 A JP S58122772A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体装置の製造方法に関し、特にｐ蓋つェル
拡散層お念びｎ！１ウェル拡散層の二種類のウェル拡散
層を有する半導体装置の製造方法に関する。
拡散層お念びｎ！１ウェル拡散層の二種類のウェル拡散
層を有する半導体装置の製造方法に関する。
発明の技術的背景
ウェル拡散層を有する代表的な半導体装置として相補＠
ｍｓ亭導体装置（以下Ｃ−ＭＯｇという）がある、通常
ＯＣ−Ｍｏｌは一＊Ｉ４ルク半導体基板にＰｉｌウェル
領域を形成し、鋏ｐＨ！ウェル領域ｌｌＣｍチャ／ネル
ＭＯＢ ）ランジスタを、ｎ聾基板領域にｐチャンネル
Ｍｏ１ｌ ）ランジスタを夫々形成し九構造を有してい
る。そして、Ｃ−ＭＯｇによる記憶装置が・童ツテリー
ノ々ツクアッグにより不揮発性メモリーとなり得ること
にも示され為ように％ｃ −ＭＯｇは消費電力が小さい
という特長を有している。一般的に言って、ＭＯＢ型半
導体装置の製造技術は大容量化、高速化。
ｍｓ亭導体装置（以下Ｃ−ＭＯｇという）がある、通常
ＯＣ−Ｍｏｌは一＊Ｉ４ルク半導体基板にＰｉｌウェル
領域を形成し、鋏ｐＨ！ウェル領域ｌｌＣｍチャ／ネル
ＭＯＢ ）ランジスタを、ｎ聾基板領域にｐチャンネル
Ｍｏ１ｌ ）ランジスタを夫々形成し九構造を有してい
る。そして、Ｃ−ＭＯｇによる記憶装置が・童ツテリー
ノ々ツクアッグにより不揮発性メモリーとなり得ること
にも示され為ように％ｃ −ＭＯｇは消費電力が小さい
という特長を有している。一般的に言って、ＭＯＢ型半
導体装置の製造技術は大容量化、高速化。
低価格化等の要求を満九す方向で発展して来たが、最近
ではこれらの要求の他に嵩信軸性および低消費電力性の
要求が強くなシ、上記Ｃ−殿８についても更に消費電力
を低減すると共に信頼性を向上することが望まれている
。
ではこれらの要求の他に嵩信軸性および低消費電力性の
要求が強くなシ、上記Ｃ−殿８についても更に消費電力
を低減すると共に信頼性を向上することが望まれている
。
ところで、半導体装置における低消費電力性を判断する
一つの基準として、スタンドパイリーク電流、即ち、非
動作時におけるリーク電流が用いられている。このリー
ク電流は理想的な製造条件下で製造された半導体装置で
は発生しないものであるが、実際の半導体装置では製造
条件のばらつきによシ上記スタンド・ヤイリーク電流が
発生する仁とになる。そして、Ｃ−ＭＯｇの場合にはウ
ェル拡散層を形成する工程にスタンドパイリーク電流が
発生する一つの原因が存在する。 Ｃ−ＭＯｇの従来の
製造方法におけるウェル拡散領域形成工程の一例を示せ
ば次の通シである。
一つの基準として、スタンドパイリーク電流、即ち、非
動作時におけるリーク電流が用いられている。このリー
ク電流は理想的な製造条件下で製造された半導体装置で
は発生しないものであるが、実際の半導体装置では製造
条件のばらつきによシ上記スタンド・ヤイリーク電流が
発生する仁とになる。そして、Ｃ−ＭＯｇの場合にはウ
ェル拡散層を形成する工程にスタンドパイリーク電流が
発生する一つの原因が存在する。 Ｃ−ＭＯｇの従来の
製造方法におけるウェル拡散領域形成工程の一例を示せ
ば次の通シである。
（：）まず、比抵抗１〜３．５Ω国の（１００）ｎ型シ
リコン基板ｌの表面に１０００℃のウェット酸化を施し
、膜厚約ｚｓｏｏｌのシリコン酸化膜２を形成する。続
いて、ｐｆｌｉウェル領域予定部上に開孔部を有するレ
ゾストパターン３を形成する（第１図（ａ）図示）・（
−） 次Ｋ、レジストパターンＳをマスクとしてシリ
コン酸化膜２をエツチングすることＫよ′’７）ｓｐＴ
ｊｌウェル領域予定部上のシリコ／酸化膜Ｓを選択的に
除去する。続いて、レジストノ臂ターンＪｌｆＥＩッキ
ンダマスクとして加速電圧１００ Ｋ＠Ｖ 、ドーズ量
１．３Ｘ１０／ａ＋め条件で、ｌｌ！面が露出され九ｐ
ｍウェル領壊予定部に一口ｙ（！Ｉ、、”）をイオン注
入する（第ｔｇ（ｂ）図示）。
リコン基板ｌの表面に１０００℃のウェット酸化を施し
、膜厚約ｚｓｏｏｌのシリコン酸化膜２を形成する。続
いて、ｐｆｌｉウェル領域予定部上に開孔部を有するレ
ゾストパターン３を形成する（第１図（ａ）図示）・（
−） 次Ｋ、レジストパターンＳをマスクとしてシリ
コン酸化膜２をエツチングすることＫよ′’７）ｓｐＴ
ｊｌウェル領域予定部上のシリコ／酸化膜Ｓを選択的に
除去する。続いて、レジストノ臂ターンＪｌｆＥＩッキ
ンダマスクとして加速電圧１００ Ｋ＠Ｖ 、ドーズ量
１．３Ｘ１０／ａ＋め条件で、ｌｌ！面が露出され九ｐ
ｍウェル領壊予定部に一口ｙ（！Ｉ、、”）をイオン注
入する（第ｔｇ（ｂ）図示）。
（転） 次に、レゾストパターンＳを除去した後、１２
００℃のドライ酸化雰囲気（Ｎ、＋Ｏ，）下で約３０時
間熱処理してイオン注入されたメロンを熱拡することに
よシ、表面の不純物濃度６ Ｘ １ Ｇ”１５１ ｅ拡
散源ｔ９，０〜１１．０μｍ Ｏｐ型ウェル領域４を形
成する（第１図（ｅ）図示）。
００℃のドライ酸化雰囲気（Ｎ、＋Ｏ，）下で約３０時
間熱処理してイオン注入されたメロンを熱拡することに
よシ、表面の不純物濃度６ Ｘ １ Ｇ”１５１ ｅ拡
散源ｔ９，０〜１１．０μｍ Ｏｐ型ウェル領域４を形
成する（第１図（ｅ）図示）。
このときの熱処理によりシリコン基板１の露出表面が酸
化され、ｐ型ウェル領域４表面には８１０、膜５が形成
される。このため、シリコン酸化膜２と８魚０２膜５と
の境界においてシリコン基板ＩＫ段差が形成されるが、
この段差はその後の工程で７オトエ／グレーピンググロ
セス（ｐｉｐ ）の際のマスク合せ基準として用いられ
る・ このような従来の方法で形成されたｐ型ウェル領域４は
、表面が露出された状態でがロンの□ イオン注入が行
なわれているため、その表面に結晶欠陥が一起され易く
、また外部からの汚染を受は易い、そして、これがｃ
−ＭＯｇにおけるスタン・々イリーク電流の大きな原因
になっておｐ％壇た。製品歩留および信頼性にも愚影替
を１埋していた。
化され、ｐ型ウェル領域４表面には８１０、膜５が形成
される。このため、シリコン酸化膜２と８魚０２膜５と
の境界においてシリコン基板ＩＫ段差が形成されるが、
この段差はその後の工程で７オトエ／グレーピンググロ
セス（ｐｉｐ ）の際のマスク合せ基準として用いられ
る・ このような従来の方法で形成されたｐ型ウェル領域４は
、表面が露出された状態でがロンの□ イオン注入が行
なわれているため、その表面に結晶欠陥が一起され易く
、また外部からの汚染を受は易い、そして、これがｃ
−ＭＯｇにおけるスタン・々イリーク電流の大きな原因
になっておｐ％壇た。製品歩留および信頼性にも愚影替
を１埋していた。
Ｃ−ＭＯｇの信頼性のなかで特に特性のばらつきについ
て付言すれば、特性のばらつきを小さくするためには代
表的なプロセスノ譬うメータであるｌチャンネルおよび
ｐチャンネルＭＯ８トランジスタ０閾値電圧ｖｔｈを正
確に制御しなければならないｅ Ｖ＊ｈのばらつきの要
因としてはダート酸化膜の膜厚、ｆｆ−）電極および８
ＤＧ領域の幅、基板領域およびウェル領域の不純物濃度
等がある。そして、上記従来のウェル拡散領域の形成方
法による場合には、ｎｆｊｌ基板領域およびＰｍウェル
領域における不純物濃度が大きくばらつくという問題が
あう九、ヒれは、シリコシ基板１の不純物濃度が大きく
、かつそのばらつきが大きいことによるものである。
て付言すれば、特性のばらつきを小さくするためには代
表的なプロセスノ譬うメータであるｌチャンネルおよび
ｐチャンネルＭＯ８トランジスタ０閾値電圧ｖｔｈを正
確に制御しなければならないｅ Ｖ＊ｈのばらつきの要
因としてはダート酸化膜の膜厚、ｆｆ−）電極および８
ＤＧ領域の幅、基板領域およびウェル領域の不純物濃度
等がある。そして、上記従来のウェル拡散領域の形成方
法による場合には、ｎｆｊｌ基板領域およびＰｍウェル
領域における不純物濃度が大きくばらつくという問題が
あう九、ヒれは、シリコシ基板１の不純物濃度が大きく
、かつそのばらつきが大きいことによるものである。
発明の目的
本発明は上記事情に鑑みてなされたもので、ｃ −ＭＯ
Ｓの製造方法に適用してそのスタンａ４イリーク電流を
低減し、かつその信頼性を向上することができる半導体
装置の製造方法を提供することを目的とするものである
。
Ｓの製造方法に適用してそのスタンａ４イリーク電流を
低減し、かつその信頼性を向上することができる半導体
装置の製造方法を提供することを目的とするものである
。
より直接的には、 ｐｆｆｌウェル領域およびｎ［ウェ
ル領域を良好な表面状態で、かつ不純物濃度を高精度で
制御して形成し得る半導体装置の製造方法を提供するも
のである。従って、本発明をＣ−ＭＯＳの製造ＶＣ適用
する場合には、形成されたｐＭウェル領域にｎチャンネ
ルＭＯ８トランジスタを形成し、他方れ型ウェル領域に
ｐチャンネルＭＯ８）ランゾスタを形成する。
ル領域を良好な表面状態で、かつ不純物濃度を高精度で
制御して形成し得る半導体装置の製造方法を提供するも
のである。従って、本発明をＣ−ＭＯＳの製造ＶＣ適用
する場合には、形成されたｐＭウェル領域にｎチャンネ
ルＭＯ８トランジスタを形成し、他方れ型ウェル領域に
ｐチャンネルＭＯ８）ランゾスタを形成する。
発明の概要
本発明による半導体装置の製造方法は、不純物濃度０．
６〜１．４ Ｘ １０”／傷２の一導電型を有する半導
体基板上に熱酸化膜を形成する工程と、該熱酸化膜上に
多結晶半導体層を形成する工程と、第１導電型ウェル領
域予定部上に開孔部を有するレゾストパターンを形成す
る工程と、紋レゾストノーターンをマスクとする選択エ
ツチングによ）第１導電型ウェル領域予定部上の前記多
結晶半導体層を除去する工程と、前記レゾストパターン
をブロッキングマスクとして第１導電置不純物をイオン
注入する工程と、＠２４電型ウェル領域予定部上に開孔
部を有するレノスト／４ターンを形成する工程と、該レ
ノスト・ｌターンをブロッキングマスクとして第２４電
型不純物をイすン注入する工程と、熱処理により先にイ
オン注入された前記第１導電製不純物および第２導電型
不純物を活性化して館ｌ導電型および第２導電型のウェ
ル領域を形成する工程とを具備したことを特徴とするも
のである・上記本発明によれば第１導電型不純物のイオ
ン注入は熱酸化膜を通して行なわれ、を良路２導電型不
純物のイオン注入は多結晶半導体層および熱酸化膜を通
して行なわれる。従って、イオン注入時の衝撃が緩和さ
れるから、半導体基板に形成された第１導電型および第
２導電型のウェル領域表面に結晶欠陥が誘起されるのを
防止でき、また外部からの汚染も防止される。更に、半
導体基板の不純物濃度が低い丸め、第１導電型ウエル領
域および第２導電型ウエル領域の両者共、その不純物濃
度はイオン注入時におけるビーズ量によって精密に制御
することができる・ なお、既述のように第２導電型不純物は熱酸化膜に加え
て多結晶半導体層をも通してイオン注入されることにな
るから、第２導電型不純物は第１導電型不純物よりも透
過率の大きなものとするのが望ましい。
６〜１．４ Ｘ １０”／傷２の一導電型を有する半導
体基板上に熱酸化膜を形成する工程と、該熱酸化膜上に
多結晶半導体層を形成する工程と、第１導電型ウェル領
域予定部上に開孔部を有するレゾストパターンを形成す
る工程と、紋レゾストノーターンをマスクとする選択エ
ツチングによ）第１導電型ウェル領域予定部上の前記多
結晶半導体層を除去する工程と、前記レゾストパターン
をブロッキングマスクとして第１導電置不純物をイオン
注入する工程と、＠２４電型ウェル領域予定部上に開孔
部を有するレノスト／４ターンを形成する工程と、該レ
ノスト・ｌターンをブロッキングマスクとして第２４電
型不純物をイすン注入する工程と、熱処理により先にイ
オン注入された前記第１導電製不純物および第２導電型
不純物を活性化して館ｌ導電型および第２導電型のウェ
ル領域を形成する工程とを具備したことを特徴とするも
のである・上記本発明によれば第１導電型不純物のイオ
ン注入は熱酸化膜を通して行なわれ、を良路２導電型不
純物のイオン注入は多結晶半導体層および熱酸化膜を通
して行なわれる。従って、イオン注入時の衝撃が緩和さ
れるから、半導体基板に形成された第１導電型および第
２導電型のウェル領域表面に結晶欠陥が誘起されるのを
防止でき、また外部からの汚染も防止される。更に、半
導体基板の不純物濃度が低い丸め、第１導電型ウエル領
域および第２導電型ウエル領域の両者共、その不純物濃
度はイオン注入時におけるビーズ量によって精密に制御
することができる・ なお、既述のように第２導電型不純物は熱酸化膜に加え
て多結晶半導体層をも通してイオン注入されることにな
るから、第２導電型不純物は第１導電型不純物よりも透
過率の大きなものとするのが望ましい。
発明の実施例
以下第２図（ａ）〜（、）を鯵照して本発明の一実施例
を説明する・ （１） ｔず、４０〜６０Ω・国の（１００）ｎ型シ
リコン基板（不純物濃度）１１の表面を１０００Ｃのド
ライ酸素により熱酸化して膜厚５００Ｘの熱酸化膜１２
を形成した後、その上にＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅ
ｓｓｕｒ＠Ｃｈ＠ｍ１ｃａｌＶａｐ＠ｖｒ Ｄ＠ｐｏｓ
ｉｔｉｏｎ ）により膜厚ｔｏｏｏｌの多結晶シリコン
層ＩＳを形成する。続いて、ＰＫＰ Ｋよりｎ型ウェル
領域予定部上に開孔部を有す石しジストノ譬ターン１４
を形成する（第２図（ａ）図示）。
を説明する・ （１） ｔず、４０〜６０Ω・国の（１００）ｎ型シ
リコン基板（不純物濃度）１１の表面を１０００Ｃのド
ライ酸素により熱酸化して膜厚５００Ｘの熱酸化膜１２
を形成した後、その上にＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅ
ｓｓｕｒ＠Ｃｈ＠ｍ１ｃａｌＶａｐ＠ｖｒ Ｄ＠ｐｏｓ
ｉｔｉｏｎ ）により膜厚ｔｏｏｏｌの多結晶シリコン
層ＩＳを形成する。続いて、ＰＫＰ Ｋよりｎ型ウェル
領域予定部上に開孔部を有す石しジストノ譬ターン１４
を形成する（第２図（ａ）図示）。
（ｉｔ） 次に、レゾストパターン１４をマスクとし
てフッ化炭素系反応ガスによるプラズマエツチングを行
ない、ｎ型ウェル領域予定部上の多結晶シリコン層１３
のみを除去する。これによシ、ｎ型ウェル領域予定部上
に開孔部を有する多結晶シリコン／ｆＦターンＩ Ｊ’
が形成される・続いて、レゾスト／４ターン１４をブロ
ッキングマスクとし、加速電圧１００に・Ｖ。
てフッ化炭素系反応ガスによるプラズマエツチングを行
ない、ｎ型ウェル領域予定部上の多結晶シリコン層１３
のみを除去する。これによシ、ｎ型ウェル領域予定部上
に開孔部を有する多結晶シリコン／ｆＦターンＩ Ｊ’
が形成される・続いて、レゾスト／４ターン１４をブロ
ッキングマスクとし、加速電圧１００に・Ｖ。
）’−、ｅ量Ｉ Ｘ １０”／ａｘ２ＯＳ件”ｔ” ｍ
１ｌｆｐ ｘ ｋ領域予定部に１ｌｌ（Ｐ、、” ）
をイオン注入する（第２図（ｂ）図示）。
１ｌｆｐ ｘ ｋ領域予定部に１ｌｌ（Ｐ、、” ）
をイオン注入する（第２図（ｂ）図示）。
このときのイオン注入Ｋｌｉして１ｍｍウェル領域予定
部表面は熱酸化膜１２で被覆され保護されているから、
イオン注入時の衝撃によ〉結晶欠陥が誘起されること社
ない。
部表面は熱酸化膜１２で被覆され保護されているから、
イオン注入時の衝撃によ〉結晶欠陥が誘起されること社
ない。
（２）次に、レゾストΔターン１４を除去した後、再度
ＰＩＦを行なって今度はｐ型つェル領域予定部上に開孔
部を有するレジスト−ターンＩｇを形成する（第２図（
１り図示）。
ＰＩＦを行なって今度はｐ型つェル領域予定部上に開孔
部を有するレジスト−ターンＩｇを形成する（第２図（
１り図示）。
このときのｐｉｐに際しては、多結晶シリコンノ譬ター
ン１１′をマスク合せの基準として用いることができる
。即ち、多結晶シリコンＩ臂ターン１３′は金属光沢を
有しているのに対して、熱酸化膜（８１０，膜）１２は
透明であシ。
ン１１′をマスク合せの基準として用いることができる
。即ち、多結晶シリコンＩ臂ターン１３′は金属光沢を
有しているのに対して、熱酸化膜（８１０，膜）１２は
透明であシ。
多結晶シリコン／譬ターン１ ｊ’の端部を光学的こと
に多結晶シリコン層１３′を形成することの大きな意義
がある。
に多結晶シリコン層１３′を形成することの大きな意義
がある。
噛す次に、レゾスト／４ターン１５をブロッキングマス
クとし、加速電圧１１０ Ｋ＠Ｖ 、ドーズ量４．５
Ｘ １０’ ” ／ｃａｒ２の条件でｐｆｆｉ！ウェル
領域予定部に一ロン（Ｂ１．”）をイオン注入する（第
２図（ｄ）図示）。
クとし、加速電圧１１０ Ｋ＠Ｖ 、ドーズ量４．５
Ｘ １０’ ” ／ｃａｒ２の条件でｐｆｆｉ！ウェル
領域予定部に一ロン（Ｂ１．”）をイオン注入する（第
２図（ｄ）図示）。
このときも、ｐ型つェル領域予定部表面は熱酸化膜１２
および多結晶シリコン・ぐターン１１′で保護されてい
るから、イすン注入時に結晶欠陥が生じることはない、
′また、メロンは透過率が大きいため、多結晶シリコン
ツクターンＩ Ｊ’上からイオン注入した場合にも充分
くシリコン基板１１中にドーピングされる。
および多結晶シリコン・ぐターン１１′で保護されてい
るから、イすン注入時に結晶欠陥が生じることはない、
′また、メロンは透過率が大きいため、多結晶シリコン
ツクターンＩ Ｊ’上からイオン注入した場合にも充分
くシリコン基板１１中にドーピングされる。
（ψ 次に、レジスト！譬ターン１５を除去した後、１
２００℃のドライ酸化雰囲気（０２＋Ｎ２）下で３０時
間の熱処理を行なうことにより、先にイオン注入された
燐および一ロンを熱拡散してｐｔＩｉウェル領域１６お
よびｎ型ウェル領域１７を形成する（第２図（ｅ）図示
）。
２００℃のドライ酸化雰囲気（０２＋Ｎ２）下で３０時
間の熱処理を行なうことにより、先にイオン注入された
燐および一ロンを熱拡散してｐｔＩｉウェル領域１６お
よびｎ型ウェル領域１７を形成する（第２図（ｅ）図示
）。
このときの熱酸化により、多結晶シリコンノダターン１
１が酸化されて別０３層１＃に転化すると共に、多結晶
シリコンノ譬ターフ１１′で覆われていない部分では基
板１１の酸化が進行して熱酸化膜１２が成長する。この
ため。
１が酸化されて別０３層１＃に転化すると共に、多結晶
シリコンノ譬ターフ１１′で覆われていない部分では基
板１１の酸化が進行して熱酸化膜１２が成長する。この
ため。
８１Ｏ７層１１と熱酸化膜１２との境界部分においてシ
リコン基板ＩＩに段差が発生し、この段差はその後のＰ
ＥＰにお妙るマスク合せの基準として用いられる。
リコン基板ＩＩに段差が発生し、この段差はその後のＰ
ＥＰにお妙るマスク合せの基準として用いられる。
上記実施例の製造方法によれば、燐および一ロンのイオ
ン注入は何れもシリコン基板１１表向が保ｌｌｉされた
状態で行なわれているから、表面の結晶状態が良好なｐ
型ウェル領域１ｄおよびｎｗウェル領域１１を形成する
ことができる。
ン注入は何れもシリコン基板１１表向が保ｌｌｉされた
状態で行なわれているから、表面の結晶状態が良好なｐ
型ウェル領域１ｄおよびｎｗウェル領域１１を形成する
ことができる。
また、シリコン基板１ノの不純物濃度が極めて低いため
ｓ ｐｌ！ウェル領域１６およびｌｌＩウェル領域１７
の表面における不純物濃度のばらつきはほとんどイオン
注入時のドーズ量のばらつきのみに依存するから、不純
物濃度を高精度で制御することができる。従って、上記
実施例をＣ−ＭＯＳの製造に適用すればスタンバイリー
ク電流を低減して低消費電力性を達成すると共に、特性
のばらつきを小さくして高信頼性を達成することができ
る。
ｓ ｐｌ！ウェル領域１６およびｌｌＩウェル領域１７
の表面における不純物濃度のばらつきはほとんどイオン
注入時のドーズ量のばらつきのみに依存するから、不純
物濃度を高精度で制御することができる。従って、上記
実施例をＣ−ＭＯＳの製造に適用すればスタンバイリー
ク電流を低減して低消費電力性を達成すると共に、特性
のばらつきを小さくして高信頼性を達成することができ
る。
更に、上記実施例ではｎ型シリコン基板１ノの不純物濃
度が低いからｐ型ウェル領域１６との接合面に生じる浮
遊キヤ・ぐシリコンが小さい。
度が低いからｐ型ウェル領域１６との接合面に生じる浮
遊キヤ・ぐシリコンが小さい。
従って１例えば上記実施例を適用して製造され九〇 −
ＭＯＳでは動作速度の高速化をも同時に達成することが
できる。
ＭＯＳでは動作速度の高速化をも同時に達成することが
できる。
その他、上記実施例で形成されたｐ型ウェル領域１６お
よび１＆型ウエル領域１１の境界付近における不純物の
濃度分布は、従来の製造方法で形成された第１図（ｅ）
のｐ型ウェル領域４の境界における不純物濃度分布とは
かなシ異なっている。これを説明すれば次の通りである
。
よび１＆型ウエル領域１１の境界付近における不純物の
濃度分布は、従来の製造方法で形成された第１図（ｅ）
のｐ型ウェル領域４の境界における不純物濃度分布とは
かなシ異なっている。これを説明すれば次の通りである
。
ウェル拡散層境界における濃度グロファイルはケネディ
等（Ｋｅｎｎ＠ｄｙ ＠ｔ ａｌｅ ）によって下記（
２）式によシ与えられることが示されている。
等（Ｋｅｎｎ＠ｄｙ ＠ｔ ａｌｅ ）によって下記（
２）式によシ与えられることが示されている。
上記（４）式において、
Ｃ（Ｘ ＊ ７ ＊・、ｔ）：不純物の分布関数Ｃ・：
シリコン基板中にイオン注入された不純物濃度（Ｑｓｓ
） Ｄ ：拡散係数 である。
シリコン基板中にイオン注入された不純物濃度（Ｑｓｓ
） Ｄ ：拡散係数 である。
そして、イオン注入時のシリコン基板中の不純物濃度（
Ｑｌ）はり、、 ３１論により下記（Ｂ）式で与えられ
る。
Ｑｌ）はり、、 ３１論により下記（Ｂ）式で与えられ
る。
８式において。
Ｑ：イオン注入におけるドーズ量
Ｔ：シリコン基板上を覆う引ｏ２または多結晶シリコン
層等の膜厚 である。
層等の膜厚 である。
上記固成および（Ｂ）式から第２図（ａ）〜（・）の実
施例で形成されたｐ型ウェル領域１６とｎ型ウェル領域
１１との境界付近における不純物の濃度プロファイルを
計算すると、第３図に示す結果が得られる。他方、同様
に第１図（ａ）〜（ｅ）の従来方法によ多形成されたｐ
型ウェル領域付近における不純物濃度プロファイルを計
算すると第４図に示す結果が得られる。この場合、１２
００ｃにおける燐およびボロンの拡散係数を夫々０６５
１／−１゜、０５ａ／−よい、算１．い、。１３図およ
び第４図の結果に示されるように、上記実施例の方法で
は形成されたウェル領域１６１ｒの境界における濃度プ
ロファイルが従来の方法による場合よシも垂直な直線状
になるのが特徴である。従来のＣ−ＭＯＳではｐ型ウェ
ル領域４の境界部における濃度プロファイルが第４図の
ようＫなだらかであることもスタン・々イリーク電流が
発生する一つの原因とされておシ、従って、上記実施例
の方法をＣ−ＭＯＳの製造に適用した場合にはこの濃度
プロファイルの寄与によってもスタン／脅イリーク電流
を低減できるものと考えられる。
施例で形成されたｐ型ウェル領域１６とｎ型ウェル領域
１１との境界付近における不純物の濃度プロファイルを
計算すると、第３図に示す結果が得られる。他方、同様
に第１図（ａ）〜（ｅ）の従来方法によ多形成されたｐ
型ウェル領域付近における不純物濃度プロファイルを計
算すると第４図に示す結果が得られる。この場合、１２
００ｃにおける燐およびボロンの拡散係数を夫々０６５
１／−１゜、０５ａ／−よい、算１．い、。１３図およ
び第４図の結果に示されるように、上記実施例の方法で
は形成されたウェル領域１６１ｒの境界における濃度プ
ロファイルが従来の方法による場合よシも垂直な直線状
になるのが特徴である。従来のＣ−ＭＯＳではｐ型ウェ
ル領域４の境界部における濃度プロファイルが第４図の
ようＫなだらかであることもスタン・々イリーク電流が
発生する一つの原因とされておシ、従って、上記実施例
の方法をＣ−ＭＯＳの製造に適用した場合にはこの濃度
プロファイルの寄与によってもスタン／脅イリーク電流
を低減できるものと考えられる。
なお、本発明はＣ−ＭＯＳの製造だけでなく、１１１１
ウエル領域およびｎ型ウェル領域を有する総ての半導体
装置の製造に適用できるものであるＯ 発明の効果 以上詳述しえように、本発明によればｐ型ウェル領域お
よびｍ１ｌｌウエル領域を喪好な表面結晶状態で、かつ
不純物濃度を高精度で制御して形成することができる。
ウエル領域およびｎ型ウェル領域を有する総ての半導体
装置の製造に適用できるものであるＯ 発明の効果 以上詳述しえように、本発明によればｐ型ウェル領域お
よびｍ１ｌｌウエル領域を喪好な表面結晶状態で、かつ
不純物濃度を高精度で制御して形成することができる。
従って、本発明をＣ−ＭＯＳの製造に適用すれば、スタ
ンノ青イリーク電流を抑制して消費電力を低減し、かつ
特性のばらつきを抑制して信頼性の向上を達成すること
ができる等、顕著な効果を奏するものである。
ンノ青イリーク電流を抑制して消費電力を低減し、かつ
特性のばらつきを抑制して信頼性の向上を達成すること
ができる等、顕著な効果を奏するものである。
型ウェル領域の形成工程を示す断面図、第２図（ａ）〜
（・）は本発明の一実施例を示す製造工程図、第３図は
第２図（ｅ）におけるｐ型およびｎ型のウェル領域境界
付近における濃度プロファイルを示す図、第４図は第１
図（ｅ）のｐ型ウェル領域境界付近における濃度プロフ
ァイルを示す図である− １１・・・ｎ−型シリコン基板、１２・・・熟成化膜、
１１・−多結晶シリコン層、１３′・・・多結晶シリコ
ンパターン、１４．１５・・・レノストノ譬ターン、１
＃・・・ｐ型ウェル領域、１７・・・ｎ型ウェル領域、
１１・・・８１０．。
（・）は本発明の一実施例を示す製造工程図、第３図は
第２図（ｅ）におけるｐ型およびｎ型のウェル領域境界
付近における濃度プロファイルを示す図、第４図は第１
図（ｅ）のｐ型ウェル領域境界付近における濃度プロフ
ァイルを示す図である− １１・・・ｎ−型シリコン基板、１２・・・熟成化膜、
１１・−多結晶シリコン層、１３′・・・多結晶シリコ
ンパターン、１４．１５・・・レノストノ譬ターン、１
＃・・・ｐ型ウェル領域、１７・・・ｎ型ウェル領域、
１１・・・８１０．。
Claims (5)
- （１） 不純物濃度０．６〜１．４Ｘ１０”／ａｍ”
の−導電型を有する半導体基板上に熱酸化膜を形成する
工程と、該熱酸化膜上に多結晶半導体層を形成する工程
と、第１導電蓋ウェル領域予定部上に開孔部を有するレ
ジスト／帯ターンを形成する工程と、該レジスト／臂タ
ーンをマスクとする適訳エツチングによシ第１導電型ウ
ェル領域予定部上の前記多結晶半導体層を除去する工程
と、前記レジストノ臂ターンをブロッキングミスフとし
て第１導電型不純をイオン注入する工程と、第２導電型
ウェル領域予定部上に開孔部を有するレジメ）／＃ター
ンを形成する工程と、該レジストノ譬ターンをブロッキ
ングミスフとして第２導電型不純物をイオン注入する工
種と、熱処理によシ先にイオン注入された前記第１導電
製不純物および第２導電型不純物を活性化して第１導電
製および第２導電型のウェル領域を形成する工程とを具
備したことを特徴とする半導体装置の製造方法。 - （２）前記半導体基板として！１型シリコン基板を用い
、前記多結晶半導体層として多結晶シリコン層を用いる
ことを特徴とする特許請求の範囲第（１）項記載の半導
体装置の製造方法。 - （３）前記熱酸化膜の膜厚を４００〜６００Ｘとし、前
記多結晶シリコン層の厚さを９００〜１１００１とする
ことを特徴とする特許請求の範囲第（２）項記載の半導
体装置の製造方法。 - （４）前記第１導電型不純物として燐を用い、前記第２
導電型不純物としてＩロンを用いることを特徴とする特
許請求の範囲第（３）項記載の半導体装置の製造方法。 - （５） 燐のイオン注入条件を加速電圧１００ＫａＶ
＋ Ｐ−ズ量ｌＸｌ０／ｍ とし、−ロンのイオン
注入条件を加速電圧１１０ Ｋ＠Ｖ 、ドーズ量４．５
Ｘ１０ ／＞ としたことを特徴とする特許請求の
範囲第（４）項記載の半導体装置の製造方法１
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004721A JPS58122772A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004721A JPS58122772A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58122772A true JPS58122772A (ja) | 1983-07-21 |
Family
ID=11591746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004721A Pending JPS58122772A (ja) | 1982-01-14 | 1982-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58122772A (ja) |
-
1982
- 1982-01-14 JP JP57004721A patent/JPS58122772A/ja active Pending
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