JPS5812042A - キ−入力装置 - Google Patents
キ−入力装置Info
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- JPS5812042A JPS5812042A JP56110206A JP11020681A JPS5812042A JP S5812042 A JPS5812042 A JP S5812042A JP 56110206 A JP56110206 A JP 56110206A JP 11020681 A JP11020681 A JP 11020681A JP S5812042 A JPS5812042 A JP S5812042A
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- JP
- Japan
- Prior art keywords
- signal
- output
- key
- circuit
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Input From Keyboards Or The Like (AREA)
- Liquid Crystal Display Device Control (AREA)
- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はたとえば電子式卓上計算機におけるキー人力
装置に関する。
装置に関する。
最近の電子式卓上計算機（以下電卓と称する）は小形化
、薄形化が進む一方、機能的に１訳機中関数電卓に代表
１れ為様に高性能化が要求される。このＩＩＫ％ＬａＸ
Ｃ大規模集積回路）の仕様および規模が複雑化するのに
伴い、キーマ）響りスを大規模のものが必要となシ、シ
いて紘ビン数の増大、配線の複雑化の原因となる。
、薄形化が進む一方、機能的に１訳機中関数電卓に代表
１れ為様に高性能化が要求される。このＩＩＫ％ＬａＸ
Ｃ大規模集積回路）の仕様および規模が複雑化するのに
伴い、キーマ）響りスを大規模のものが必要となシ、シ
いて紘ビン数の増大、配線の複雑化の原因となる。
そζで、従来は、この間融を解決する九めに、ダブルあ
るいはトリプルファンタシ璽ンの様に崗−の午−を多■
的に使用したもの、塘九はセダメシト信号にキー信号を
重畳させてタイムレエアで多−的に使用したものがある
。しかして、前者のような方法では、午−操作が複ｍＫ
なりなどのｍｕｓがあ〉、後者のような方法では中−人
力レベルマージン的に問題がある。また、両者の方法で
は、今一増設がハード的な制約を受は容易に出来ないの
が現状である。
るいはトリプルファンタシ璽ンの様に崗−の午−を多■
的に使用したもの、塘九はセダメシト信号にキー信号を
重畳させてタイムレエアで多−的に使用したものがある
。しかして、前者のような方法では、午−操作が複ｍＫ
なりなどのｍｕｓがあ〉、後者のような方法では中−人
力レベルマージン的に問題がある。また、両者の方法で
は、今一増設がハード的な制約を受は容易に出来ないの
が現状である。
この発明は上記事情に鑑みてなされ九もので、その間約
とするところは、キー操作が容易で、かつ中−人力レベ
ルマージンを大きくで龜、しかも中−〇増設が容易にで
自るキー人力装置を提供することにある。
とするところは、キー操作が容易で、かつ中−人力レベ
ルマージンを大きくで龜、しかも中−〇増設が容易にで
自るキー人力装置を提供することにある。
以下、この発明の一実總Ｈについて図面を参照して説明
する。
する。
第１−において、キーボード賃トリタス１は九とえば８
ビツシ×４ビツト構成で６！１．４Ｊ方向の信号線１１
、”’１４からの信号はキー人力部１に供給される
。この中−人力部２はキーボードマトリタメ１から供給
される信号をラッテして出力する回路である。すなわち
、ＰチャンネルＭＯｊｉ）クンジス−１１、・−３４の
ドレインにはそれぞれ信号線１８．−からの信号が供給
され、これらのトクンジスタ３１、−のソースには電＃
Ｖｓｓ人が供給され、ダートには電源ＶＤＤＡが供給さ
れる。ｔた、クロクタドインパー！回路４，１．・−４
番の入力端にはそれぞれ信号＠１．．−からの信号が供
給され、このインバータ回路４１ 、・−の出力性それ
でれインバータ回路ｆｉｌｅ””５４％およびり一ツク
ドインパ−Ｉ ｖＡ１８ ｇ Ｂ ＊ ” ６ ａで
構成されるラッテｌ踏Ｆ１＊−Ｆ番の入力端に供給され
る。このラッチ回路ｒ−、−ｏ出力線それぞれクロック
ドインバー／回路８８ 、・−５４Ｏ入力端に供給され
る。このインバータ回路８１、−の出力は後述す為パス
ツイン゛１２に供給される。なお、上記インバータ回路
４烏 、−には後述するクロック／（＃ Ｘ 発生１ｍ
＋１４からのクロックパルス（キー読込みラッチパルス
）φムが供給され、インバータ回路＃１．・−には上記
り四ツクパルスφムを反転したパルス４人が供給され、
インバータ１１１％ ａ ｓ ＊・−には、上記クロッ
クパルメ発生勢１４からのクロックパルス（後述するＲ
ＡＭ１１の書込みタイ建／グパルス）φ０が供給される
ようになっている。を九、上記キー入力部１０出力り會
シ２ツチ回路１□ 、−の出力はナンド回路＃に供給さ
れる。このナンド回路９の出力が９工イト屏除信号とな
っている。々お、上記インバータ回路４．、−・は通常
時プールダウンされている。
ビツシ×４ビツト構成で６！１．４Ｊ方向の信号線１１
、”’１４からの信号はキー人力部１に供給される
。この中−人力部２はキーボードマトリタメ１から供給
される信号をラッテして出力する回路である。すなわち
、ＰチャンネルＭＯｊｉ）クンジス−１１、・−３４の
ドレインにはそれぞれ信号線１８．−からの信号が供給
され、これらのトクンジスタ３１、−のソースには電＃
Ｖｓｓ人が供給され、ダートには電源ＶＤＤＡが供給さ
れる。ｔた、クロクタドインパー！回路４，１．・−４
番の入力端にはそれぞれ信号＠１．．−からの信号が供
給され、このインバータ回路４１ 、・−の出力性それ
でれインバータ回路ｆｉｌｅ””５４％およびり一ツク
ドインパ−Ｉ ｖＡ１８ ｇ Ｂ ＊ ” ６ ａで
構成されるラッテｌ踏Ｆ１＊−Ｆ番の入力端に供給され
る。このラッチ回路ｒ−、−ｏ出力線それぞれクロック
ドインバー／回路８８ 、・−５４Ｏ入力端に供給され
る。このインバータ回路８１、−の出力は後述す為パス
ツイン゛１２に供給される。なお、上記インバータ回路
４烏 、−には後述するクロック／（＃ Ｘ 発生１ｍ
＋１４からのクロックパルス（キー読込みラッチパルス
）φムが供給され、インバータ回路＃１．・−には上記
り四ツクパルスφムを反転したパルス４人が供給され、
インバータ１１１％ ａ ｓ ＊・−には、上記クロッ
クパルメ発生勢１４からのクロックパルス（後述するＲ
ＡＭ１１の書込みタイ建／グパルス）φ０が供給される
ようになっている。を九、上記キー入力部１０出力り會
シ２ツチ回路１□ 、−の出力はナンド回路＃に供給さ
れる。このナンド回路９の出力が９工イト屏除信号とな
っている。々お、上記インバータ回路４．、−・は通常
時プールダウンされている。
一方、ＩＬＯＭ（リード・オンリ・メモリ）ＸＯは種々
の処理グログラムが記憶され、上記ナンド回路Ｉから供
給されるウェイト解除信号、幹よびｃｐｔｒ（セントラ
ルψグロセツＶング・エエツ））Ｉｆからの制御信号な
どに応じてプログラムを出力するものである。上記ＲＯ
Ｍ１００プログ２ムは４ビツトのパスツイン１１を介し
てＣＰＵＩＩＫ供給される。このＣＰＵ１１はＲＯＭＪ
Ｏからのグログラムに応じてＲＡＭ（ランダム・アクセ
ス・メモリ）ｌｓを制御せしめたり、あるいはイニシャ
ル時インス［ラフν１）命令信号φ区１φ！鵞を出力す
るものである。上記ＲＡＭＺＪはパスツイン１２を介し
て供給される前記インバータ回路＆、＠−・からの出力
を記憶する本のであシ、インストラクＶヨン命令信号φ
区１．φＩＣ１の識別用カウンタ、パＸう４ン遺択用カ
ウンタ、中−人カデータ用メ毫り、表革データ用メモリ
、および２重押し検出用カウンタなどによって構成され
ている。
の処理グログラムが記憶され、上記ナンド回路Ｉから供
給されるウェイト解除信号、幹よびｃｐｔｒ（セントラ
ルψグロセツＶング・エエツ））Ｉｆからの制御信号な
どに応じてプログラムを出力するものである。上記ＲＯ
Ｍ１００プログ２ムは４ビツトのパスツイン１１を介し
てＣＰＵＩＩＫ供給される。このＣＰＵ１１はＲＯＭＪ
Ｏからのグログラムに応じてＲＡＭ（ランダム・アクセ
ス・メモリ）ｌｓを制御せしめたり、あるいはイニシャ
ル時インス［ラフν１）命令信号φ区１φ！鵞を出力す
るものである。上記ＲＡＭＺＪはパスツイン１２を介し
て供給される前記インバータ回路＆、＠−・からの出力
を記憶する本のであシ、インストラクＶヨン命令信号φ
区１．φＩＣ１の識別用カウンタ、パＸう４ン遺択用カ
ウンタ、中−人カデータ用メ毫り、表革データ用メモリ
、および２重押し検出用カウンタなどによって構成され
ている。
上記ＲＯＭＩｔ）％ｃｐυ１１およびＲＡＭＺ Ｊには
クロックパルス発生＠１４から種々のクロックパルスが
供給されている。このクロツタＩ（パス発生＠７４は、
前記ナンド回路９から供給されるウェイト解除信号に応
じて種々のクロックパルスを発生するとともＫｔｌ１分
割回路１４１によ）種々の電圧を出力するものである。
クロックパルス発生＠１４から種々のクロックパルスが
供給されている。このクロツタＩ（パス発生＠７４は、
前記ナンド回路９から供給されるウェイト解除信号に応
じて種々のクロックパルスを発生するとともＫｔｌ１分
割回路１４１によ）種々の電圧を出力するものである。
上記電源分割囲路１４．は、第２図に示すように構成さ
れている。すなわち、ＮチャンネルＭｏ１）ツンジスメ
Ｉ５のドレインは、出力端Ａを介して後述するレベル変
換回路３５の：Ｆ４ン出力端子に接続され、ソースはＮ
チャンネルＭ０８トランジスタ１ｅのドレインが接続さ
れ、仁のトランジスタｚ６のソースには電＃［１８０人
が接続される。上記出力端ＡにはＰチャンネルＭ０８ト
ランジスタ１１のドレインが接続され、このトランジス
タ１７のソースにはＰチャンネルＭ０８トＦンジヌタＸ
８のドレインが接続され、このトランジスタＩ８のソー
スは接地されている。まえ、上記出力端ＡにはＰチャン
ネルＭＯＢ）ツンジスタＩ９のドレインとＮチャンネル
Ｍｏ８）ツンジスタ２０のソースが接続され、そのトラ
ンジスタＩ９のソースに紘トクンジヌタ２０のドレイン
が接続されている。なお上記）ツンジスタ１６．１８の
ゲートには、口ＷＡＩＴ ＋ｄ Ｄ・ω！」状態が満足
したとき、ゲート信号が供給される。トランジスタｘｒ
、ＩＩのゲートには「Ｗｒ日十φＤｒｉｌｌ Ｊ状態が
満足し九ときゲート信号が供給１れ、）ランジスタｘｔ
、ｘｐｏゲートにはそのゲート信号をインバータ回路２
１で反転した信号が供給されるようになっている。
れている。すなわち、ＮチャンネルＭｏ１）ツンジスメ
Ｉ５のドレインは、出力端Ａを介して後述するレベル変
換回路３５の：Ｆ４ン出力端子に接続され、ソースはＮ
チャンネルＭ０８トランジスタ１ｅのドレインが接続さ
れ、仁のトランジスタｚ６のソースには電＃［１８０人
が接続される。上記出力端ＡにはＰチャンネルＭ０８ト
ランジスタ１１のドレインが接続され、このトランジス
タ１７のソースにはＰチャンネルＭ０８トＦンジヌタＸ
８のドレインが接続され、このトランジスタＩ８のソー
スは接地されている。まえ、上記出力端ＡにはＰチャン
ネルＭＯＢ）ツンジスタＩ９のドレインとＮチャンネル
Ｍｏ８）ツンジスタ２０のソースが接続され、そのトラ
ンジスタＩ９のソースに紘トクンジヌタ２０のドレイン
が接続されている。なお上記）ツンジスタ１６．１８の
ゲートには、口ＷＡＩＴ ＋ｄ Ｄ・ω！」状態が満足
したとき、ゲート信号が供給される。トランジスタｘｒ
、ＩＩのゲートには「Ｗｒ日十φＤｒｉｌｌ Ｊ状態が
満足し九ときゲート信号が供給１れ、）ランジスタｘｔ
、ｘｐｏゲートにはそのゲート信号をインバータ回路２
１で反転した信号が供給されるようになっている。
上記トランジスタ１１１０ソースとトランジスタ２０の
ドレインとの接続点２２には抵抗２Ｓを介してＮチャン
ネルＭｏ８）ランジスタ２４のドレインが接続され、こ
のトランジスタ２４のソースに拡ＮチャンネルＭ０８ト
ランジヌ１１５のドレインが接続される。このトランジ
スタＩＩＯソーヌには電＃ １８０人が接続され、ソー
ヌードレイン間には抵抗ｊ１が設けられている。上記ト
ランジスタ２４のソースとトランジスタ１５のドレイン
とのｌｌｌ７Ｒ点が出力端Ｂとなっている。オた、上記
接続点ｉｓには抵抗２ｒを介してＰチャンネルＭＯ８）
ランジスタ２１が接続され、このトランジスタｊＩのソ
ースは接地されている。上記トランジスタＪ８のドレイ
ジ−ソース間に線抵抗Ｉ＃が設けられている。
ドレインとの接続点２２には抵抗２Ｓを介してＮチャン
ネルＭｏ８）ランジスタ２４のドレインが接続され、こ
のトランジスタ２４のソースに拡ＮチャンネルＭ０８ト
ランジヌ１１５のドレインが接続される。このトランジ
スタＩＩＯソーヌには電＃ １８０人が接続され、ソー
ヌードレイン間には抵抗ｊ１が設けられている。上記ト
ランジスタ２４のソースとトランジスタ１５のドレイン
とのｌｌｌ７Ｒ点が出力端Ｂとなっている。オた、上記
接続点ｉｓには抵抗２ｒを介してＰチャンネルＭＯ８）
ランジスタ２１が接続され、このトランジスタｊＩのソ
ースは接地されている。上記トランジスタＪ８のドレイ
ジ−ソース間に線抵抗Ｉ＃が設けられている。
上記抵抗１ｒとトランジスタ２８のドレイνとの接続点
が出力＃ＩＣとなっている。なお、上記トツシジヌ／２
４０ゲートにはｒＷＡＩＴ＋φＤ」状態が満足したとき
、ゲート信号が供給され、トランジスタｊ１のゲートに
はｒ ＷＡＩＴ −ｎ ＋箸」状態が満足し九ときゲー
ト信号が供給され、トランジスタ２５のゲートには「Ｗ
ＡＩ’ｌ’・ｎ＋町」状−が漫足したときゲー）信号が
供給されるようになっている。ウェイト状騨時、出力端
ＡからＶＤＤＡ 、 Ｔ ＶＤＤＡ 、 ７ ＶＤＤＡ
あるはＶａｌＡが出力され、出力端ＢからＶＤＤＡあゐ
いはは一’−Ｖａｎムが出力される。また、ウェイト解
除時出力端Ｂから１８０人が出力され、出力端Ａ、Ｃか
ら’Ｙｌｌｌムが出力されるようになっている。
が出力＃ＩＣとなっている。なお、上記トツシジヌ／２
４０ゲートにはｒＷＡＩＴ＋φＤ」状態が満足したとき
、ゲート信号が供給され、トランジスタｊ１のゲートに
はｒ ＷＡＩＴ −ｎ ＋箸」状態が満足し九ときゲー
ト信号が供給され、トランジスタ２５のゲートには「Ｗ
ＡＩ’ｌ’・ｎ＋町」状−が漫足したときゲー）信号が
供給されるようになっている。ウェイト状騨時、出力端
ＡからＶＤＤＡ 、 Ｔ ＶＤＤＡ 、 ７ ＶＤＤＡ
あるはＶａｌＡが出力され、出力端ＢからＶＤＤＡあゐ
いはは一’−Ｖａｎムが出力される。また、ウェイト解
除時出力端Ｂから１８０人が出力され、出力端Ａ、Ｃか
ら’Ｙｌｌｌムが出力されるようになっている。
前記ＲＡＭＺＪｔからの表示データ、ｃｐυ１１からの
インストラフνぢン命令−１ｃ１．φＸ。
インストラフνぢン命令−１ｃ１．φＸ。
およびパスライン１２からのビット選択信号が選択囲路
１０に供給される。この選択ａ路１０は供給１れゐ表示
データを反転して出力したシ、あるいは供給されるイン
ストクタション命令φＫｈφＩ雪 とビット選択信号と
に応じてキー選択信号を出力する回路である。すなわち
、ＲＡＭ１１からの表示データはクロックドイン／（−
タ回Ｗｒｓｓ、、−１１１・の入力端に供給され、／（
スライン１１からの「ビット１」選択信号はクロックド
ナンド回路ｓｚｌ、ｓｚ・の一方の入力端に供給され、
「ビット２」選択信号はクロックドナンド回路ｓＢ、３
１・の一方の入力端に供給され、「ビット４」選択信号
はクロックドナンド回路ｓｚＩ 、ｘｚ、の一方の入力
端に供給され、「ビット８」選択信号はクロックドナン
ド回路３２４．１１１．の一方の入力端に供給される。
１０に供給される。この選択ａ路１０は供給１れゐ表示
データを反転して出力したシ、あるいは供給されるイン
ストクタション命令φＫｈφＩ雪 とビット選択信号と
に応じてキー選択信号を出力する回路である。すなわち
、ＲＡＭ１１からの表示データはクロックドイン／（−
タ回Ｗｒｓｓ、、−１１１・の入力端に供給され、／（
スライン１１からの「ビット１」選択信号はクロックド
ナンド回路ｓｚｌ、ｓｚ・の一方の入力端に供給され、
「ビット２」選択信号はクロックドナンド回路ｓＢ、３
１・の一方の入力端に供給され、「ビット４」選択信号
はクロックドナンド回路ｓｚＩ 、ｘｚ、の一方の入力
端に供給され、「ビット８」選択信号はクロックドナン
ド回路３２４．１１１．の一方の入力端に供給される。
上記ナンド１１１Ｉ８５！−、−ＪＪ。
の他方の入力端にはＣＰＴＪＩＩからのインストラクシ
璽ン命令φＫｌが供給堪れている。上記インバータ回路
ｓｒ、＊−０出力とナンド回路３２＠ 、−の出力はそ
れぞれ共通に出力され、それらはクロックドワイヤード
オア回路１１Ｍ。
璽ン命令φＫｌが供給堪れている。上記インバータ回路
ｓｒ、＊−０出力とナンド回路３２＠ 、−の出力はそ
れぞれ共通に出力され、それらはクロックドワイヤード
オア回路１１Ｍ。
轡となっている。を九、ＰチャンネルＭＯＢ）ツνジヌ
１８４＠ 、１４．が設けられ、これらｆａ ｒ ｗ
Ａｘ？＋φＤ」状態のとき前記インバータ回路１１・、
Ｊ ＩＩ・の出力をＷａｓムにプルダウンするように
なっている。なお、上記インバータ回路ＪＺＳ’、−拡
ｒｗ＊ｘＴ・φＤ」状鴎のときオンし、ナンド回路３２
Ｉ 、−はｒ ｗＡｒＴ＋φＤ」状態のと自オンするよ
うになっている。
１８４＠ 、１４．が設けられ、これらｆａ ｒ ｗ
Ａｘ？＋φＤ」状態のとき前記インバータ回路１１・、
Ｊ ＩＩ・の出力をＷａｓムにプルダウンするように
なっている。なお、上記インバータ回路ＪＺＳ’、−拡
ｒｗ＊ｘＴ・φＤ」状鴎のときオンし、ナンド回路３２
Ｉ 、−はｒ ｗＡｒＴ＋φＤ」状態のと自オンするよ
うになっている。
上記選択回路ＪＯの出力つｔ、ｂクロックドヮ ″イヤ
ードオア回路ＪＪＩ 、−からの出力およびインバータ
回路：ＩＩＩ、３１１・からの出力はレベル変換囲路１
５０入力端にそれぞれ供給され、このレベル変換回路Ｊ
５にはクロックパルス発生ｓＩ４の電源分割回路１４１
からの電圧が供給１れる。上記レベル変換回路ＩＩは選
択回路１０から供給される信号をクロックパルス発生ｓ
１４から供給耀れる電圧に応じてレベル変換する回路で
あシ、各入力端子ととにたとえば次のような構成となっ
ている。すなわち、第ｓａ！ｌＫ示すように、前記選択
回路３０からの信号はｙチャンネルＭＯＢ）ツンジメ／
ｓ６のゲージに供給畜れ、このトツンジｊＩり３６のソ
ースには前記電ｍ分割回路１４１の出力−Ｂからの出力
が供給される。上記トランジスタＳ＃のドレインからの
出力はＰチャンネルｕ０８トランジスタ１ｒのドレイン
に供給されるとともに、ＮチャンネルＭＯＢ）ｊンジス
タ３８のソースに供給される。上記トランジスタＳｒの
ゲートには前記選択回路ｇｏからの信号が供給され、ト
ランジス−ｌｌｌ０ゲートには選択回路ＳＯからの信号
がインバータ回路Ｊ＃を介して供給される。上記トラン
ジスタＪｒのソースおよびトランジスタＪ１０ドレイン
には前記電源分割回路１４９０出力ｉ１Ｃからの出力が
供給される。上記トクンジスメｓｇ、ｓ’ｒｏドレイン
および°トランジスメ１＃のンースＯＩＩ続点４０から
の出力が各出力端子の出力となる。上記レベル変換回路
Ｊｆｌｊのセグメント端子Ｊ ｌ ａ 、 Ｊ ｌ ｂ
、 −・の出力およびセグメン）／’？−出力端子Ｊ
５．。
ードオア回路ＪＪＩ 、−からの出力およびインバータ
回路：ＩＩＩ、３１１・からの出力はレベル変換囲路１
５０入力端にそれぞれ供給され、このレベル変換回路Ｊ
５にはクロックパルス発生ｓＩ４の電源分割回路１４１
からの電圧が供給１れる。上記レベル変換回路ＩＩは選
択回路１０から供給される信号をクロックパルス発生ｓ
１４から供給耀れる電圧に応じてレベル変換する回路で
あシ、各入力端子ととにたとえば次のような構成となっ
ている。すなわち、第ｓａ！ｌＫ示すように、前記選択
回路３０からの信号はｙチャンネルＭＯＢ）ツンジメ／
ｓ６のゲージに供給畜れ、このトツンジｊＩり３６のソ
ースには前記電ｍ分割回路１４１の出力−Ｂからの出力
が供給される。上記トランジスタＳ＃のドレインからの
出力はＰチャンネルｕ０８トランジスタ１ｒのドレイン
に供給されるとともに、ＮチャンネルＭＯＢ）ｊンジス
タ３８のソースに供給される。上記トランジスタＳｒの
ゲートには前記選択回路ｇｏからの信号が供給され、ト
ランジス−ｌｌｌ０ゲートには選択回路ＳＯからの信号
がインバータ回路Ｊ＃を介して供給される。上記トラン
ジスタＪｒのソースおよびトランジスタＪ１０ドレイン
には前記電源分割回路１４９０出力ｉ１Ｃからの出力が
供給される。上記トクンジスメｓｇ、ｓ’ｒｏドレイン
および°トランジスメ１＃のンースＯＩＩ続点４０から
の出力が各出力端子の出力となる。上記レベル変換回路
Ｊｆｌｊのセグメント端子Ｊ ｌ ａ 、 Ｊ ｌ ｂ
、 −・の出力およびセグメン）／’？−出力端子Ｊ
５．。
Ｊｊｌ 、−１０出力はそれぞれ図示しない表示用Ｏ
−にグメントに供給される。を九、上記令ダメシト／キ
ー出力端子Ｊ５□ 、ＳＳＩ 、−の各出力はそれぞれ
前記キーボードマトリクスｌの行ごとに供給される。
−にグメントに供給される。を九、上記令ダメシト／キ
ー出力端子Ｊ５□ 、ＳＳＩ 、−の各出力はそれぞれ
前記キーボードマトリクスｌの行ごとに供給される。
次に、このような構成において動作を説明す為、この発
明の状態としてキー人力待ち状態（ＷＡＸ′１′）と、
キー選択状４１（ＷＡＩＴ）との３通シがあ〉、まず今
−人力待ち状態について説明する。九とえと今、図示し
ない電源が投人畜れたとすると、ターツクパルス発生器
１４は種々のターツクパルスを発生するとともに、電源
分割期して変化する電圧を出力し、出力端Ａからｉにグ
リバイアスし九電圧を出力する。すなわち、１０ツクパ
ルス−置、クロックパルスｄ−およびウェイト信号ＷＡ
Ｉ’！’が「１」状ｌで、クロックパルスφＤが「Ｏ」
状態のとき、トランジスＩ ｊ ｌ ｅ Ｚ ｒ ＊
Ｚ ＃ ＠ １４−１１１がオンで、トランジスタ１１
１．１９，１０．ＩＩＩがオフである。ｒこれによｐ、
出力端Ｂからは「ｖＤＤＡ」がそのｔｔ小出力れ、出力
端ＣからはｒｉｖＤＤム」が出力され、出力端Ａから紘
「ｖＩＩＡ」が出力される。そして、クロックパルスφ
Ｄがｒ Ｉ Ｊ状１ｍとなると、トランジスタ１６．１
８がオンとなシ、トランジスタ１８．１４がオフとなる
。これによシ、出力＠ｋ 、 Ｂからは「ｖＤＤＡ」が
出力され、出力端Ｃからは「Ｖａａ＊Ｊが出力される。
明の状態としてキー人力待ち状態（ＷＡＸ′１′）と、
キー選択状４１（ＷＡＩＴ）との３通シがあ〉、まず今
−人力待ち状態について説明する。九とえと今、図示し
ない電源が投人畜れたとすると、ターツクパルス発生器
１４は種々のターツクパルスを発生するとともに、電源
分割期して変化する電圧を出力し、出力端Ａからｉにグ
リバイアスし九電圧を出力する。すなわち、１０ツクパ
ルス−置、クロックパルスｄ−およびウェイト信号ＷＡ
Ｉ’！’が「１」状ｌで、クロックパルスφＤが「Ｏ」
状態のとき、トランジスＩ ｊ ｌ ｅ Ｚ ｒ ＊
Ｚ ＃ ＠ １４−１１１がオンで、トランジスタ１１
１．１９，１０．ＩＩＩがオフである。ｒこれによｐ、
出力端Ｂからは「ｖＤＤＡ」がそのｔｔ小出力れ、出力
端ＣからはｒｉｖＤＤム」が出力され、出力端Ａから紘
「ｖＩＩＡ」が出力される。そして、クロックパルスφ
Ｄがｒ Ｉ Ｊ状１ｍとなると、トランジスタ１６．１
８がオンとなシ、トランジスタ１８．１４がオフとなる
。これによシ、出力＠ｋ 、 Ｂからは「ｖＤＤＡ」が
出力され、出力端Ｃからは「Ｖａａ＊Ｊが出力される。
次にｓ （１１が「０」クロックパルスφＤが再びｒＯ
Ｊ状態になると、トランジスＩ １１５ 、１１ｓＩｆ
１．ＩＩＩがオフとなシ、トランジス−１＃。
Ｊ状態になると、トランジスＩ １１５ 、１１ｓＩｆ
１．ＩＩＩがオフとなシ、トランジス−１＃。
１９．１０，２４．２５がオンとなる。これによシ、出
力端Ｂからは「ｖＤＤＡ」が出力され、出力端Ｃからは
「１Ｖｂｎム」が出力され、出力端人からは「−！−ｖ
ＤＤＡ」が出力される。そして、クロックパルスφＤが
「１」状態となると、トランジスタ１ｓ、ｒ９．１１０
．！ｒ４がオフとなシ、トランジスタ１５．１ｇ、ＩＴ
、２Ｂ’ｌ）１オンとなる。これにより、出力端Ａ、Ｂ
から「ｖＤＤＡ」が出力され、出力＃ＩＣから「’Ｖｓ
ａａ Ｊ カ出力される。Ｉｉちに次に、クセツクパル
スａ。
力端Ｂからは「ｖＤＤＡ」が出力され、出力端Ｃからは
「１Ｖｂｎム」が出力され、出力端人からは「−！−ｖ
ＤＤＡ」が出力される。そして、クロックパルスφＤが
「１」状態となると、トランジスタ１ｓ、ｒ９．１１０
．！ｒ４がオフとなシ、トランジスタ１５．１ｇ、ＩＴ
、２Ｂ’ｌ）１オンとなる。これにより、出力端Ａ、Ｂ
から「ｖＤＤＡ」が出力され、出力＃ＩＣから「’Ｖｓ
ａａ Ｊ カ出力される。Ｉｉちに次に、クセツクパル
スａ。
が再び「ｌ」状態になるとと亀に、クロックパル翼φＤ
、ω鵞がｒＯＪ状態となると、トランジス／ｊｊがオフ
し、トランジスター−がオンする。これにょ）、出力端
Ｂから「−！−ｖＤＤム」が出力され、出力ｌｌｌＩＣ
からｒＶａａ＾」が出力され、出力端Ａからｒ ＶＤＤ
Ａ Ｊが出力される。そして、り■ツクパルスφわが「
１」状態となると、トランジスタ２４がオフし、トラン
ジスタ２５がオンする。これによシ、出力端Ａ、Ｂから
「ＶＤＤＡ」 が出力され、出力端ＣからｒＶｓ＋ｓム
」が出力される。
、ω鵞がｒＯＪ状態となると、トランジス／ｊｊがオフ
し、トランジスター−がオンする。これにょ）、出力端
Ｂから「−！−ｖＤＤム」が出力され、出力ｌｌｌＩＣ
からｒＶａａ＾」が出力され、出力端Ａからｒ ＶＤＤ
Ａ Ｊが出力される。そして、り■ツクパルスφわが「
１」状態となると、トランジスタ２４がオフし、トラン
ジスタ２５がオンする。これによシ、出力端Ａ、Ｂから
「ＶＤＤＡ」 が出力され、出力端ＣからｒＶｓ＋ｓム
」が出力される。
これにより、中−待ち状態では、ｒｖｒｈｘで・−ＤＪ
状状態ときが今−人力検出期間であ〕、このとき、南グ
メント／キ一端子ｊＪｊ、 、−およびコモン出力端
子はＶＤＤ人レベルとなシ、その＊０期間祉−グリバイ
アスされたレベルとなる、會た、キー待ち状態では、キ
ー人力部１の入力嘲は常時トランジスタｓ暑 、−がオ
ンしてプールダウンされている。
状状態ときが今−人力検出期間であ〕、このとき、南グ
メント／キ一端子ｊＪｊ、 、−およびコモン出力端
子はＶＤＤ人レベルとなシ、その＊０期間祉−グリバイ
アスされたレベルとなる、會た、キー待ち状態では、キ
ー人力部１の入力嘲は常時トランジスタｓ暑 、−がオ
ンしてプールダウンされている。
このような状−において、キー人力選択状一時に、キー
が入力されると、中−人力社りロックパルスφムが＠１
１１００タイ（ングでラッチ回路ｒ８．−のいずれかに
ラッチされる。すると、ナンド回路ｇが成立し、ウェイ
ト解除信号が出力される。これによシ、電線分割回路１
４鵞の出力ｌ１ｌＩＣの出力がｒ’ＶｓｓＪとなシ、レ
ベル変換回路ＳＳのセグメント出力端子、コモン出力端
子、セグメント／キー出力端子の出力も「ｖｉａム」と
なる。まえ、このとき、クロックパルス発生＠ｌａは、
ウェイト解除信号にともなうクロックパルスを発生し、
ＲＯＭｌ０からはウェイト解除信号にともなう制御プロ
グラムが読出される。すると、ＲＡＭＪＪ内の各カウン
タとＣＰＵＪＪがイニシャライズされ、ＣＰＵ１１によ
りインストックシ冒ン命令φ！■識別用カクンタおよび
パスライン選択用カウンタがカウントアツプされ、しか
もインストックジョン信号φ区ｌ とパスツインｌＩの
第！ビット目にＩＩＩ信号が出力される。これによ）、
ナンド■賂１１Ｍのみが成立し、１０”信号が出力され
る。
が入力されると、中−人力社りロックパルスφムが＠１
１１００タイ（ングでラッチ回路ｒ８．−のいずれかに
ラッチされる。すると、ナンド回路ｇが成立し、ウェイ
ト解除信号が出力される。これによシ、電線分割回路１
４鵞の出力ｌ１ｌＩＣの出力がｒ’ＶｓｓＪとなシ、レ
ベル変換回路ＳＳのセグメント出力端子、コモン出力端
子、セグメント／キー出力端子の出力も「ｖｉａム」と
なる。まえ、このとき、クロックパルス発生＠ｌａは、
ウェイト解除信号にともなうクロックパルスを発生し、
ＲＯＭｌ０からはウェイト解除信号にともなう制御プロ
グラムが読出される。すると、ＲＡＭＪＪ内の各カウン
タとＣＰＵＪＪがイニシャライズされ、ＣＰＵ１１によ
りインストックシ冒ン命令φ！■識別用カクンタおよび
パスライン選択用カウンタがカウントアツプされ、しか
もインストックジョン信号φ区ｌ とパスツインｌＩの
第！ビット目にＩＩＩ信号が出力される。これによ）、
ナンド■賂１１Ｍのみが成立し、１０”信号が出力され
る。
この結果、レベル変換囲路Ｓ５のセグメント／命−信号
出力喝子ＪＪ龜の出力が「ＶＤＤＡとな為・この出力端
子３５魯のツインで対応するキーが押唱れていない場合
、命−人力部１の各入力はＭｌ−ム のままで変化しな
い、そして、ＲＡＭ１１の書込みタイミングパルヌクオ
夛り闘ツクパルスφＯでパスライン１２がすべて＠０１
となシ、ＲＡＭＪＪに１０＠が書込まれる。ＲＡＭ１１
への書込みデーターｔＩＸ＠ｏ”の場合、ＲＡＭ１Ｉ内
の４カクンタおよびデータ内容嬬格納用メ噌りに転送し
壜い。このとき、ＲＡＭＪｊ内Ｏパスライン遇択用カウ
ンタをカウントアツプし、しかもインストックジョン信
号φｘＨとパスツイン１１のｊＩ２ビット目に１１＠信
号が出力される。、これにより、ナンド回路３７．のみ
が成立し、１０＠信号が出力される。この結果、レベル
変換ｗＡ路ＪＩＩ４Ｄセグメント／Φ−信号出力端子Ｊ
６マの出力が「ｖＤＤＡ」となる。
出力喝子ＪＪ龜の出力が「ＶＤＤＡとな為・この出力端
子３５魯のツインで対応するキーが押唱れていない場合
、命−人力部１の各入力はＭｌ−ム のままで変化しな
い、そして、ＲＡＭ１１の書込みタイミングパルヌクオ
夛り闘ツクパルスφＯでパスライン１２がすべて＠０１
となシ、ＲＡＭＪＪに１０＠が書込まれる。ＲＡＭ１１
への書込みデーターｔＩＸ＠ｏ”の場合、ＲＡＭ１Ｉ内
の４カクンタおよびデータ内容嬬格納用メ噌りに転送し
壜い。このとき、ＲＡＭＪｊ内Ｏパスライン遇択用カウ
ンタをカウントアツプし、しかもインストックジョン信
号φｘＨとパスツイン１１のｊＩ２ビット目に１１＠信
号が出力される。、これにより、ナンド回路３７．のみ
が成立し、１０＠信号が出力される。この結果、レベル
変換ｗＡ路ＪＩＩ４Ｄセグメント／Φ−信号出力端子Ｊ
６マの出力が「ｖＤＤＡ」となる。
以後、上記同機にレベル変換回路Ｉ５のセグメν［／キ
ー信号出力端子ＪＩ・−を順次「ＶＤＤＡ」とする。
ー信号出力端子ＪＩ・−を順次「ＶＤＤＡ」とする。
ところで、レベル変換回路１ｊ〇セグメント／キ一信号
出力熾子Ｓ５Ｉかも「ＶＤＤＡ Ｊが出力されたと自、
信号Ｉｌｌ―を介して中−人力部２にｊ Ｖｎｏム」が
供給され九とする。すると、七のＶＤＤＡがラッチ回路
Ｆ＝にラッチされる。これによシ、パスライｙ１２を介
してＲＡＭＪＪ４１（ｒｏｏｌｏＪというデータが供給
され、データ用メ４すに書込壇れる。りいで、インスト
ラクシ１ン信号φ１．φロ用Ｏ力９ンタの内容、Ｉ（ス
ライン用の力９ンタおよび書込みデータを格納用メモリ
に転送する。そして、それらの内容によｊ） （１！Ｐ
Ｕ Ｉ Ｊがどの中−が押されたかを判断する。
出力熾子Ｓ５Ｉかも「ＶＤＤＡ Ｊが出力されたと自、
信号Ｉｌｌ―を介して中−人力部２にｊ Ｖｎｏム」が
供給され九とする。すると、七のＶＤＤＡがラッチ回路
Ｆ＝にラッチされる。これによシ、パスライｙ１２を介
してＲＡＭＪＪ４１（ｒｏｏｌｏＪというデータが供給
され、データ用メ４すに書込壇れる。りいで、インスト
ラクシ１ン信号φ１．φロ用Ｏ力９ンタの内容、Ｉ（ス
ライン用の力９ンタおよび書込みデータを格納用メモリ
に転送する。そして、それらの内容によｊ） （１！Ｐ
Ｕ Ｉ Ｊがどの中−が押されたかを判断する。
また、他のや−が押された場合も上記同機に動作して、
押されたキーが判断される。
押されたキーが判断される。
上記したように、ウェイＦ状態時涙示データに厄じてレ
ベル変換回路ＩＩのセグメント出力端子ｌ１ｌｓ−と命
−−グメント出カー子１５暑−から対応するセグメント
信号を出力することによシ表示を行い、キーが投入され
ると、キー検出期間となったときにウェイト状態が解除
されルベル変換回路３５のキー／竜グメント出力噛子３
５．・−の出力を順次ＶＤＤＡとすることによシ、キー
人力部２でキー信号を判断し、キー入力部ｊＯラッチ内
容と仁のときのインストックシコン命令信号の種類とパ
スツイン１２０ビツト選択信号の種類などに応じて投入
され九キーを判断するようにしたので、キー操作が容易
で、かつキー人力マージンを大きくする仁とかで−、し
かもキーの増設が容易にで詣る。
ベル変換回路ＩＩのセグメント出力端子ｌ１ｌｓ−と命
−−グメント出カー子１５暑−から対応するセグメント
信号を出力することによシ表示を行い、キーが投入され
ると、キー検出期間となったときにウェイト状態が解除
されルベル変換回路３５のキー／竜グメント出力噛子３
５．・−の出力を順次ＶＤＤＡとすることによシ、キー
人力部２でキー信号を判断し、キー入力部ｊＯラッチ内
容と仁のときのインストックシコン命令信号の種類とパ
スツイン１２０ビツト選択信号の種類などに応じて投入
され九キーを判断するようにしたので、キー操作が容易
で、かつキー人力マージンを大きくする仁とかで−、し
かもキーの増設が容易にで詣る。
また、中−の多重押しの検出は、同一キー／竜グメント
出力端子での多重押しと、真なる中−／−にグメント出
力端子での多重押しの２通〕が考えられ為、前者の場合
は書込データが「０００１ＪｒＯＯ１０Ｊｒ０１００Ｊ
ｒ１０００Ｊ以外となることによシ判断できる。後者の
場合は１回の走査中にキー書込みデータが２度以上ある
かをカウントすることによ如判別で１１ゐ。
出力端子での多重押しと、真なる中−／−にグメント出
力端子での多重押しの２通〕が考えられ為、前者の場合
は書込データが「０００１ＪｒＯＯ１０Ｊｒ０１００Ｊ
ｒ１０００Ｊ以外となることによシ判断できる。後者の
場合は１回の走査中にキー書込みデータが２度以上ある
かをカウントすることによ如判別で１１ゐ。
壕九、多重押しの警告方法として電源分割回路にゲート
を組込み、コモン端子、セグメント端子をフル・バイア
スの一定周期で返転させることにより表示器の表示で警
告することもで自る。
を組込み、コモン端子、セグメント端子をフル・バイア
スの一定周期で返転させることにより表示器の表示で警
告することもで自る。
１
なお、前記実施飼でれ、Ｔデエすイ、ｉグリバイアスの
場合であったが、これに限らず他Ｏデエーティ、プリバ
イアスで行なうようにしてもよい、また、キー入力端子
４本、キー／セグメント出力端子８°本であったが、他
の構成であっても良い、たとえば８桁、ｌ／３デユーデ
イでフル午−として使用すれば９６キーマトリクスが便
用で自る。さらにキーボードはタッチキーあるいはロッ
クキーなどであっても良い、また、キー走査はソフト指
向形なので、数本のインストラクション命令騙およびゲ
ートの増設で大（のマトリクスを構成できる。
場合であったが、これに限らず他Ｏデエーティ、プリバ
イアスで行なうようにしてもよい、また、キー入力端子
４本、キー／セグメント出力端子８°本であったが、他
の構成であっても良い、たとえば８桁、ｌ／３デユーデ
イでフル午−として使用すれば９６キーマトリクスが便
用で自る。さらにキーボードはタッチキーあるいはロッ
クキーなどであっても良い、また、キー走査はソフト指
向形なので、数本のインストラクション命令騙およびゲ
ートの増設で大（のマトリクスを構成できる。
以上詳述したように、この発明によれば、キー操作が容
易で、かつ中−人力レベルマージンを大吉〈でき、しか
もキーの増設が容易にできるキー人力装置を提供できる
。
易で、かつ中−人力レベルマージンを大吉〈でき、しか
もキーの増設が容易にできるキー人力装置を提供できる
。
図面はこの発明の一実施例を示すもので、第１ｔＩＡａ
全体の概略構成を示す図、第２図は電源分割回路を詳細
に示す図、第３図はレベル変換回路の一部を示す図、第
４図は動作を説明するためのタイ電ングチャートである
。 １−キーボードマトリクス、２・−午一人力部、９・・
・ナンド回路、１０・−ＲＯＭ％ １１・・・ＣＰＵ、
１２−パスライン、１３・・・ＲＡＭ％ Ｉ４−り四ツ
クパルス発生回路、１４．・・・電源分割回路、３０−
選択回路、３５・−レベル変換回路、Ｊｊａ。 ｚｔｉｂ−セグメント端子、３！ｉ、、ｊＪ、〜５ｔｔ
ａ−中−／セグメント端子。 出願人代理人 弁理士 鈴 江 武彦
全体の概略構成を示す図、第２図は電源分割回路を詳細
に示す図、第３図はレベル変換回路の一部を示す図、第
４図は動作を説明するためのタイ電ングチャートである
。 １−キーボードマトリクス、２・−午一人力部、９・・
・ナンド回路、１０・−ＲＯＭ％ １１・・・ＣＰＵ、
１２−パスライン、１３・・・ＲＡＭ％ Ｉ４−り四ツ
クパルス発生回路、１４．・・・電源分割回路、３０−
選択回路、３５・−レベル変換回路、Ｊｊａ。 ｚｔｉｂ−セグメント端子、３！ｉ、、ｊＪ、〜５ｔｔ
ａ−中−／セグメント端子。 出願人代理人 弁理士 鈴 江 武彦
Claims (1)
- 午−ボード！）讐タスと、この今一ボードマト苧りＳＯ
行Ｔｏるい線列からの信号に応じて中−人力信号り番い
娘今−選択状纒信号を出力する手段と、この手段に応じ
て種々のり■ツクパル翼を発生するクロックパルス発生
回路と、前ｌ！！今−遍択状一時前記ターツクパルス発
生回路からの種々ＯクロックＡルスに応じて種々Ｏ電圧
を出力する電Ｉ／Ａ分割回路と、前記キー選択状麿時前
記Ｉロックパルス発生間路のクロックパルスに応じてイ
ンストックシ冒ン信号およびピッ１遥択信号を出力する
手段と、前記インストックｖＩＩν信号およびビット選
択信号に応じて複数の出力端子から順次信号を出力す纂
か、あるいは供給され為表示データに対応して各出力端
子から信号を出力する選択回路と、この選択−路Ｏ出力
と電源分割囲路の出力電圧とに応じて複機Ｏ出力喝子か
ら順次フルバイアスＯ電圧を出力すゐことによシ、前記
中−ボードマト亨りｊＯ列あるいは行の信号線Ｅｌ１次
フル／（イアスＯ電圧を印加せしめるか、また線各出力
端子から令ダメシト信号を出力すみレベル変換１ｉｕｉ
と、前記キーボード−ｆ）リタＸＯ行あるーは判に対応
して設けられその命−ボードマ）νクスを介して供給さ
れるレベル変換ａ路からの出力に応じてキー人力信号を
出力する中−入力回路と、この今一人力回路Ｏ出力信号
、インストックシ冒ν信号の穏ｇおよびビット選択信号
の種類とに応じて投入された中−を判断する手段とを具
備したことを特徴とする中−人力装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110206A JPS5812042A (ja) | 1981-07-15 | 1981-07-15 | キ−入力装置 |
| US06/397,763 US4587519A (en) | 1981-07-15 | 1982-07-13 | Input device |
| EP82106365A EP0070038B1 (en) | 1981-07-15 | 1982-07-15 | Input device |
| DE8282106365T DE3267579D1 (en) | 1981-07-15 | 1982-07-15 | Input device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110206A JPS5812042A (ja) | 1981-07-15 | 1981-07-15 | キ−入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812042A true JPS5812042A (ja) | 1983-01-24 |
| JPH0221011B2 JPH0221011B2 (ja) | 1990-05-11 |
Family
ID=14529739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110206A Granted JPS5812042A (ja) | 1981-07-15 | 1981-07-15 | キ−入力装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4587519A (ja) |
| EP (1) | EP0070038B1 (ja) |
| JP (1) | JPS5812042A (ja) |
| DE (1) | DE3267579D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269703A (ja) * | 1986-02-03 | 1987-11-24 | ユルトラ−ツエントリフユ−ゲ、ネ−デルランド、ナ−ムロ−ゼ、ヴエノ−トチヤツプ | 昇華装置 |
| US6107831A (en) * | 1997-07-18 | 2000-08-22 | Nec Corporation | Level conversion circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328905U (ja) * | 1989-07-31 | 1991-03-22 | ||
| US6259435B1 (en) * | 1998-08-25 | 2001-07-10 | Compaq Computer Corp. | Obfuscated keyboard scan |
| US6253332B1 (en) * | 1998-12-02 | 2001-06-26 | Sun Microsystems | Apparatus for generating shifted down clock signals |
| JP5041589B2 (ja) * | 2007-05-15 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | Ｌｃｄコントローラ及びｌｃｄ制御方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5319374B2 (ja) * | 1973-04-03 | 1978-06-20 | ||
| US3990070A (en) * | 1975-06-23 | 1976-11-02 | Rockwell International Corporation | Strobing scheme and keyboard sensing circuit for a one chip calculator |
| JPS525234A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | Digital device controlled by key-in operation |
| JPS5346646A (en) * | 1976-10-12 | 1978-04-26 | Sanyu Kogyosho:Kk | Leak location method and device |
| CH615520A5 (ja) * | 1977-06-08 | 1980-01-31 | Centre Electron Horloger | |
| US4242676A (en) * | 1977-12-29 | 1980-12-30 | Centre Electronique Horloger Sa | Interactive device for data input into an instrument of small dimensions |
| JPS5574629A (en) * | 1978-11-29 | 1980-06-05 | Sony Corp | Key unit |
| US4277784A (en) * | 1979-07-13 | 1981-07-07 | Commodore Electronics Limited | Switch scanning means for use with integrated circuits |
| US4454505A (en) * | 1981-07-06 | 1984-06-12 | Intermatic Incorporated | Data entry system for micro-computer based controllers |
-
1981
- 1981-07-15 JP JP56110206A patent/JPS5812042A/ja active Granted
-
1982
- 1982-07-13 US US06/397,763 patent/US4587519A/en not_active Expired - Lifetime
- 1982-07-15 DE DE8282106365T patent/DE3267579D1/de not_active Expired
- 1982-07-15 EP EP82106365A patent/EP0070038B1/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269703A (ja) * | 1986-02-03 | 1987-11-24 | ユルトラ−ツエントリフユ−ゲ、ネ−デルランド、ナ−ムロ−ゼ、ヴエノ−トチヤツプ | 昇華装置 |
| US6107831A (en) * | 1997-07-18 | 2000-08-22 | Nec Corporation | Level conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221011B2 (ja) | 1990-05-11 |
| EP0070038A2 (en) | 1983-01-19 |
| EP0070038B1 (en) | 1985-11-21 |
| EP0070038A3 (en) | 1983-08-03 |
| US4587519A (en) | 1986-05-06 |
| DE3267579D1 (en) | 1986-01-02 |
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