JPS58109951A - メモリサブシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリシステム、特に、共通パスを介してメモ
リシステムとデータ処理装置間のデータ転送を伴う複数
のメモリリクエストを処理するためのメモリ制御装置に
関する。

先行技術 メモリシステムは多数のモジー−ルから構成することは
公知である。

ある先行技術のシステムにおいて、メモリモジュールは
２ワードフエツチアクセスすることができるように対に
される。

ここで使用される「２ワードフエツチアクセス」なる用
語は動作中メモリシステムから一度に一対のワードをア
クセスすることができることに関する。

この種のシステムはジョンφエル・カーレイ。

ロハート・ビー・ジョンソン、リチャード・ニー・”　
　７”ｆ　ｔテニスター・エム・ニビイー・ジュニアに
よって発明された米国特許第４，２３６，２０３号［多
重フェッチパスサイクル動作を備えるシステム」に記載
されている。

前記の先行技術のシステムにおいて、メモリシステムは
非同期に作動されるｌワードの幅の広いパスに接続する
。本装置において、複数ワードの要求は単一のパスサイ
クルでされ、要求された情報ワードは一連の応答サイク
ルにパスに転送される。この装置はシステムスルフプツ
ト能力を改良すると同時に、通信の遅延を招かないで、
一連のサイクル中同時にアクセスされる複数ワード群を
単一のパスを介して転送することを伴う複数のリクエス
トに応答するこ・とができるメモリシステムを提供する
ことができることが好ましくなる。

これは、キャシュ装置あるいはディスク装置のような他
のメモリ装置にデータを高速度に転送する必要があるも
のに対しては好ましい。

上記で引用した共同係属特許出願「インターリーブキュ
ーイング装置を有するメモリ制御装置」に開示されたシ
ステムはこのような高速転送を行うことができる。

このシステムのメモリ制御装置は複数の待ち行列（キュ
ー）回路を含む。その待ち行列回路の各各はアドレスキ
ューレジスタ、制御キューレジスタおよび少なくとも、
１つのデータキューレジスタを含も。各アドレスキュー
レジスタはメモリリクエストを処理する際に独立に動作
することができる３状態制御回路を含む。

さらに、制御装置はキュー回路の各々のアドレスレジス
タ、制御レジスタおよびデータレノスタに結合する制御
回路を含む。

キュー制御レジスタがキュー回路によって処理されるメ
モリリクエストを蓄積するとき、制御回路はメモリの動
作サイクルを１つおきに割シ当てるように動作する。

相異るタイプのメモリリクエストの処理をインターリー
ブすることによって、制御装置はメモリリクエストを並
列処理することができる。

これによって、処理の遅れが除かれる。特に、処理され
るメモリリクエストの１つのタイプは多数の連続メモリ
動作サイクルにマルチワードの転送が必要でなくなる。

すなわち、バーストメモリリクエストと称するリクエス
トのタイプは多数のパス動作サイクルにパスにデータワ
ードのかなシの数を転送することができる。

キュー回路間のメモリサイクルをインターリーブするこ
とによって、通常、単一なメモリサ・イクルを要求する
非バーストメモリリクエストの処理は遅、れない。

上記の制御装置は非パース）　ＩＪクエストの処理遅れ
を除く一方、低優先順位リクエスト装置が制御装置の空
のキュー回路へのアクセスができないのが確実なシステ
ム装置がある。

低優先順位リクエスト装置によつｙ発生される非パース
）　ＩＪクエストは高優先順位制御装置による受信よシ
前に長い遅延時間にさらされやすいとき（例えば、パス
伝搬時間は３００ｎｓかあるいはそれ以上である）この
ことが生じることがわかる。

前記のような結果として、リクエスト装置および制御装
置が接続するパスは連続するバス動作サイクルでの複数
語の転送に伴う単一バースト動作を実行することによっ
て、このようなシステム配置では飽和にされる。

データ転送におけるこのような衝突の結果は、システム
処理スループ、トに付随する損失があるということであ
る。

したがって、本発明の目的は衝突の一番少ないこのよう
な装置からメモリサブシステムと複数の装置間へのデー
タ転送を指定する複数のリクエストを処理することので
きるシステムを提供することにある。

本発明の他の目的はパスネットワークにこのような装置
を位置づけするにもかかわらず、連続するパス動作サイ
クル中、共通バスネットワークへのデータワード群の転
送に伴うバーストと並列に複数の装置からの非バースト
リクエストを同時に処理するための装置を有するメモリ
制御装置を含むシステムを提供することにある。

本発明の要約 前記の目的は本発明の装置を含むシステムの好ましい実
施例において達成される。

本システムはメモリサブシステムおよび複数のコマンド
発生装置（例えば、中央処理装置、ディスク制御装置等
）に結合する非同期多重ラインパスネットワークを含む
。

パスネットワークに結合される各装置内に含まれるパス
制御回路を通して分散されるタイプレーキングパス優先
順位ネットワークはパスサイクルを与え、優先順位に基
づいて同時リクエストを決定する。優先順位はバスネッ
トワーク上の物理的位置に基づいて与えられる 本システムのシステムにおいて、最高の優先順位はメモ
リサブシステムに与えられ、最低の優先ノー位はそれら
の機能要求に基づいて位置づけされる他の装置を有する
中央処理装置に与えられる。

好ましい実施例のメモリサブシステムは複数のメモリモ
ジュールの動作を制御するだめのメモリ制御装置を含む
。制御装置は複数のキュー回路を有スる。キュー回路の
各々はアドレスレジスタ。

制御キューレジスタおよび少なくとも１つのデータキュ
ーレジスタを含む。

さらに、制御装置はキュー回路にメモリ動作サイクルを
１つおきに割シ当てるように作動するキュー制御回路を
含む。

メモリ制御装置は制御装置のパス制御回路とキュー制御
回路間を結合するバースト休止モード制御装置を含む。

バーストモード休止制御装置はパス使用を監視するよう
に作動する。多数の連続するパス動作サイクル（バース
トモード動作）でデータワードを転送するさい生じる所
定の使用条件を検出するとき、制御装置はこのような連
続するパスサイクルの発生の間の時間間隔を長くするよ
うに作動する。

これは、制御装置内で使用可能であるキュー回路へのメ
モリ制御装置のアクセスよシ低い優先順位を有する新し
いりクエスタを使用可能にする方法でなされる。

よシ詳細に説明すると、バーストモード休止制御装置は
、パスサイクルがメモリ制御装置のパスデータ転送サイ
クルとキュー回路の満杯／空状態の間で起こるのかどう
か、起こらないのかどうかを、検出する。

いかなるパスサイクルも連続するメモリバーストデータ
転送サイクル間の時間中には生じないとき、新しい低い
優先順位のリクエスト装置は空きのキュー回路をアクセ
スすることができるので、いかなる動作も行なわれない
。

同様に、パスサイクルがこのようなバーストデータ転送
サイクル間に起こシ、キューが満杯であるとき、いかな
る動作も行なわれない。

しかしながら、前記の場合、キー−が満杯でないとき、
休止制御装置はこのような連続するバーストデータ転送
サイクル間の時間間隔を長くするように作動する。本発
明の制御装置が休止時間間隔中パスサイクルが発生され
ないことを検出するやいなや、制御装置は直ちに次の連
続するバーストデータ転送サイクルを始めるようにメモ
リ制御装置を使用可能にする。

休止時間間隔中パスサイクルが開始する場合、制御装置
は現在のパスサイクルの終了で次のバーストデータ転送
サイクルを始めるようにメモリ制御装置を使用可能にす
る。

前記の方法によるバスネットワークの使用の監視および
バースト動作の実行中のメモリ制御装置の動作の制御に
よって、本発明の装置は、低い優先順位の装置が制御装
置の空きキューへのアクセスを得ることを防ぐためにバ
スネットワークが飽和す、るのを防ぐ。

したがって、このような低い優先順位の装置のメモリリ
クエストがバスネットワークの長さあるいは装置の位置
決めのためにバスネットワークによるかなりの遅延にだ
、とえ左右されたとしても、本発明の装置はこのような
メモリリクエストがかなシの処理遅延を受けることを防
ぐ。

その結果、本発明のシステム性能はかなり増加される。

さらに、バス衝突の数もそれによって減少される。すな
わち、低い優先順位リクエスタはメモリへのアクセスの
ためのリクエストを再開始してはならない（すなわち、
最高の優先順位を有する装置だけがそのリクエストを転
送できるバスサイクル中にそのバスサイクルを与えられ
る。

メモリ制御装置およびデータリクエスタ装置の数が増加
すると、本発明のこの結果および前記の利点はさらに達
成される。

さらに目的および利点と共に、その構成および動作方法
に関して本発明の特徴であると思われている新規な特徴
は添付図面に関連して考察されるとき、下記の説明から
よく理解されるであろう。

しかしながら、図面の各々は実例を説明するためのもの
であって、本発明の範囲を定義するものではない。

第１図のシステムの概括説明 第１図は本発明の装置より成るデータ処理システムであ
る。第１図について説明する。

このシステムは複数のメモリサブシステム２０−１およ
び２０−２、中央処理装置（ＣＰＵ）４０．１つあるい
はそれ以上のディスク装置（例えば、５２−１．５２−
４．５４−１．５４−４）の動作を制御する複数のディ
スク装置制御装置５０−１に接続されるマルチラインバ
ス１０を含む。１つの制御装置のみ示されている一方、
第１図のシステムは通常、１９７６年１２月２８日に発
行された米国特許第４，０００，４８５号明細書に開示
されているような他の装置も含む。メモリサブシステム
２０−１および２０−２の各々は４つのメモリモノニー
ル装置にアドレスすることができるメモリ制御装置を含
む。第１図において、各メモリ制御装置はＡないしＤの
ラベルが付されたメモリモジュール装置対にアドレスす
るために接続される。

ＣＰＵ　４０は本発明の目的のため、設計上、一般に行
なわれていると考えられるマルチプログラム形処理装置
である。リチャード・ニー・リメイ。

ジョ／・エル・カーレイによって発明され、１９８０年
、１月１日に発行された米国特許第４，１８１，９７４
号「多重未決定情報リクエストを提供するシステム」に
加つるに前記に引用された共同未決特許出願はさらに詳
細に考慮に入れられる。更に、ここに引用されたジョー
ジ・ジェー・バーロウの関連特許出願［メインデータ処
理システム装置と中央サブ７ステム間の情報転送を制御
するためのインクフェース」もまた考慮に入れられる。

各々の制御装置５０−１ないし５０−４およびメモリサ
ブシステム２０−１．２０−２と同様にＣＰＵ　４０は
米国特許第４，０００，４８５号明細書で述べられた所
定の方法で、バス１０を介して通信する。

手短かに言えば、通信を要求する装置はパスサイクルを
リクエストし、パスサイクルが認められると、その装置
は１マスター１になり１スレーブようなシステムにおい
て、他の装置にアドレスすることができる。応答（例え
ば、メモリ読出し動作）を要求するこれらのバス交換の
場合において、リクエスト装置が１マス！”となシ、′
スレーブ装置に応答が要求されていることを知らせるス
レーブが応答（例えば、リクエストされた情報を得る）
する準備ができると、“マスク”の役割を引き受けて、
リクエスト装置に情報の転送を始める。

したがって、パスサイクルの数は実行される動作の種類
に依存して変わる。第２図に関連して説明される制御ラ
インに加えられる信号の状態を変更することによって１
つの装置は他の装置と呼ぶことができる。サイクルある
いは動作の種類が始められ、実行される。

分ｉタイ・ブレーキンダネクトワークはバスサイクルを
許し、バス１０を使用するだめの同時リクエストを解決
する。優先順位はバス１０の物理的な位置に基づいて与
えられ、最高の優先順位はバスの第１の装置に与えられ
る。本システムにおいて、メモリサブ７ステムに最高の
優先順位が与えられ、ＣＰＵは実行要求に基づい・て、
位置づけされた他の装置に最低の優先順位を与える。

メモリサブシステムインメツエース 第１図の制御装置を説明する前に、制御装置とバス間の
インタフェースを構成する多数のラインがあることがわ
゛かる。図示されているように、インタフェースライン
は多数のアドレス２イン（ＢＳＡＤＯＯ−２３、ＢＳＡ
ＰＯＯ）、２組のデータライン（ＢＳＤＴＯＯ−１５、
ＢＳＤＰＯＯ、ＢＳＤＰＯ８）および（ＢＳＤＴ１６−
３１　、　ＢＳＤＰ１６　、　ＢＳＤＰ２４）、多数の
制御ライン（ＢＳＭＲＥＦ　−ＢＳＭＣＬＲ）、多数の
タイミングライン（ＢＳＲＥＱＴ　−ＢＳＮＡＫＲ）、
タイブレーキングネットワークライン（ＢＳＡＵＯＫ　
−ＢＳＩＵＯＫ、ＢＳＭＹＯＫ　）より成る。

前記のイ／！フェースライ／の説明は次のセクションで
詳細に説明される。

（１）　　アドレスライｙ ■　ＢＥＡＤ　００−　ＢＳＡＤ　２３パスアドレスラ
インは２４ビツトアドレスヲ制御装置２００に転送する
かあるいは制御装置２００から１６ビツトの識別子をバ
ス（スレーブ装置による受信のため）に転送するためノ
々スメモリリファレンスラインＢＳＭＲＥＦと共に使用
、される２４ビツトの幅の広いバスよ多構成されるメモ
リのアドレス指定のために使用されると、ラインＢＳＡ
ＤＯＯ−ＢＳＡＤ　０３に加えられる信号は特定の５１
２にワードモジュールを選択する。ラインＢＳＡＤＯ４
−ＢＳＡＤ　２２に加えられる信号はモジュールの５１
２にワードの１つを選択する。

一方、ラインＢＳＡＤ２３に加えられる信号は選択ワー
ド内のバイトの１′）を選択する（すなわちＢＳＡＤ２
３　＝　１　＝右バイト；　ＢＳＡＤ２３＝０＝左バイ
ト）識別のために使用されると、ラインＢＳＡＤＯＯ−
ＢＳＡＤＯ７は使用されない。ラインＢＳＡＤＯ８−Ｂ
ＳＡＤ２３は前のメモリ読出しリクエスト中送信される
ときと同様に制御装置２００に受信装置の識別を伝える
。

■　ＢＳＡＰＯＯ バスアドレスパリティラインはラインＢＳＡＤＯＯ−Ｂ
ＳＡＤＯ７に加えられるアドレス信号のための奇数・ｅ
リティ信号を提供する双方向ラインである。

■　ＢＳＤＴＯＯ−ＢＳＤＴ１５　、　ＢＳＤＴ１６−
　ＢＳＤＴ３１バスデータラインの組は実行される動作
サイクルの作用として制御装置２００とバス間にデータ
あるいは識別情報を転送するため３２ビツトあるいは２
ワードの幅の広い双方向バスよ多構成される。書込み動
作中、バスデータラインはラインＢＳＡＤＯＯ−ＢＳＡ
Ｄ２３に加えられるアドレス信号によりて指定されるメ
モリのロケーションに書込むために情報を転送する。読
出し動作の最初の半サイクル中、データラインＢＳＤＴ
ＯＯ−ＢＳＤＴ１５は制御装置２００に識別情報（チャ
ネル数）転送する。読出し動作の次の半サイクル中、デ
ータラインはメモリから読出される情報を転送する。

■　ＢＳＤＰＯＯ、ＢＳＤＰＯ８、ＢＳＤＰ１６　、　
ＢＳＤＰ２４バスデータパリティラインは下記のように
符号化される奇数パリティ信号を提供する２組の双方向
ラインである０ ＢＳＤＰＯＯ＝ラインＢＳＤＴＯＯ−ＢＳＤＴＯ７に加
えられる信号のための奇数パリティ（左・ぐイト）ＢＳ
ＤＰＯ８＝ラインＢＳＤＴＯ８−ＢＳＤＴ１５に加えら
れる信号のための奇数パリティ（右）々イト）ＢＳＤＰ
１６＝ライｙ　ＢＳＤＴ１６−ＢＳＤＴ２３に加えられ
る信号のための奇数パリティ ＢＳＤＰ　２４　＝ライｙＢｓＤＴ２４−　ＢＳＤＴ３
１に加えられる奇数パリティ信号。

（３）制御ライン ■　ＢＳＭＲＥＦ バスメモリリファレンスラインはバスからメモリ制御装
置２００にのびる。″ｌ”状態にセットされると、この
ラインは制御装置２００にラインＢＳＡＤＯＯ−ＢＳＡ
Ｄ２３はすべてのメモリコントローラアドレスを含むと
いう信号および指定されたロケーションで書込みおよび
読出し動作を実行するという信号を出す。”０＃状態に
リセットされると、ラインはラインＢＳＡＤＯＯ−ＢＳ
ＡＤ２３は他の装置に送って、制御装置２００に送らな
い情報を含むという信号を出す。

■　Ｂ　ＳＷＲＩＴ バス書込みラインはバスからメモリ制御装置２００にの
びる。＠１”状態にセットされると、このラインは１１
”であるライｙ　ＢＳＭＲＥＦと共に書込み動作サイク
ルを実行するために制御装置２００に信号を出す。”０
″状態にリセットされると、１１＃であるラインＢＳＭ
ＲＥＦと共に、このラインは読出し動作サイクルを実行
するために制御装置２００に信号を出す。

■　ＢＳＢＹＴＥ　　　　　　　　　　　　　　・バス
バイトラインはバスから制御装置２００にのびる。＠１
＃状態にセットされると、このラインはワード動作よシ
むしろバイト動作を実行することであることを制御装置
２００に信号を出す。

■　ＢＳＬＯＣＫ バスロックラインはバスから制御装置２００にのびる。

１１ｍ状態にセットされると、このラインは制、脚装置
２００内に含まれるメモリロックフリラグフロップの状
態の試験を実行するかあるいは変化するためにリクエス
トの信号を制御装置２００に出す。

■　Ｂ５５ＨＢＣ バスの第２番目の半パスサイクルラインは制御装置２０
０によってバスに加えられる現在の情報は前の読出しリ
クエストによって要求される情報であるという信号を装
置に出すために使用される。

この場合において、情報を受信する制御装置２００およ
び装置の両方とも、制御装置２００が転送を完了するま
で、イニシイエー７ｇンサイクルのスタートからすべて
の装置にビジー信号を出す。このラインはそのメモリク
ロックフリッグ７０．プをセットするかあるいはリセッ
トするためＢＳＬＯＣＫラインと共に使用される。装置
が読出しあるいは書込みをリクエストしラインＢＳＬＯ
ＣＫが“１″のとき、ラインＢ５５ＨＢＣが″１”のと
き、ラインＢ５５ＨＢＣはそのロックフリップフロップ
をリセットするため制御装置２００に信号を出す。“０
＃のとき、ラインＢ５５ＨＢＣはそのロックフリップフ
ロップを試験およびセットするため制御装置２００に信
号を出す。

■　ＢＳＭＣＬＲ バスマスタークリアラインはバスから制御装置２００に
のびる。このラインは”ｌ＃状態にセットされると、制
御装置２００内のゼロのあるバス回路を制御装置２００
がクリアする。

■　ＢＳＤＢＷＤ　　　　　　　＼ ２語ラインは制御装置２００からバス１０にのびる一方
向ラインである。ＢＳＤＢＰＬラインと共にこのライン
は読出しリクエスト中データは何ワードでメモリ制御装
置２００によって提供されるフォーマットは何かを示す
ために使用される。メモリ制御装置２００から読出し応
答サイクル中ラインＢＳＤＢＷＤの状態はデータの１ワ
ードかあるいは２ワードがバス１０に加えられるかどう
かを示す。ラインＢＳＤＩｌｒ％ＶＤが強制的に２進″
″１”状態にされると、これは２ワードが転送されたこ
とを示すｌワードのみ転送されると、ラインＢＳＤＢＷ
Ｄは強制的に２進１０＃にする。

■　ＢＳＤＢＰＬ ２重グルラインは制御装置２００およびバス１０間にの
びる双方向ラインでちる。ラインＢＳＤＢＶｉ／Ｂと共
にこのラインは応答がリクエストされたデータの最初（
最後でない）の装置かあるいは最後の装置であるかどう
かを示す。

■　ＢＳＲＥＱＴ バスリクエストラインはバスと制御装置２００間にのび
る双方向ラインである。“１″状態にセットされると、
パスリクエストラインは他の装置はバスサイクルを要求
しているという信号を制御装置に出す。″０“状態にリ
セットされると、パスリクエストを被ンディングしてい
るパスはないという信号を制御装置２００に出す。この
ラインは読出しの第２番目の半バスサイクルをリクエス
トするため制御装置２００によって強制的に″１”状態
にする。

■　ＢＳＤＣＮＮ データサイクルラインはパスと制御装置２００間にのび
る双方向ラインである。強制的に“１″状態にすると、
そのラインは、装置は要求されたパスサイクルを許され
、他の装置のパスに情報をのせる信号を制御装置２００
に出す。制御装置２００はリクエストされたデータを装
置に送り返すという信号を出すためにそのラインを強制
的に“１＃状態にする。これに先だって、制御装置２０
０はバスサイクルをリクエストし、許される。

■　ＢＳＡＣＫＲ パス確認信号ラインはパスと制御装置２００間にのびる
双方向ラインである。制御装置２００によって、２進１
１”にセットされると、そのラインは読出しの最初の半
パスサイクルあるいは書込リクエストを発生する装置に
よって２進”１″にセツ、トされると、このラインは制
御装置２００に転送の受入れ信号を出す。

■　ＢＳＷＡ　Ｉ　Ｔ パスウェイトラインはパスと制御装置２００間にのびる
双方向ラインである。制御装置２００によって、２進１
１′″状態にセットされると、そのラインは制御装置は
今度は、転送を受は入れることができないという信号を
リクエスト装置に出す。

その後、制御装置２００が転送の確認信号を出すまで、
その装置は連続する再試行を始める。制御装置２００は
次の条件の下でＢ　Ｓ′ＷＡ　Ｉ　Ｔラインを１＃にセ
ットする。

１、　すべてのキューレノスタが満杯であるときビジー
であること。

２、　イニシャライズモードになるとき、ビジーである
こと。

ＢＳＷＡＩＴラインは装置によって２進“１′″状態に
なると、これは、データはリクエスト装置に受は入れら
れないという信号を制御装置２００に出し、現在のパス
動作サイクルを終了するために制御装置２００に信号を
出す。

■　ＢＳＮＡＫＲ パス否定応答ラインはパスと制御装置間にのびる双方向
ラインである。このラインが制御装置２００によって２
進“ｌ＃状態にセットされると、指定された転送を拒否
する信号を出す。制御装置２００は次のような“１＃状
態にラインＢＳＮＡＫＲをセットする。

１　メモリロックフリップフロップは２進１１″にセッ
トする。

２、　リクエストは口、り７リツノフロツゾ（ＢＳＬＯ
ＣＲは”１″、　Ｂ５５ＨＢＣは１０″）を試験し、＼ テストする。すべての場合において、メモリロックフリ
ップフロップはセットされると、制御装置２００はＢＳ
ＡＣＫＲラインあるいはＢ　ＳＷＡ　Ｉ　Ｔを経て、応
答を発生するかあるいは全熱応答を発生しないＢＳＮＡ
ＫＲラインは装置によって強制的に“１＃にされると、
このラインはデータは装置に受は入れられないという信
号を制御装置２００に出すしその動作サイクル動作を終
了するために信号を出す。

（５）　　タイブレーキング制御装置 ■　ＢＳＡＵＯＫ　−ＢＳＩＵＯＫ タイブレーキングネットワークラインはパスから制御装
置２００にのびる。これらのラインはよシ高位の優先順
位の装置がパスリクエ不トをしているかどうかの信号を
制御装置２００に出す。これらのライン上のすべての信
号が２進”１″のとき、これはＢＳＤＣＮＮラインを強
制的に２進１１”にすることができるときにパスサイク
ルは許されるという信号を制御装置２００に出す。

そのライン上の信号のどれか１つが２進“０″であると
き、これは、パスサイクルは許されなくて、ラインＢＳ
ＤＣＮＮを強制的に２進４１″にすることが禁止される
という信号を制御装置２００に出す。

■　ＢＳＭＹＯＫ タイプレーキンダネットワークラインは制御装置２００
からパスにのびる。制御装置２００はパスリクエストの
低位の優先順位の他の装置に信号を出すために強制的に
２進１０＃にする。

第１図のシステムの概括的説明 第１図は本発明の原理を使用して構成された制御装置２
００より成るメモリサブシステム２０の好ましい実施例
である。

第３図を説明する。制御装置２００はメモリ部２１０の
２つの２５６にワードのメモリ部・ジュール装置２１０
．−２，２１０−４を制御する。ブロック２１０−２お
よび２１０−４のモジュール装置はブロック２１０−２
０および２１０−４０に対応する高速ＭＯＳランダムア
クセスメモリ集積回路、ブロック２１０−２２〜２１０
−２６およびブロック２１０−４２〜２１０−４６に対
応するアドレスバッファ回路より成る。各々の２５６に
メモリ装置は１ビツトダイナミックＭＯ８ＲＡＭ・チッ
プによる６４にワードから構成される。２２ビツトメモ
リモノニールによる２５６にの各々は１ビツトチツプに
よる８８゜６５．５３４（６４Ｋ）より成る。各々のチ
ップ内は、２５６Ｘ２５６の記憶セルのマトリックスで
構成される多数のメモリアレイがある。

制御装置２００−１はメモリタイミング信号を発生する
ため、リフレッシュ動作、再書込み制御動作、データ転
送、アドレス分配、デコーディング動作、バスインタフ
ェース動作を実行するだめに必要なこれらの回路よ構成
る。これらの回路は第３図の種々のセクションの部分と
して含まれる。

セ）ジョンはタイミング部２０４．リフレッシュ制御Ｌ
Ｊ　２０５　、キューコントロール部２１５　。

データ制御部２０６．アドレス部２０７．読出し／書込
み制御部２０８．データイン部２０９．バス制御回路部
２１１．メモリイニシャライズ回路部２１２、バスドラ
イバー／受信回路部２１３より成る。

バス制御部２１１は１ワードおよび２ワ一ド動作のだめ
のバスサイクルリクエストを発生し受は入れるだめの信
号を発生する論理回路を有している。第３図かられかる
ように、他の部の回路と同様にこれらの回路は設計上、
一般に行なわれている部２１３のドライバ／受信回路を
介してバスに接続される。セクション２１１はバス上の
装置の物理的位置に基づいてリクエスト優先順位を決定
するタイブレーキングネットワーク回路より成る。

バスの最も左側あるいは下部の位置にあるメモリ制御装
置は最高の優先順位が割シ当てられる。

一方、バスの最も右側あるいは上部に位置する中央処理
装置（ＣＰＵ）は最低の優先順位が割シ当てられる。バ
ス動作に関するよシ多くの情報として、１９７６年１２
月２８日発行の米国特許第４，０００，４８５号明細書
がある。

第５図に詳細に説明されているようにタイミング部２０
４はメモリ読出し及び書込み動作からのタイミング信号
の必要なシーケンスを°発生する回路より成る。第３図
かられかるように、このセクションはセクション２０５
，２０６，２０７゜２０８．２１１，２１５に信号を送
信し、セクション２０５，２０６，２０７，２０８，２
１１゜２１５から受信する。

第４図により詳細に示されているようにアドレス部２０
７はリフレッシュ動作、イニシャライズ。

書込み／読み出し選択のために必要なアドレス信・号を
デコードし、発生し、分配する回路より成る。

セクション２０７はＢＳＭＲＥＦラインからのメモＪｊ
リファレンス制御信号に加うるにラインＢＳＡＤＯ８−
ＢＳＡＤ　２３およびアドレスラインＢＳＡＤＯＯ−Ｂ
ＳＡＤＯ７とＢＳＡＰＯＯからのアドレス信号を受信す
る。更に、セクション２０７はセクション２０４，２１
２゜２０５から制御信号およびタイミング信号を受信す
る。

メモリイニシャライズ部２１２は初期あるいは所定の状
態にメモリ制御回路をクリアするため設計上一般に行逐
われている回路より成る。読出し／書込み制御部２０８
は通常のレジスタおよび制御論理回路より成る。レジス
タ回路はセクション２０７からの境界信号ＢＯＵＮＤＹ
Ｉ　１０　Ｋ加うるにＢＳＷＲＩＴ　、　ＢＳＢＹＴＥ
　、　ＢＳＤＢＰＬ　、　ＢＳＤＢＷＤ　、　ＢＳＡＤ
２３ラインの状態に対応する信号を受信し、蓄積する。

制御回路はレジスタ回路からの信号をデコードし、制御
装置は読出し、書込みあるいは書込み動作（すなわち、
バイトコマンドのため）に続く読出しを実行することで
あるかどうかを確立するため、セクション２０４，２０
７，２１０に加えられる信号を発生する。

リフレッシュ部２０５はメモリの内容を周期的にリフレ
ッシュするだめの回路よりなる。セクション２０５はセ
クション−２０４からタイミングおよび制御信号を受信
し、セクション２０４，２０７゜２０８．２１２にリフ
レッシュコマンド制御信号を提供する。さらに詳細に説
明するだめの参考文献はリフレッシュコマンド（ＲＥＦ
’ＣＯＭ　）信号を発生するだめの回路を開示した米国
特許第４，１８５，３２３号明細書がある。

ブロック２０９−４のセクション２０９におけるデータ
回路は一対のマルチプレクサ回路およびセクション２０
６から信号を受信するために接続されるアドレスレジス
タよシなる。通常、用いられているマルチプレクサ回路
は２組のパスラインＢＳＤＴ００−１５お上びＢＳＤＴ
１６−３１からデータワードを受信し、−組の出力ライ
ンＭＰＩＥＯ００−０１５およびＭＤｌｏｏｏｏ−０１
５を介して、書込み動作中正常なメモリモノニールに適
切なワードを加える。すなわち、２１２からのイニシャ
ライズ信号ＩＮＩＴＴＭ３１０が２い）のとき、アンド
グー）２０９−．１０によって発生された信号ＭＯＷＴ
ＥＳ　０００によって、マルチプレクサ回路は選択的に
付勢される。アンドグ゛−）　２０９−１０はパスアド
レスビット２２（すなわち、信号ＢＳＡＤ２２）の機能
として、メモリサブシステムが書込み動作（すなわち、
信号ＢＳＷＲＩＴ）をしているかどうかの信号ＭＯＷＴ
ＥＳ　０００を発生する。書込み動作中、信号ＭＯＷＴ
ＥＳ　０００は正常なメモリ装置に加えられる正しいデ
ータフード（すなわち、パスラインＢＳＤＴＯ０−１５
あるいはＢＳＤＴ１６−３１に加えられるワード）を選
択する。これはいくつかのワード境界において書込み動
作の開始を可能にする。

読出し動作中、マルチプレクサ回路はパスラインＢＳＤ
ＴＯＯ−１５から受信するモノニール識別情報をアドレ
スパスラインＢＳＡＤＯ８−２３に加えるように条件付
けられる。これはラインＢＳＤＴＯＯ−１５に加エラれ
る信号をセクション２０６の偶数データレジスタ２０６
−８にロードすることによっておこなわれる。次に、こ
れはブロック２０９−４のアドレスレノスクラッチをし
て、モジュール識別情報と共にパスラインＢＳＤＴＯＯ
−１５を介して伝送される。これは本発明の理解に関係
ないので、ここではこれ以上説明は省く。　　　　　　
　　　、 データ制御部２０６は２つの３状態で作動するデータレ
ジスタ２０６−８および２０６−１０とデータをセクシ
ョン２１０の偶数メモリ装置および奇数メモリ装置２１
０−２０および２１０−４０へ書込み、そして／あるい
はメモリ装置２１０−２０および２１０−４０から読み
出すことができる制御回路に関連スるマルチプレクサ回
路２０６−１６および２０６−１８より成る。例えば、
２つの幅の広い読出し動作サイクル中、第４ランドある
いは命令信号は装置２１０−２０および２１０−４０か
ら読出され、偶数出力レジスタおよび奇数出力レジスタ
２０６−８および２０６−１０に読み込まれる。書込み
動作中、パイトオ硬ランド信号はセクション２０９−４
を介してバスから一対のレジスタ２０６−８および２０
６−１０の一番左のセクションにロードし、セクション
２１０の奇数あるいは偶数装置に書込まれる。

制御装置２００は各ワードが１６データピツトデータワ
ード中に１ビツトエラーを検出し、訂正するために、デ
ータワード中の２ビツトエラーを検出し訂正しないで、
信号を出すために、使用される６チエ、クビットを含む
エラー検出およびエラー訂正（ＥＤＡＣ）装置よりなる
。ＥＤＡＣ装置は２組のＥＤＡＣエンコーダ／デコーダ
回路２０６−１２および２０６−１４よりなる。これら
の回路は１９７８年２月７日発行の米国特許第４，０７
２，８５３号明細書に開示されている回路の形式をとっ
ている。さらに、セクション２０６はデータラインＢＳ
ＤＴＯＯ−１５から受信し、アドレスラインＢＳＡＤＯ
８−２３を介してレジスタ２０９−４に蓄積される識別
情報の返送を可能にする。

キー制御部２１５はアドレスおよび同時に複数のメモリ
リクエストを処理するための制御情報を蓄積するだめの
回路よシなる。第３図かられかるように、セクション２
１５（ｄセクション２０４゜２０５．２０７，２１１，
２１２から制御信号を受信する。そのセクションは図示
されているようにセクション２０６，２０７，２０８に
制御信号を提供する。

前記のセクションに関係する部分は第４図〜第８図に関
連してより詳細に説明される。

本発明の理解に必要と思われているこれらのセクション
だけがここで説明される。残りのセクションに関する情
報をえるために関連特許出願あるいは米国特許第４，１
８５，３２３号明細書が参照される。

データセクション２０６ 静数および偶数データレジスタ２０６−８　と２０６−
１０は３状゛態で作動される。特に、レジスタはテキス
ト・インスッルメンツ社製の５Ｎ７４Ｓ３７３のような
り形トランスピアレントラッチ回路から構成される。レ
ジスタ回路は、Ｇ入力端子に加えられた信号が２進“１
”であると同時に、Ｑ出力端子における信号はＤ入力端
子に加えられた信号の次に来るというトランスビアレン
トな意味である。すなわち、Ｇ入力端子に加えられる信
号が低レベルになる場合、Ｑ出力端子における信号はラ
ッチする。

レジスタ２０６−８および２０６−１０　の出力端子は
データワード信号対を多重化することができるためワイ
ヤードオア装置で共通に接続される。このようなマルチ
プレクシングは第３図に示されているレジスタ２０６−
８および２０６−１０の相異るセクションの出力制御（
ＯＣ）入力端子に加えられる信号ＭＱ２ＥＬＢ０００．
ＭＱＩＥＬＢＯＯＯ，ＭＤＯＴＳＣＯＯＯ。

ＭＤＲＥＬＢＯＯＯの状態を制御することによって達成
される。この動作はＧ入力端子に加えられる信号に応答
して生じるレジスタフリップフロップのラッチの作用か
ら独立している。

回路２０４によって発生、された信号ＭＤＯＴＳＣ１０
０が２進６０＃であるとき、レジスタ２０６−８および
２０６−１０の中央部はそれらの内容を出力端子に供給
することが可能とされている。書込みサイクｋＫ’Ｊ？
いＣ１回路２０４は信号ＭＤＯＴＳＣ１００を２進“ｌ
＃にする。これは前記の結果と反対の結果を生じる。す
なわち、信号ＭＤＯＴＳＣ１００はレジスタ２０６−８
および２０６−１Ｏの右中央部がレジスタの内容をその
出力端子に加えられるを禁止する。信号ＭＤ　ＲＥＬＢ
　０００が２進″′０”のとき、レジスタ２０６−８お
よび２０６−１０の一番右のセクションはその内容をそ
の出力端子に加えることができる。

本発明の目的のためには信号ＭＤＲＥＬＢ　ＯＯＯは２
進゛ｌ”状態であるということができる。したがって、
レジスタの一番右のセクションはその内容をその出力端
子に加えることを禁止される。

レジスタ２０６−８および２０６−１０の左端の２つの
セクションは、セクション２１５によって発生される信
号ＭＱＩＥＬＢＯＯＯおよびＭＱ２ＥＬＢＯＯＯの状態
によって制御される。２進１ｏ”のとき、信号ＭＤＯＴ
ＳＣＯＯＯはセク’／ヨ７２１５がら信号ＱＩＴＲ８Ｔ
ＯＩＯおよヒＱ２ＴＲ８ＴＯＯＯの状態の機能としてレ
ジスタ２０６−８かあるいは２０６−１０のどちらかの
左端の２つのセクションのうちの１つをエネーブルにす
る。信号Ｑ　Ｉ　ＴＲ８ＴＯｌ　Ｏが２進”ｌ”のとき
、信号Ｑ２　ＴＲ３ＴＯ００は２進″′０＃であシ、セ
クション２１５は信号ＭＱＩＥＬＢＯＯＯを強制的に２
進“１’にする。

これはレジスタ２０６−８および２０６１０のＱ＋　セ
クションがその内容をこれらの出力端子に加えることを
可能にする。信号ＱＩＴＲ８ＴＯＩＯが２進″０″のと
きと反対に、信号Ｑ２ＴＲ８ＴＯＯＯは２進１１１　′
１であり、ナンドグー）２０４−３２は強制的に信号Ｍ
ＱＩＥＬＢＯＯＯを２進″０″にする。これはレジスタ
２０６−８および２０６−１０のＱ２セクションがレジ
スタの内容をその出力端子に加えることを可能にする。

第４図はキュー（待ち行列）部２０７−７を詳細。

に示すものである。アドレスセクション２０７の他の部
分に関しては、必要あれば特願昭５６−１７３１７６号
「インタリープされた待ち行列装置を有するメモリ制御
装置」の明細書に詳述されているので、参照することが
できる。

第４図かられかるように、セクション２０７−７はキュ
ーアドレス／カウンタ部２０７−７０およびキューアド
レスレジスタ部２０７−８０からなる。

セクション２０７−７０は一対の４ビット２進カウンタ
２０’７−７２および２０７−７４からなる。カウンタ
の出力は２つの入力マルチブレフサ回路２０７−７６に
接続される。カウンタはテキサス・インスツルメンノ社
製の７４１９３のような通常用いられているチップから
構成される。一方、マルチプレクサは７４Ｓ　１５７チ
ツグから構成される。

図示されてい不ように、カラ／り回路２０７−７２およ
び２０７−７４の各々はメモリ読出しリクエストのメモ
リコマンドアドレスのうちのメモリアドレスビット（す
なわち、ＢＳＡＤ１９　、　ＢＳＡＤ２０　、　ＢＳＡ
Ｄ２１　）の一部を受信するように接続される。メモリ
読出しリクエストは第１のワード対のロケーションの初
めの対がメモリ制御装置２００によってリクエスト装置
に転送されることを限定する。カウンタ２０７−７２お
よび２０７−７４の各々はキュー制御部２１５からの信
号に応答して新しいアドレス情報でロードされる。その
とき、それに関連したキューアドレス部はふさがってい
ない（すなわち、信号Ｑ　Ｉ　ＦＵＬＬＯ１０あるいは
Ｑ２ＦＵＬＬＯ１０のどちらかが２進″０′のとき、カ
ウンタはロードされる）ことを示す。

コントローラ２００−１はバーストモードで作動するよ
うに条件付けられると、データレジスタの一番左のセク
ションからパス１０に１ワード対を転送することが終了
すると、各々のカウンタはセクション２１５からの信号
（すなわち、信号ＵＰＣＮＱ’１Ｏ００あるいはＵＰＣ
ＮＱ２０００　）に応答して−１だけ増加する。

カウンタ２０７−７２あるいは２０７−７４の１つはバ
ーストコマンド、すなわち、メモリ制御装置２００によ
る実行の終了を表す８の最大計数に増加されると、その
カウンタは強制的に桁上げ出力信号（信号ＢＭＯＬＱ　
１０００あるいはＢＭＯＬＱ２０００　）を２進“Ｏ”
にする。その２進“０”はセクション２１５のバースト
コマンドモードを２進″′Ｏ″にリセットするために使
用される。

カウンタ２０７−７２および２０７−７４の出力はマル
チブレフサ回路２０７−７６の相異る入力端子に加えら
れる。信号Ｑ２ＴＲ８ＴＯＯＯの状態に一致して、回路
２０７−７６は特有なアドレス信号の組をセクション２
０７の他の部分（図示されていない）に加える。より詳
細に説明すると、信号Ｑ２ＴＲ８ＴＯＯＯが２進”　ｏ
　”であると、マルチプレクサ２０７−７６はアドレス
ノース、キューカウンタ２０７−７２　として選択する
。信号Ｑ２ＴＲ８ＴＯＯＯが２進１１″であると、マル
チプレクサはキューカウンタ２０７−７４をアドレスソ
ースとして選択する。

第４図に示されているようにキュー２ドレスレノスタ部
２０７−８０はバスアドレス信号ＢＳＡＤＯ６１１０〜
ＢＳＡＤ１７１１０を受信する。ＢＳＡＤ６ＸＯ１０、
ＢＳＡＤ２２１１０は第３図のブロック２１３の受信回
路を介して待チ行列（キュー）１アドレスレジスタ２０
７−８２および２０７−８４と待ち行列（キュー）２ア
ドレスレジスタ２０７−８６および２０７−８８の相異
る段の入力として加えられる。

さらに、キュー１アドレスレジスタ２０７−８４および
キュー２アドレスレノスタ２０７−８８はセクション２
０７の他の部分（図示されていない）からの信号ＢＳＡ
ＤＸ３１１０　、　ＢＳＡＤＸ４１１０およびＢＳＡＤ
Ｘ５１１０を受信する。バスアドレス信号ＢＳＡＤＸ３
１１０は、インターリーブモードの場合には信号ＢＳＡ
ＤＯ４１１０に対応し、バンクモードの場合には信号Ｂ
ＳＡＤＯ３１１０に対応する。バスアドレス信号ＢＳＡ
ＤＸ４１１０はＢＳＡＤＯ５１１０（インターリーブ）
およびＢＳＡＤＯ４１１０″′（バンク）に対応する。

最後に、バスアドレス信号ＢＳＡＤＸ５１１０は信号Ｂ
ＳＡＤ１８１１０　（インターリーブ）および信号ＢＳ
ＡＤＯ５１１０（バンク）に対応する。

レノスタ２０７−８２および２０７−８４のエネーブル
ゲート入力端子はセクション２１５からのキュー信号Ｑ
ＩＦＵＬＬＯＯＯを受信するように接続される。

レノス・り２０７−８６および２０７−８８のエネーブ
ルダート入力端子はセクション２１５からのキュ−２信
号Ｑ２ＦＵＬＬＯＯＯを受信するように接続される。

レノスタ２０７−８２および２０７−８４のｏｃ入力端
子は信号Ｑ２ＴＲ８ＴＯＯＯを受信するように接読され
るとともに、レノスタ２０７−８６および２０７−８８
のＯＣ入力端子は信号ＱＩＴＲ８ＴＯＩＯを受信するよ
うに接続される。

レノスタ２０７−８２〜２０７−８８の各々は前記の製
品番号５Ｎ７４Ｓ３７３のようなり形トランスビアレン
トラッチ回路から構成される。第４図かられかるように
、レジスタ２０７−８２および２０７−８６と２０７−
８４および２ｏ７−８８の相異るアドレス出方端子はメ
モリリクエストアドレスがインタリーブできるため、ワ
イヤードオア装置で共通に接続される。このようなイン
タリーブは出力制御（ＯＣ）入力端子およびレジスタ２
０７−８２〜２０７−８８のケ゛−トあるいはクロック
（Ｇ）入力端子に加えられる信号の状態を制御すること
によって達成される。出力制御（ＯＣ）端子はいわゆる
３状態動作を可能にする。すなわち、信号Ｑ２ＴＲ８Ｔ
ＯＯＯあるいは信号ＱＩＴＲ３ＴＯＩＯのどちらかが２
進“１”状態にあるとき、これはいくつかのメモリリク
エストアドレス信号がそのレジスタのＱ出力端子に加え
られるのを禁止する。

セクション２０８の回路の一部は第５図に詳細に示され
ている。図示されているように、セクション２０８は回
路２０８−１３〜２０８−２２に加えて一対のレジスタ
２０８−１０および２０８−１２がらな製品番号５Ｎ７
４Ｓ３７３のようなり形トランスビアレントラッチ回路
から構成され、信号ＢＳＷＲＩＴＩＩＯ。

ＢＳＤＢＰＬＩＩＯ、ＢＳＤＢＷＤＩＩＯ、ＢＯＵＮＤ
ＹＩＩＯを蓄積する。

信号ＢＳＷＲＩＴＩＩＯは読出し／書込みコマンドを表
わす。一方、信号ＢＳＤＢＰＬ　１１０およびＢＳＤＢ
ＷＢ　１１０は制御装置２００のだめの種々の動作モー
ドを定義すル（例エバ、バーストモード、ダブルワイド
モード）。セクション２１５からの信号ＱＩＦＵＬＬＯ
ＯＯあるいはＱ２ＦＵＬＬＯＯＯが２進＠１″にスイッ
チするとき、これらの信号はレジスタ２０８−１０およ
び２０８−１２にラッチされる。第５図かられかるよう
に、レジスタ２０８−１０および２０８−１２の出力端
子は、メモリコマンドが多重化できるかあるいはインタ
リーブできると、ワイヤードオア装置で共通に接続され
る。信号ＱＩ　ＴＲ８ＴＯ１０およびＱ２ＴＲ８ＴＯＯ
Ｏはセクション２０７−８０に関連して説明されたよう
にレジスタ２０８−１０および２０８−１２の３状態動
作を可能にする。書込みモード信号ＬＳＷＲＩＴＯＩＯ
はセクション２１１に加えられる。読出しモード信号Ｌ
ＳＷＲＩ　ＴＯ００はインバータの回路２０８−１３に
よって発生され、さらにセクション２１２からのイニシ
ャライズ信号ＩＮＩＴＭＭＯＯＯを受信するアンドグ９
−）　２０８−１４に加えられる。そのシステムがイニ
シャライズされないとき読出しコマンド（すなわち、信
号ＬＳＷＲＩＴＯＯＯが２進″′１″である）に応答し
てアンドグー）　２０８−１４は強制的に信号ＲＥＡＤ
ＭＩＯＩＯを２進°゛０′にする。信号ＲＥＡＤＣＭＯ
００に応答してアンドグ°−）　２０８−１８は強制的
に信号ＲＥＡＤＣＭ１００を２進″０”にする。一対の
アンドグー）　２０８−２０および２０８−２２は強制
的に信号ＭＥＲＥＡＤＯ１０およびＭＥＲＥＡＤ　０１
０を２進“０″にする。これらの信号は偶数および奇数
スタック装置２１０−２０および２１、０−４０の読出
し／書込み制御ラインに加えられる。

しかし々から、このような装置からなるチップに加えら
れないうちに、信号は装置２１０−２０および２１０−
４０で構成される回路によって反転される。

ノアグー）　２０８−１６の入力信号のもう１つは部分
書込み信号ＰＡＲＴＷＴＯｌ　Ｏである。米国′特許第
４．１８５，３２３号明細書に説明されたように、バイ
ト書込みおよび２つの動作サイクルを必要とするイニシ
ャライズ動作のようないくつかのメモリ動作の種類があ
る。前述したように、イニシャライズ動作の場合信号Ｉ
　ＮＩ　ＴＭＭＯ００は強制的に２進”０＃にされる。

これはパスに加えられるコマンドの優先に有効である。

スタック装置２１０−２０および２１０−４０に加えら
れる読出し／書込みコマンド信号ＭＥＲＥＡＤ　０１０
およびＭＯＲＥＡＤＯ１０は信号ＰＡＲＴＷＴＯ１０の
機能として発生される。２進”　１　”に強制的にされ
ると、信号ＰＡＲＴＷＴ　０１０は第１のサイクルの終
シまで２進”１”にとどまり、第１のサイクルと同一で
あるもう１つのタイミング信号の組がセクション２０４
の回路によって発生されるサイクルに２進“０＃にされ
る。第２のサイクル中、その信号は強制的に２進“１＃
にされる。

ノアｆｆ−）２０８−１６に加えられるもう一方の信号
ＭＥＭＢＵＺＯＯＯおよびＲＥＦＣＯＭＩ　１０は強制
的にメモリ動作サイクルより前、リフレッシュサイクル
中、それぞれに２進”１”にされる。書込み動作中、信
号ＷＲＩＴＣＴＯＯＯがセクション２０４の回路にょっ
、て強制的に２進“０“にされると、インバータ回路２
０８−１５にヨッテ発生された信号ＷＲＩＴＣＴ　１１
０にヨっテ、７７　トケ”　−）　２０８−１８が信号
ＲＥＡＤＣＭ１００を２進”　１”にスイッチされる。

次に、これによってアンドゲート２０８−２０および２
０８−２２　カ強制的に信号ＭＥＲＥＡＤＯ１０および
ＭＯＲＥＡＤ　０１０をスタック装置２１０−２０およ
び２１０−４０が書込み動作を実行することを示してい
る２進“１”にされる。このとき、セクション２１２か
らの電源オン信号ＰＷ５ＡＳＤＯＯＯは通常、２進パ１
ｎである。

第６図かられかるように、セクション２１５はブロック
２１５−１のキュー輪環回路の全部およびブロック２１
５−６のバーストモード論理回路の全部よりなる。

ブロック２１５−１の回路は入力アンピケ９−ト２１５
−１２、出力インバータ回路２１５−１４を有するＱｓ
　フルフリップフロップ２１５−１０％　インバータ回
路２１５−２０、ナンドケ９−ト２１５−２２、アンド
ダート２１５−２４を有するアービトレイタ−７リップ
フ口ッグ２１５−１８、入力ナンドゲート２１５−２８
およびアンドヶ”−）２１５−３０を有するＱ雪フルフ
リツブフロッグ２１５−２６からなる。

さらに、セクション２１５−１は、複数の入力ナンドｆ
−）　２１５−３４．２１５−３６　．２１５−３８、
排他的オアゲート２１５−４０を有するＱ１１Ｑ３３状
態制御フリップフロッ７’２１５−３２、入力アンドｆ
−）２１５−４２を有するＱ１サイクルフリップフロッ
プ２１５−４５、入力ナンドダート２１５１６およびイ
ンバータ回路２１５−４３を有するＱ２サイクルフリッ
プ７０ッゾ２１５−４４からなる。ＱｓおよびＱ２サイ
クルフリップフロップ２１５−４５および２１５−４４
の両方とも出力アンドゲート２１５−５０に接続し、６
０ｎ８遅延線２１５−５２に１塚列に接続される。すべ
てのフリップフロップはテキサス・インスッメンツ社製
の７４８７４のようなり形フリップフロップから構成さ
れる。

Ｑｌフルフリツブ７０ッグ２１５−１０およびＱ２フル
フリッゾ７０ツノ２１５−２６によって発生される出力
信号はセクション１０６　、２０７−７．２０８のキュ
ーレジスタの相異る１つにアドレスおよびデータ信号を
クロックするために使用される。

制御装置２００は強制的に２進″ｌ”にされる信号によ
って示されるメモリリクエストを受入れると、Ｑｌフル
およびＱ２フル７リツプフロツゾ２１５−１０および２
１５−２６は２進″１”にセットされる。これはアービ
トレイターフリッノ７０ツブ２１５−１８の状態の機能
として生ずる。

セクション２１５−１の制御装置の制御論理回路はイニ
シャライズされると、アービトレイターフリップフロッ
ノ２１５−１８の信号ＢＳＭＣＬＲ２００を介して２進
″′１”にスイッチされる。信号Ｂ　Ｓ　ＭＣＬＲ２０
０およびＩＮＩＴＭＭ　１００によって発生される信号
ＱＲＲＥＳＴＯＯＯに応答して、信号Ｑ　Ｉ　ＦＵＬＬ
ＯＯＯおよびＱ２ＦＵＬＬＯＯＯは強制的に２進″１＃
にされる。第１のＭＹＡＣＫＲ１００信号はＱ１フルフ
リッゾフロッゾ２１５−１０を２進″０＃から２進″１
”にスイッチする。この点から％Ｑ１　フルおよびＱ２
フルフリップフロップ２１５−１０および２１５−２６
はアービトレイターフリップフロツノ２１５−１８によ
って発生された信号ＡＲＢＴＱＩＯＩＯおよびＡＲＢＴ
Ｑ２０００による交互スイッチを可能にする。Ｑｌおよ
びＱ２フルフリッゾフロップ２１５−１０および２１５
−２６は信号ＭＹＡＣＫＲＯ１０の立上シ中にスイッチ
・オンし、サイクル信号ＱＩＣ−ＹＣＬＯＯＯおよびＱ
２ＣＹＣＬＯＯＯ（７）立下りで再び状態をスイッチす
る。アービトレイターフリッグフロップ２１５−１８は
ＭＹＡＣＫＲＯ１０（７）立下りでその状態をスイッチ
する。

ＱｌおよびＱ２　フルフリッグフロッ７’　２１５−１
０および２１５−２６の前記スイッチングは、Ｄ入力端
子に加えられる信号ＱＩＢＵＲ８ＯＩＯおよびＱ２ＢＵ
Ｒ８Ｏ１０が２進″０”であるという仮定にもとづく。

信号ＱＩＢＵＲ８ＯＩＯあるいはＱ２ＢＵＲ８Ｏ１０は
キューはバーストリクエストを処理するということを指
示する２進゛１”であるときはいつでも、それに関連し
たキューフリップフロップはリセットすることを禁止さ
れる。

ＱｌｌＱ２の３状態制御フリツプ７０ツブ２１５−３２
の状態はどのキューがアクティブ（すなわち、セクンヨ
ン２０６，２０７−７および２０８のキューレノスタを
制御する）であるかを示す。それが始めに２進゛１＃に
セットされると、信号ＱＲＲＥＳＴＯＯＯが信号ＱＩＱ
２ＣＹＯＯＯの状態変化で２進６０”にセットされる。

サイクルフリップフロップ２１５−４４の両方がパスク
リア信号ＢＳＭＣＬＲ２００を介して２進ＩＩ　Ｏ＃に
セットされるとき、これが生じる。その後、Ｑ　ｔ　　
ｖ　Ｑ　２の３状態制御フリツグフロツプ２１５−３２
は信号ＱＩＱ２０ＹＯＯＯによって限定されるＱ＋ある
いはＱ２の終りに信号Ｑ２■Ｎ′ｖＴＯ１ｏオヨびＱ２
ＴＲ８ＴＯＯＯの排他的オア論理機能としての状態をス
イッチする。２進６１”にスイッチされると、信号Ｑ２
　ＩＮＶＴＯ１０によって、フリップフロップ２１５−
３２は信号Ｑ２ＴＲ８ＴＯＯＯが２進ＩＩ　ＯＩＴのと
きだけ２進″１″にとどまるようにされる。しかしなが
ら、信号Ｑ２ＴＲ８ＴＯＯＯが２進″１”ならば、フリ
ップフロップ２１５−３２は２進ＩＩＯ”状態にとどま
る。キー−の１つがバーストモードで作動しておシ残り
の他のキューが空であるときはいつも、信号Ｑ２ＩＮＶ
ＴＯ１０は強制的に２進″′１”にされる。

ＱｌおよびＱ２サイクルフリップフロッグ２１５−４５
および２１５−４４の状態はいつ特定のキューがアクテ
ィブ−（すなわち、メモリ動作サイクルの実行）である
かを示す。

これらの７リツプフロツプの設定は２つの機能の結果と
して生じる。１つはＱｌおよびＱ２の全信号の状態およ
びＱｌ　　、Ｑ２の３状態信号の状態である。信号ＱＩ
ＴＲ８ＴＯＩＯがキュー１がアクティグであることを示
す２進゛１＃であると、遅延線タイミング回路２０４の
始動で発生される信号ＭＰＵＬＳＥＯ１０はメモリビジ
ー信号ＭＥＭＢＵＺＯＯＯＯ立上り、でＱｌサイクルフ
リ、ノフロッゾ２１５−４０を２進″′１”にスイッチ
するＱｌサイクルフリッ・プフロップ２１５−４５は信
号ＭＥＭＢＵＺＯＯＯノ立下シテ２進″Ｏ”にリセット
される。

前記で説明したように、メモリビジー信号ＭＥＭＢＵＺ
ＯＯＯは遅延線回路２０４０入力信号およびパス信号、
特に、信号ＭＹＤＣＮＮＯＯＯの機能として発生される
。したがって、いったん、キューメモリ動作サイクルが
始まると、メモリ書込みサイクルの場合それは固定タイ
ミングパルスによって終了されるかあるいはメモリ読み
出しサイクルの場合、信号ＭＹＤＣＮＮＯ００の立下り
で終了される。

もし、どのキューもバーストモードで作動しないならば
、ナンド？−）２１５−３８は強制的に２進Ｑ２ＩＮＶ
ＴＯ１０を２進″０”にする。信号Ｑ２　ＩＮＶＴＯ１
０が２進゛′０″であると、その信号によって、Ｑｌ。

Ｑ２の３状態制御フリツゾフロツノ２１５−３２はアク
ティブサイクルの終りに状態を交互に変えるようにする
。

Ｑ２サイクルフリッゾフロップ２１．５−４４はセット
され、同じ方法でリセットされる信号ＱＩＣＹＣＬＯＯ
Ｏあるいは信号Ｑ２ＣＹＣＬＯＯＯの立上りはキュー１
サイクルあるいはキュー２サイクルのそれぞれの終りを
示す。これらの信号はＱ１フルおよびＱ２フルフリップ
フロッゾ２１５−１０と２１５’−２６をリセットする
ため、遅延線リスタート回路２０４を遅延線タイミング
回路が他の動作サイクルを始めるように条件付けるため
、信号ＱＩＱ２ＣＹＯＯＯを介してＱｔｓＱｘの３状態
制御フリツゾフロツプ２１５−３２の状態を更新するた
めに使用される。

第６図かられかるように、信号ＣＹＣＩ　ＮＨＯＯＯは
リフレッシュコマンド中（すなわち、信号ＲＥＦＣＯＭ
ＩＩＯが２進″′１＃であるとき）ＱｓおよびＱ２フリ
ッゾフロッ７’２１５−４５と２１５−４４のスイッチ
ングを禁止する。

セクション２１５−６ セクタ、　／２１５−６は信号ＱＩＦＵＬＬＯＩＯおよ
びＱ２ＦＵＬＬＯ１０に加えて、ＱｌおよびＱ２サイク
ル信号ＱＩＣＹＣＬＯＩＯとＱ２ＣＹＣＬＯ１０を受信
する。

図示されているように、セクション２１５−６はＱＩバ
ーストモードフリップフロッグ２１５−６０Ｑ２バース
トモードフリツプフロツ７’２１５−６２およびＭＹＤ
ＣＮＮ蓄積インディケータフリップフロッゾ２１５−８
３を有する。

Ｑ１バーストモードフリップフロツノ２１５−６０は複
数の入力アンドゲート２１５〜６１〜２１５−６５、複
数のインバータ回路２１５−６５〜２１５−６８、ノア
ケ゛−ト２１５−６９および２１５−７９からなる。メ
モリコマンドが読み出し動作を特定し、偶数あるいは２
ワードアドレ、ス（すなわち信号ＢＳＡＤ２２２００が
２進゛ｌ”である）からなるとき（すなわち、信号ＢＳ
ＷＲＩＴ２００は２進“１”である）これらの回路はバ
ス１０からのバーストコマンド（すなわち、信号ＢＳＤ
ＢＰＬ１００は２進″０”であり、信号ＢＳＤＢＷＤＩ
ＩＯは２進″１＃である）の受信を検出すると、強制的
にバーストモード信号ＢＵＲ８ＣＭＩ　１０を２進°“
１＃にするように接続される。Ｑｉがフルになると（す
なわち、Ｑ１フル信号ＱＩＦＵＬＬＯＩＯが２進”０”
から２進″１″にスイッチする）これはフリップフロッ
プ２１５−６０を２進°′ｌ′にスイッチする。

信号ＢＳＭＣＬＲ３１０、ＢＭＯＬＱＩＯＩＯ、あるい
はＮＡＫＲＱ２１０１０のうちのどれか１つが強制的に
２進″１″にされるとノアｆ−）２１５−６９は信号Ｒ
ＥＳＱＩＢＯＯＯを強制的に２進“０＃にすることによ
ってＱｓアバ−トモードフリップフロッグ２１５−６０
を２進″′０”にリセットする信号ＮＡＫＲＱ　１０１
０はセクション２１１からのバス信号ＭＹＤＣＮＮ２１
０の発生でＱｌサイクル（すなわち、ＱＩＣＹＣＬＯＩ
Ｏが２進″１“である）中否定応答（すなわち信号ＢＳ
ＮＡＫＲＯ１０は２進″′１″である）に応答して、強
制的にアントゲ−）　２１５−６４によって２進”１“
にされる。信号ＢＭＯＬＱＩ　（ｊｌ　Ｏはセクション
２０７−７０からのカウンタのキャリーアウト信号ＢＭ
ＯＬＱ１００Ｏを受信すると強制的に２進“１ｎにされ
る。

Ｑ２バーストモード７リツプフロツプ２１５〜６２はア
ントゲ”−）２１５−６３からバーストモード信号ＢＵ
Ｒ８ＣＭ１１０および入カッアゲート２１５−７９、ア
ンドダート２１５−７４およびインバータ回路２１５−
７８によって発生されるリセット信号ＲＥＳＱ２ＢＯＯ
Ｏを受信する。第６図かられかるように、Ｑ２フル信号
Ｑ２　ＦＵＬＬＯ１０が２進″′０″から２進１１１、
ｊｌにスイッチされると、Ｑ２バーストモードフリッゾ
フロッグ２１５−６２は信号ＢＵＲ８ＣＭＩ　１０に応
答して２進″１”にスイッチされるノアケ９−ト２１５
−７９力信号ＲＥｓＱ２ＢＯＯＯｔ　２進”　０　’　
Ｋスイッチされると、それは２進″′０＃にリセットさ
れる。これはセクション２０７−７０からのキャリーア
ウト信号ＢＭＯＬＱ２０００、否定応答信号ＮＡＫＲＱ
２０１０あるいはバスクリア信号ＢＳＭＣＬＲ３１０に
応答して発生する。

セクション２１５−１に印加されるのに加えて、Ｑｌお
よびＱ２バーストモードフリップフロップ２１５−６０
および２１５−６２からの２進″１”出力は出力アンド
グー）　２１５−８０および２１５−８２に加えられる
。アンドゲート２１５−８０はフリップフロッグ２１５
−８３からの信号Ｎ瞬ＣＮＮ２１０に応答してＱｌサイ
クル（すなわち、信号ＱＩＣＹＣＬＯＩＯは２進ＩＩ　
１　ｊである）のバーストモード動作（すなわち、信号
ＱＩ　ＢＵＲ８Ｏ１０は２進“１＃である）中Ｑｌアッ
プカウンタ信号ＵＰＣＮＱ１００Ｏを発生する。

２進″′１”にスイッチされた信号ＭＹＤＣＮＮＯ１０
によって合図されてメモリ制御装置２００−１がノ々ス
１０へ一対のワードを転送するとき、フリップフロップ
２１５−８３は出力信号Ｎ鼠ＣＮＮ２１０を２進″ｌ”
に切換える。フリップフロッグ２１５−８３は、インバ
ータ回路２１５−８５を介して供給されたメモリビジー
信号ＭＥＭＢＵＺＯ００が２進″′１”へ切換わるとき
、２進″０”へクリアされる。このことは異常状態に応
じて発生される故障インクレメント信号がないことを確
実にする。

同じ方法で、アンドゲート２１５−８２はＱ２アップカ
ウンタ信号ＵＰＣＮＱ２０００を発生する。これらの信
号はセクション２０７−７０のキューカウンタの対応す
る１つに加えられる。更に、その信号はセクション２１
３のドライバー回路を介してラインＢＳＤＢＰＬに加え
られるダブルワイド応答信号ＤＷＲＥＳＰＩＩＯの発生
のためオアケ”−）２１５−８４に加えられる。セクシ
ョン２１３０回路からのバス応答信号ＭＹＤＣＮＮＯ１
０に応答するノリツブフロツノ２１．５’−８３によっ
て信号ＭＹＤＣＮＮ２１０が発生するキュー動作サイク
ル中、制御装置２００がバーストモード動作であるとき
、信号ＤＷＲＥＳＰＩＩＯは強制的に２進′１＃にされ
る。この信号は、制御装置２００がバーストモードで動
作しているとき、付加応答（すなわち、付加データ転送
）が続いて起るか起らないかどうかを示す。

バス制御部２１１ 第７図はバス制御部２１１のバス制御論理回路の詳細図
である。このセクションは図示されＡ−いるように、ブ
ロック２１１−１０の休止論理回路およびブロック２１
１−１００のバス制御論理回路の一部を含む。

第７図かられかるように、休止論理回路２１１−１Ｏは
一対の排他的オア回路２１１−１２および２１１−１４
、ナンドグ”−）２１１−１６、一対のノアゲート２１
１−１８および２１１−２０並びに一対のＤ形フリッゾ
フロップ２１１−２２および２１１−２４を含む。排他
的オアグー）２１１−１２はセク７ヨン２１５−１から
キュー満杯状態信号ＱＩ　ＦＵＬＬＯ１０およびＱ２　
ＦＵＬＬＯ１０を受信する。ｆ−）　２１１−１２７５
１ニ一回路の１つが空であることを検出すると、それは
信号ＱＩＱ２ＦＵＯ１０を強制的に２進″１″にする。

排他的オアゲート２１１−１４がセクション２１５−６
からキューバーストモード信号ＱＩＢＵＲ８ＯＩＯおよ
びＱ２ＢＵＲ８Ｏ１０を一受信する。グー）　２１１−
１４がキュー回路の１つがバーストコマンドを処理シて
いることを検出すると、それは信号ＱＩＱ２ＢｔＪＯ１
０を強制的に２進″１”にする。

信号ＱＩＱ２ＦＵＯ１０およびＱＩＱ２ＢＵ０１０が２
進″ｌ”であるときナンドグー）　２１１−１６によっ
て、信号Ｑ１０２ＢＵＯＯＯを強制的に２進″０＃にす
る。

信号Ｑ１０２ＢＵＯＯＯが２進″０＃のとき、もし残り
の信号ＭＥＭＢＵＺＯＯＯ〜ＭＹＲＥＱＴＯＩＯが２進
″０”であるならば、それによって、ノアグー）　２１
１−１８が信号ＭＹＲＥＱＣＯＩＯを強制的に２進″１
＃にす−る。

すなわち、メモリが使用中（すなわち、信号ＭＥＭＢＵ
ＺＯＯＯは２進６０”である）であるとき、蓄積される
いかなるリクエストもない（すなわち、信号５ＴＲＥＱ
ＱＯＩＯが２進″０”である）し、いかなるリフレッシ
ュタイツ動作も行なわれない（すなわち、ＡＬＰＨＵＣ
Ｏ１０は２進′０”である）し、メモリによって発生さ
れるいかなるバスリクエストもない（すなわち、信号Ｍ
ＹＲＥＱＴＯ１０は２進ｆｉｏ″である）。信号Ｑ１０
２ＢＵＯＯＯによって、ノアゲート２１１−１８は信号
ＭＹＲ鵡Ｃ０１０を強制的に２進”１″にする。

フリソゲフロツノ２１１−２２のクロック（Ｃ）入力端
子に加えられるバス応答信号ＢＳＤＣＮＮＩＩＯが２進
１１１”にスイッチされるやいなや、７リツプ７０７プ
２１１−２２は信号ＭＹＲＥＱＣＯＩＯ（７）状態の機
能としての状態にスイッチする。

信号Ｎ０ＰＡＵＳＯＯＯが２進″ｔ　Ｏ％に強制的にさ
れると、ノリツブフロツノ２１１−２２は２進″０”状
態にクリアされる。

信号ＰＡＵＴＲＦＯ００がセクション２１１−１００の
バス制御回路への入力として加えられる。

第７図かられかるように、信号Ｎ０ＰＡＵＳＯＯＯはフ
リップフロラ７’２１１−２４によって発生される。

このノリツブフロツノは信号ＢＳＲＥＱＴＩＩＯおよび
ＢＳＲＥＱＬＩＩＯの状態によってバス１０の使用を監
視する。

前記に示されたように、バスリクエスト信号ＢＳＲＥＱ
ＴＩＩＯは、１つの装置がバス動作サイクルをリクエス
トするとき、強制的に２進°“１″にされる。

低い優先順位の高速度装置群がバスｌＯに接続されると
き、バスリクエスト信号ＢＳＲＥＱＬＩ　１０はバスサ
イクルのためのリクエスト信号を出すための一定のバス
ネットワーク優先順位装置において使用される。本発明
の目的のため、この信号は信号ＢＳＲＥＱＴＩＩＯと等
しいものであると考えられる。

バスサイクルをリクエストするいかなる装置もないとき
（すなわち、信号ＢＳＲＥＱＴＩ　１０およびＢＳＲＥ
ＱＬＩ　１０の両方が２進″０”である）、ノアグ９−
）　２１１−２０は信号ＢＳＲＥＱＥＤＯＯＯを２進″
ｌ＃に強制的にする。

セクション２１１−１００からの信号ＭＹＳＴＢＢＯＯ
Ｏがデータサイクル（すなわち、バス応答信号ＢＳＤＣ
ＮＮＯＩＯの立下り後６０　ｎｓ　）の終りで２進″１
”にスイッチされると、これによって、フリレゾフロ、
７’２１１−２４は２進°′１＃にスイッチされる。

そのとき、信号Ｎ０ＰＡＵＳＯＯＯは休止フリップフロ
ップ２１１−２２を２進″０”にスイッチされる２進“
０”に強制的にされる。

しかしながら、バスサイクル（すなわち、信号ＢＳＲＥ
ＱＴＩＩＯあるいは信号ＢＳＲＥＱＬＩＩＯ（７）どち
らがが２進゛′１”である）をリクエストする装置があ
るとき、／７ケ”−）　２１１−２０は信号ＢＳＲＥＱ
ＥＤＯＯＯを２進°゛０”に強制的にする。

バス応答信号ＭＹＳＴＢＢＯＯＯが２進″１″に２イツ
チするとき、これによって、フリップフロップ２１１−
２４を２進″０”にスイッチする。

そのとき、信号Ｎ０ＰＡＵＳＯＯＯは強制的に２進°”
ｌ”にされる。その２進“１＃は休止フリップフロツノ
２１１−２２を信号ＭＹＲＥＱＣＯＩＯの機能状態にス
イッチすることを許す。

すなわち、キー−が満杯で、バスリクエストが受信され
ると（すなわち、信号ＱＩＱ２ＦＵＯ１０が２進″′０
”である）、信号ＭＹＲＥＱＣＯＩＯは２進″０＃であ
る。

したがって、休止フリップフロップ２１１−２２は２進
″０＃状態のままである。キューが空きで、バスリクエ
ストが受信される場合（すなわち、信号ＱＩＱ２ＦＵ０
１０は２進１１１＃で゛ある）、信う乳庶０１０は２進
″ＩＯ”である。

したがって、休止フリップフロップは２進″１＃状態に
スイッチする。

第７図かられかるように、フリップフロップ２１１−２
４が２進″０＃にスイッチするとき、これによって、フ
リップフロップのプリセラ）　（ＰＲ）端子を強制的に
２進ＩＩ　ＯＩＩにする。次に、これによって、フリッ
プフロップ２１１−２４は２進１１１１１にスイッチす
る。２進″′ｌ”になる結果、休止フリップフロップ２
１１−２２は２進″０″にクリアされる。フリップフロ
ップ２１１−２２が信号ＰＡＵＴＲＦＯ１０を２進″０
１に強制的にすると、フリップフロップ２１１−２４は
そのクリア（ＣＬＲ）端子を介して２進″Ｏｎ状態にク
リアされる。

バス制御回路２１１−１００ これらの回路はメモリ肯定応答信号ＭＹＡＣＫＲＯ１０
１メモリ待機応答信号ＭＹＷＡＩＴＯＩＯ、メモリバス
応答信号ＭＹＤＣＮＮＯ１０、ＭＹＤＣＮＮＯＯＯオヨ
びＭＹＤＣＮＮｌｏｏ　ｓメ°モリリクエスト信号ＭＹ
ＲＥＱＴＯ１０を発生する。それらの信号のすべてはセ
クション２１３を介してバスに加えられる。

これらの回路を説明する前に、セクション２１１のバス
回路の動作を簡単に説明する。

これらの回路はジョン・Ｌ・カーレイ他の前記で引用し
た米国特許に詳細に記述されている。

一般に、バス１０に接続する他の装置のようにメモリ制
御装置２００−１のセクション２１１ｉｄｊ−−ザーフ
リップフロップを含む。この回路はユーザーフリップフ
ロップに出力を、加えて、ブロック２１３の回路を介し
てパスラインに出力を提供する。

セクション２０４のタイミング発生回路からのタイミン
グ信号が２進″０＃から２進″１”にスイッチすると、
メモリがリクエストを受は取り、リフレッシュサイクル
を実行しないとき、ユーザー７リツプフロツデは２進“
１”にスイッチされる。

蓄積されたリクエスト信号はリクエストフリ。

シフ０ツブの入力に加えられる。

このフリップフロップが２進″１”にスイッチされると
、その出力はブロック２１３のバスドライバ／レシーバ
回路を加えてバスタイブレーキングネットワークに加え
られる。そのバスドライバー／レシーバ回路によってフ
リップフロップは反転され、パスラインＢＳＲＥＱＴに
加えられる。

ラインＢＳＲ阜ＱＴが強制的に２進°゛０＃にされると
、それは他の装置の他のいくつかの蓄積されたリクエス
トがそれらの対応するリクエストフリ。

プフロツノをセットすることを防ぐ。メモリ制御装置２
００−１は最高の優先順位を有するので、この結果、グ
ランドフリップフロップのスイッチングを２進″１＃に
する。

この結果、信号ＭＹＤＣＮＮＯ１０は２進″１”にスイ
ツチされる。信号ＭＹＤＣＮＮＯ１０はブロック２１３
のドライバー／レシーバ回路によって反転され、信号Ｂ
ＳＤＣＮＮ１００としてラインＢＳＤＣＮＮに加えられ
る。

次に第７図のセクション２１１−１００を詳細に説明す
る。

バス制御回路は関連する入カノアケ゛−ト回路２１１−
１０４および入カノアケ９−ト回路２１１−１０６を有
するメモリリクエストフリップフロップ２１１−１０２
、入力ナンドケ’　−）　２１１−１１４を有する待機
フリップフロップ２１１−１０８と出カッアゲート対２
１１−１１６および２１１−１１８と６０ｎ８遅延回路
２１１−１２４　、ノア回路２１１−１２６とインバー
タ回路２１１−１２８を含む入力回路を有するメモリ応
答フリップフロッグ対２１１−１２０および２１１−１
２２を含む。さらに、セクション２１１−１００はナン
トゲート対２１１−１３２および２１１−１３４を含む
入力回路を有するリクエストフリップフロップ２１１−
１３０．２０　ｎｓ遅延回路２１１−１３８およびノア
グー）　２１１−１４０と直列に接続されたアンドゲー
ト２１１−１３６．１００　ｎｓ遅延回路２１１−１４
４とナンドｅ　−）　２１１−１４６と直列に接続され
たナンドｆ　−）　２１１−１４２を含む優先順位ネッ
トワークおよび入力ノアｆ−）　２１１−１５２および
出力インバータ回路２１１−１５４を有するメモリデー
タサイクルフリッグフロッ７°２１１−１５０を含む。

Ｄ形フリップフロップ２１．１−１０８および２１’　
ｌ　−１５０は７４Ｓ７４チップ回路からなる。一方、
Ｄ形フリップフロップ２１１−１０２および２１１−１
３０は７４Ｆ７４チッゾ回路からなる。

Ｄ形フリップフロップ２１１−１２０および２１１１２
２は７４Ｓ１７５チッゾ回路からなる。

メモリリクエストフリップフロップ２１１−１０２はリ
フレッシュ形サイクルがない場合並びに制御装置２００
がメモリ読出しリクエスト（すなわち、信号ＬＳＷＲＩ
ＴＯＩＯは２進″′０＃である）に応答してイニシャラ
イズされない場合（すなわち、信号ＡＬＰＣＮＴ０１０
およびＩＮＩＴＭＭＯＩＯが２進″０”であるとき）２
進″１＃にスイッチする。

セクション２０４からのタイミング信号ＤＣＮＮＧ００
１０が２進″０＃から２進″１”Ｋスイッチするとき、
スイッチングが生じる。フリップフロップ２１１−１０
２はメモリハス応答信号ＭＹＤＣＮＮＯＩＯ又はバスク
リア信号ＢＳＭＣＬＲ３１０の発生によってノアグ”−
）　２１１−１０６を介して２進ｇ″０”にリセットさ
れる。

待機フリップフロッグ２１１−１０８はバス信号ＢＳＤ
ＣＮＮＩＩＯの発生によって待機コマンド信号ＷＡ　Ｉ
ＴＣＭＯ１０に応答して２進“′１”にセットされる。

両方のキューが満杯（すなわち、信号ＱＱＦＵＬＬＯＯ
Ｏは２進″′０”である）であるとき待機コマンド信号
ＷＡＩＴＣＭＯＩＯが発生される。

信号ＥＩＴＨＦＵＯＯＯは２進″′１”であると仮定す
る。

バス信号ＭＹＤＣＮＮＯＯＯの発生によって、待機フリ
ップフロップ２１１−１０８は２進″０＃にリセットさ
れる。

他の機能（図示されていない）と共に待機フリップフロ
ップの状態は制御装置２００−１によって発生される応
答のタイプを決定する。

待機条件の場合、信号ＷＡ　ＩＴＸＸＯ１０はメモリ肯
定応答フリップフロッグ２１１−１２０が′２進″ＩＯ
＃状態にスイッチすることを禁止する。一方、信号ＷＡ
ＩＴＸＸＯＯＯはメモリ待機応答フリップフロップ２１
１−１２２を２進″′１＃状態にスイッチすＡ０スイッ
チングはバス応答信号ＢＳＤＣＮＮＩＩＯの発生に引き
続いて行なわれる。

待機条件の無い場合、信号ＷＡ　ＩＴＸＸＯ１０および
信号ＷＡ　Ｉ　ＴＸＸＯＯＯはフリップ７　ｏ　ｙ　７
’　２１１−１２０および２１１−１２２を２進“１＃
および２進″０＃にそれぞれスイッチする。

さらに、制御装置２００−１がアドレス指定されルト、
セクション２０７はアドレス信号ＭＹＡＤＧＯ１００を
２進″′０”に強制的にする。、その２進″０＃はフリ
ップフロップ２１１−１２０を２進ｆｌＩＪｌにスイッ
チする。

フリップフロップ２１１−１２０および２１１−１２２
の両方とも、バス応答信−＄８ＤＯＮＮ１１０の立下り
で信号ＢＳＤＣＮＮＩＩＯおよびＤＣＮＲ６００１００
発生（すなわち、信号ＭＹＳＴＢＢＩＩＯが２進″０”
であるとき）に引き続いて２進″０”にリセットされる
。

リクエストフリ、グア０ツブ２１１−１３０は、すクエ
ストが休止回路２１１−１０によって発生される信号Ｐ
ＡＵＴＲＦＯＯＯの機能として蓄積されるとき（すなわ
ち、信号ＳＴＲｇＱＱＯ１０が２進″１＃であるとき）
、２進″１″にスイッチされる。さらに詳細に説明する
。信号ＰＡＵＴＲＦ（ＦＯＯが２′進″１＃であるとき
、ナンドグ−）　２１１−１３２は信号ＭＹＲＥＱＳＯ
ＯＯを強制的に２進″′０”にする。

フリップフロッグ２１１−１３０のプリセット（ＰＲ）
端子に加えられる信号ＭＹＲＥＱＳＯＯＯによって、ノ
リツブフロツノ２１１−１３０は２進“１”にされる。

したがって、２進″′１”リクエスト信号ＭＹＲＥＱＴ
Ｏ１０は優先順位ネット’７−り’ｒ”　−）　２１１
−１４６に加えられる。

フリップフロップ２１１−１３０はナントゲート２１１
−１３４が信号ＭＹＲＥＱＲＯＯＯを２進１１０”に強
制的にすることによって、２進″０＃状態にクリアされ
る。

、いかなる蓄積リクエストも存、在しない（すなわち、
信号５ＴＲＥＱＱＯＯＯが２進″ｌ”である）し、バス
が使用中でない（すなわち、信号Ｂ５５ＢＳＹＯＯＱが
２進″１″である）とき、２進゛０”状態へのクリアが
起る。

信号Ｂ５５ＢＳＹＯＯＯは制御装置のバスリクエスト（
すなわち、信号ＢＳＲＥＱＴＩＩＯは２進゛０＃になる
）の発生に引き続き２進“１″に強制的にされる。

メモリデータサイクルフリップフロップ２１１−１５０
は、優先順位ネットワークナンドデート２１１−１４６
が信号ＤＣＮＳＥＴＯＯＯを２進°”０＃に強制的にさ
れると、２進″１＃状態にスイッチされる。

ナンドグー）　２１１−１４６に加えられる信号のすべ
てが２進″１”であるとき、２進″ｌ”状態へのスイッ
チが起る。ノアケ”−）　２１１−１５２が信号ＤＣＮ
ＲＥＳＯＯＯを２進″′０”にスイッチされると、フリ
ップフロップ２１１−１５０は２進“０＃状態にクリア
される。

２進″０″状態へのクリアはバス肯定応答信号ＢＳＡＣ
ＫＲＩ　１０、ハス待機信号ＢＳＷＡ　Ｉ　Ｔ　１１０
又はハスクリア信号ＢＳＭＣＬＲ３１０の発生に応じて
起る。

バス回路部２１３ 第８図はブロック２１３のドライバー回路およびレシー
バ回路の一部の詳細図である。

これ心の回路はその使用がセクション２１１−１０の回
路によって監視されるバス信号を発生する。

前記のように、ドライバー回路およびレシーバ回路は従
来、周知のものである。

第８図かられかるように、ドライバー回路２１３−１０
．２１３−１２および２１３−１４はセクション２１１
−１００からデータ入力として、信号ＭＹＤＣＮＮＯＩ
Ｏ。

ＺＧＮＤＣＯ３およびＭＹＲＥＱＴＯＩＯをそれぞれ受
信する。

信号ＺＧＮＢ２５　、　ＭＹＤＣＮＮｌｏｏおよびＺＧ
ＮＤＢＯ２はドライバー回路２１３−１０．２１３−１
２および２１３−１４のそれぞれの制御入力端子に加え
られる。

レシーバ回路２１３−１６，２１３−１８および２１３
−２０はハスライｙ　ＢＳＤＣＮＮ　、　Ｂ５５ＰＲＩ
およびＢＳＲＥＱＴのそれぞれに接続する。

レシーバ回路２１３はｉ４　ス信−＄５ＤＣＮＮ１１０
　。

ＢＳＲＥＱＬＩ　１０およびＢＳＲＥＱＴＩＩＯの対応
する信号を反転し、セクション２１１に加える。

動作の説明 第１−９ｂ図および第１０ａ〜１０ｄ図のタイミング線
図を参照して、本発明の好ましい実施例の動作が説明さ
れる。

第１０ａ図は連続する非バーストメモリリクエストに引
き続くバースト転送を指定するメモリリクエストを受信
するときの制御装置２００−１の一般動作を示している
。各リクエストに対し、ＣＰＵ４０はライｙ　ＤＳＣＢ
ＰＬおよびＢＳＤＢＭ）を２倍巾リクエストを示す２進
″１＃に、ラインＢＳＷＲＩＴを２進ｎ　Ｏｍに、スイ
ッチするように作動する。

各メモリ読出しリクエストは第９ａ図および第９ｂ図に
示されるフォーマットの１つを育するメモリアドレスを
含む。

第９ａ図は第１図のシステムがバンクモードで動作され
るとき、各メモリ読出し又は書込みリクエストの部分と
して制御装置に加えられたメモリアドレスのフォーマッ
トを示す。

４つの最上位ビット位置０−３は１６のメモリ制御装置
のうちどれがリクエストを処理すべきかを識別するよう
にコード化される。アドレスピ。

ト４は制御装置のメモリの２５６にのうちの上半分かあ
るいは下半分がアクセスされるかを選択するために使用
される。さらに、アドレスビット５と共にアドレスビッ
ト４はＲＡＭチップのどの行がアドレス指定されるかを
選択するように符号化される。

これらのビットはデコードされ、メモリスタック対内の
ＲＡＭチップの所望の行に８ビット行アドレスをラッチ
する行アドレスストローブ（ＲＡＳ　）信号を発生する
ように使用される。

これらのアドレスビットは各制御装置の回路によって処
理され、ＲＡＭチップに提供されない。

アドレスビット６−２１はアドレス指定ＲＡＭチップ内
の２２ビツトメモリロケーシヨンのアドレス指定する。

これらの１６のアドレスビットは８つのアドレス入力に
多重化され、ブロック２１０−２６および２１０−４６
のデドレスバッファ回路を介して第３図のメモリ装置２
１０−２０および２１０−４０のＲＡＭチップのアドレ
ス入力端子ＡＯ−Ａ７に加えられる。

最下位アドレスビット２２および２３はどのワードおよ
びバイトがアドレス指定されるかを選択するように符号
化される。

第１図のシステムがインターリーゾモードで動作すると
き、第９ｂ図はメモリアドレスのフォーマットを示す。

最上位ビット位置０−２およびビット１８はどの制御装
置がリクエストを処理すべ・きであるかを識別する。

アドレスビット３は制御装置のメモリの２５６にの上半
分か下半分のどれがアドレス指定されるかを選択するよ
うに使用される。

ビット３および４はアドレス指定されるＲＡＭチップの
行を選外し、ビット１８を除いたアドレスビット５−２
１はアドレス指定されるロケー７゜ンを指定する。

制′バーストモード動作 次に、第１０ａ図を説明する。第１のリクエストの場合
、第１図のディスク制御装置　５０−１〜５０−４の１
つはラインＢＳＤＢＰＬを２進″′０＃に、ライｙ　Ｂ
ＳＤＢＷＤを２進″′１”に、ライフ　ＢＳＷＲＩＴを
メモＩＪ　ＩＪ　クエストがバーストコマンドであるこ
とを示す２進“０”に、スイッチする。

さらに、制御装置のアドレスビ、　）　ＢＳＡＤＯ−２
およびＢＳＡＤＯ−１８は制御装置２００−１を指定す
るように符号化される。アドレスビットＢＳＡＤ１９−
２２は２進“０＃と仮定する。第２および第３のリクエ
ストの場合、ＣＰＵ４０あるいはディスク制御装置５０
−１〜５０−４はラインＢＳＤＢＰＬを２進”ｌ“に、
ラインＢＳＤＢＷＩＩ：を２進＠１＃に、ラインＢＳＷ
ＲＩＴ　　を各メモリリクエストが２倍巾の（非バース
ト）メモリ読出しリクエストであるこｉを示す２進“０
”に、スイッチする。

第１のバスリクエスト（すなわち、信号ＢＳＲＥＱＴＯ
ＯＯ）によって、リクエスタによるパス信号ＢＳＤＣＮ
ＮＩＩＯが発生される。リクエスタはバス１０へのアク
セスを与えると、パス回路２１１は信号ＢＳＤＣＮＮＩ
ＩＯを発生する。

制御装置は第７図のＭＹＡＣＫＲフリップフロッゾ２１
１−１２０を２進＠″１＃にスイッチし、リクエスタの
立上ｐ　６０　ｎｓ後、パス信号ＢＳＤＣＮＮＩＩＯを
発生する。

待機フリップフロップ２１１−１０８が２進゛０″状態
（すなわち、両方のキューが満杯でなく、信号ＱＱＦＵ
ＬＬＯＯＯは２進＠１＃である）であるのでフリ、プフ
ロッゾ２１１−１０８はセットされる。

ＭＹＡＣＫＲフリップフロップを２進″″１＃にセット
することによって、第６図のＱ１満杯フリッゾフロ、プ
２１５−１０は信号ＭＹＡＣＫＲＯ１０の正方向の立上
りで２進＠１＃にスイッチされる。このとき、アービト
レイターフリッゾフロッ７’２１５−１８　は２進“１
＃状態であると仮定する。

このスイッチングは信号ＱＩＦＵＬＬＯＩＯを強制的に
２進１１＃にする。その２進″′１”によって、Ｑ＋バ
ーストモードフリッゾフロッ７’２１５−６０　は２進
１１′にされる。

アンドゲート２１５−６３はバーストモード信号ＢＵＲ
８ＣＭＩＩＯを２進１１”に強制的にするように信号ｎ
ｕＲｓｃＭｏｔｏ　、　ＢＳＷＲＩＴ２００　オヨびＢ
ＳＡＤ２２２０００（７）　２進゛１２状態によって条
件付けられる。これは信号ＱＩＦＵＬＬＯＩＯの正方向
への転移点でＱｌバーストモードフリップフロップ２１
５−６０を２進″′ｌ＃にスイッチする。

Ｑ１満杯信号ＱＩＦＵＬＬＯＩＯは第１のメモリリクエ
ストのメモリアト・レスビット１９−２１を表わす信号
を第４図のＱｌ　カウンタ２０７−７２にロードする。

その残υのアドレスビット２２および５−１７は信号Ｂ
ＳＡＤ５１１０　、　ＢＳＡＤＸ４１１０およびＢＳＡ
ＤＸ　３１１０の状態と共に第４図のキュー１アドレス
レジスタ２０７−８２および２０７−８４にロードされ
る。

さらに、Ｑ１満杯信号ＱＩＦＵＬＬＯＩＯは信号ＢＳＷ
ＲＩＴＩＩＯ、ＢＳＤＢＰＬＩＩＯおよびＢＳＤＢＷＤ
ＩＩＯに対応するハス制御ラインＢＳＷＲＩＴ　、　Ｂ
ＳＤＢＰＬおよびＢＳＤＢＷＤの状態を第５図のＱｌ　
コマンド制御レジスタ２０８−１０にロードする。

このとき、セクション２０７から境界アドレスにロード
される。

この信号はバーストコマンドの処理を伴なわないので、
この信号は２進″′１”であると仮定する。

メモリ肯定応答信号ＭＹＡＣＫＲＩ　１０によって、回
路２０４はまたメ草り動作サイクルを開始させる。

第１’Ｏａ図かられかるようにこれは信号ＭＥＭＢＵＺ
０００を制御装置２００−１はメモリ動作サイクルを始
めるということを示す２進“０＃に強制的にする。

さらに、タイミング信号ＭＰＵＬＳＥＯＩＯは２進゛１
”である信号ＱＩＴＲ８ＴＯＩＯの機能状態としてＱ１
サイクルフリッゾフロッゾ２１５−４５を２進“１″に
スイッチする。

これは、キュー１回路は第１のメモリリクエストを処理
するということを指定する。

信号Ｑ２ＴＲ８ＴＯＯＯ（すなわち、第１０ａ図の信号
ＱＩＴＲ８ＴＯＩＯの補数）に応じて第４図のＱ１アド
レスレジスタ２０７−８２および２０７−８４の出力端
字に加えられるキューアドレス信号はスタック２１０−
２０および２１０−４０内のＲＡＭチップに転送される
。

さらに、Ｑｌカウンタ２０７−７２からの信号ＢＳＡＤ
２０２１０およびＢＳＡＤ１９２１０はマルチプレクサ
２０７−７６に加えられる。

その後、これらの信号はデコードされ、スタック２１０
−２０および２１０−４０内のＲＡＭチ・ッゾに転送さ
れる。

セク７ヨン２０８に蓄積されるメモリリクエストによっ
て、第１のメモリロケーション対の内容は指定されたア
ドレスから読出される。

すなわち、信号Ｂ　５ＷＲＩ　Ｔ　１１０によって、第
５図の回路２０８は読出しコマンド信号ＲＥＡＤＣＭＩ
　ＯＯを強制的に２進″′０″＃にする。この結果、ア
ンドグー）　２０８−２０および２０８−２２は信号毘
ＲＥＡＤＯ１０およびＭＯＲＥＡＤＯ１０を強制的に２
進＠０”にする。

この２進“０＃によって、チップの指定行は読出し動作
が行なわれる。

ワード対はセクション２０４からのタイミング信号ＭＤ
ＯＥＣＴＯ１０およびＭＤＯＯＣＴＯＩＯに応じてデー
タレジスタ２０６−８および２０６−１０の中央右部に
ロードされる。

ワード対は第１０ａ図の信号ＢＳＤＣＮＮＩ　１０１７
）第１の“１”部によって指定されるバスサイクルのう
ちの第２の１／２サイクル中パス１０に転送される。

この信号は信号ＭＹＤＣＮＮＯ１０の立上シで第８歯の
セクション２１３のドライバー回路２１３−１０によっ
て２進″″１＃にスイッチされる。

次に、これはラインＢＳＤＣＮＮを転送のりクエスタの
信号を出す２進“１”状態に強制的にする。

さらに、信号ＭＹＤＣＮＮＯ１０はフリッノフロップ２
１５−８３を２進“１＃にスイッチする。これは信号Ｎ
δΦＣＮＮ２１０を２進”１”にスイッチする。２進＠
１＃によって、第６図のアンドゲート２１５−８０は信
号ＵＰＣＮＱ１００Ｏを強制的に２進′″１″にする。

次に、これは２倍巾応答信号ｍＥｓＰｉｌＯを強制的に
２進“１＃にする。すなわち、このときに、Ｑｌバース
トモードフリ、グフロップ２１５−６０およびＱ１サイ
クルフリッゾフロッノ２１５−４５の両方とも２進”１
”である。

この応答信号は、ブロック２１３の回路に加えられると
き、よシ多くのワード対の転送を行なうべきであるとい
う信号をメモリリクエスタに出すためにラインＢＳＤＢ
ＰＬを２進″′１＃に強制的にする。

Ｑ１アドレスカウンタ２０７−７２の第１のメモリリク
エストアドレス内容が次のワード対を読出すことができ
ると、信号ＵＰＣＮＱ１００Ｏは１だけ増える。

第１０ａ図かられかるように、第１の信号ＭＹＤＣＮＮ
Ｏ１０の立上りがメモリ使用中信号ＭＥＭＢＵＺＯＯＯ
を２進“１”にスイッチすると、第１のキュー１のメモ
リ動作サイクルが終了する。

それに引き続いて、信号ＢＳＤＣＮＮＩＩＯはデータサ
イクルの終りを示す２進１０”にスイッチされる第７図
のフリップフロップ２１１−１５０　　に応じて２進″
′０”にスイッチする。

信号ＭＥＭＢＵＺ　０００によって、Ｑｌサイクルフリ
ップフロッ、；　２１５−４５は２進″′０”状態にス
イッチされる。

このようなスイッチングに応じて、アンドグー）　２１
５−５０は信号ＱＩＱ２ＣＹＯＯＯを２進“０＃から２
進″′１ｍに強制的にする。

したがって、信号ＱＩＱ２ＣＹＯＯＯは信号ＭＥＭＢＵ
Ｚ　Ｏ００に一致するがしかし時間は遅れている。

信号ＱＩＱ２ＣＹＯＯＯの正方向への転移点で、Ｑ＋　
　ｒＱ２３状態制御フリッゾフロッゾ２１５−３２は信
号ＱＰＯＩＮＴＯＩＯの機能としての状態にスイッチさ
れるように条件付けられる。

信号ＱＰＯＩＮＴＯＩＯは２進“１”（すなわち、Ｑ２
満杯フリッゾフロッグ２１５−２６は２進“０”である
）であるので、Ｑｌ、Ｑ２　ｓ状態制御フリラグフロ、
ゾ２１５−３２は２進“１”のままである。

第１０ａ図かられかるように、キュー１回路はパス１０
に第２のワード対を転送する結果として生じる第２のメ
モリ動作サイクルを実行する。

次に、制御装置２００−１はメモリ（非／？−スト）２
倍巾読出しリクエストを受信する。

キュー１回路だけが使用中であるので、第２のパスリク
エスト（すなわち、信号ＢＳＲＥＱＴＯＯＯ）によって
、リクエスタ信号ＢＳＤＣＮＮＩＩＯが発生される。

リクエスタ信号の発生の結果、ＭＹＡＣＫＲフリツノフ
ロッグ２１１−１２０もまた２進″′１”にスイッチさ
れる。

すなわち、信号ＱＱＦ’ＵＬＬＯＯＯは依然として待機
フリツプフロツプ２１１−１０８を２進＠０”状態に維
持する２ｔ１′Ｌｃ′ある。

したがって、いかなる待機信号も第１０ａ図に示される
ように発生されない。

このとき、ＭＹＡＣＫＲフリップフロップ２１１−１２
０のスイッチングによって％Ｑ２満杯フリップフロッゾ
２１５−２６は２進″′１”にスイッチされる。

第２のメモリリクエストが非バーストリクエストである
、ので、Ｑ２バーストモードフリッゾフロップ２１５−
６２は２進″′０”のままである。

Ｑ２満杯信号Ｑ２ＦＵＬＬ０１０は第２のメモリリクエ
ストのメモリアドレスビット１９−２１を表わす信号を
第４図のＱ２カウンタ２０７−７４にロードする。

残すのアドレスビット５−１７および２２は信号ＢＳＡ
ＤＸ３１１０−ＢＳＡＤＸ５１１０の状態と共に第４図
のキュー２アドレスレジスタ２０７−８６および２０７
−８８にロードされる。

さらに％　Ｑ２満杯信号Ｑ２ＦＵＬＬＯ１０は信号ＢＳ
ＷＲＩＴＩＩＯ、ＢＳＤＢＰＬＩＩＯ、およびＢＳＤＢ
％ｖＤ１１０に対応する制御ライｙ　ＢＳＷＲＩＴ、Ｂ
ＳＤＢＰＬおよびＢＳＤＢＷＤの状態を第５図のＱ２コ
マンド制御レジスタ２０８−１２にロードする。このと
きに、セクシタン２０７からの境界アドレス信号ＢＯｔ
ＪＮＤＹ　１１０の２進″１＃状態もまたレジスタ２０
８−１２にロードされる・第３のメモリ動作サイクル中
、Ｑ１カウンタ２０７＝７２　のアドレス内容によって
指定された第３のワード対はメモリから読出される。

再び、第１０ａ図で示された信号ＢＳＤＣＮＮＩＩＯの
第３０″″１”部によって指定される／６スサイクルの
第２の輪中２つのワードが転送される。

信号ＢＳＤＣＮＮＩＩＯは第２の信号刺ＣＮＮ０ＩＯの
正方向への転移点で２進″′１”にスイッチする。

これは再びラインＢＳＤＣＮＮを強制的に２進１１＃状
態にする。

信号ＮＥＭ）ＣＮＮＯ１０によって、第６図のアンドグ
９−）　２１５−８０はまた信号ＵＰＣＮＱ１００Ｏを
強制的に２進＠ＩＩ：にする。

２進″″１＃は再び応答信号ＤＷＲＥＳＰＩＩＯを強制
的に２進＠ｌ”にする。

次に、これは、よシ多くのワード対の転送が行なわれる
という信号をメモリリクエストに出すと、ラインＢＳＤ
ＢＰＬを強制的に２進ａｔ　１ｍにする。

信号ＵＰＣＮＯ１００Ｏによって％Ｑ１アドレスカウン
タ２０７−７２は、次の２ワードがメモリから読出すこ
とができると、そのアドレス内容を１だけ増加される。

第３のキューサイクルの終シで、信号ＢＳＤＣＮＮ１１
０は２進”　０”　にスイｙｆされ、信号ＭＥＭＢＵＺ
ＯＯＯは再びＱ＋サイクルフリッグフロッ７’２１５−
４５　を２進°゛０＃にリセットする。この結果、信号
ＱＩＱ２ＣＹＯＯＯは強制的に２進″′１＃にされる。

２進”１”は再びＱｌ　　、Ｑ２３状態制御フリップフ
ロップ２１５−３２を信号ＱＰＯＩＮＴＯＩＯの機能と
しての状態にスイッチするように使用可能とする。

第１０ａ図に、示されているように、フリツゾフヮップ
２１５−３２は、信号ＱＩＴＲ８ＴＯＩＯを強制的に第
１０８図に示されているように２進′″０”すると、２
進１′０”にスイッチする。

したがって、次のメモリサイクルは非ノＺ−ストメモリ
リクエストを処理するためキュー２回路によって実行さ
れる。

第１０ａ図かられかるように、信号Ｑ２ＣＹＣＬＯＯＯ
はＱ２サイクルフリッゾフロッグ２１５−４４を２進″
′１”にスイッチすることによって強制的に２進６０”
にされる。

第１０ａ図かられかるように、信号Ｑ２ＴＲ８ＴＯ１０
は２進１１”であるので％Ｑ１１サイクルフリップフロ
ツノ２１５−４４は２進１１”にスイッチされる。

信号ＱＩＴＲ８ＴＯＩＯに応じて第４図のＱｚアドレス
レノスタ２０７・−８６および２０７−８８の出力端子
に加、ｔられるキューアドレス信号はスタック２１０−
２０および２１０−４０内のＲＡＭチップに転送される
。

さらに、信号Ｑ２ＴＲ８ＴＯＯＯに応じてマルチブレフ
サ回路２０７−７６によって選択されたＱ２カウンタ２
０７−７４からの信号ＢＳＡＤ２０２１０およびＢＳＡ
Ｄ１９２１０はデコードされ、スタック２１０−２０お
よび２１０−４０内のＲＡＭチップに転送される。

セクション２０７−７のキ：ｓ、−２回路内に蓄積され
る非バーストリクエストのメモリリクエストアドレスに
よって、メモリロケーション対の内容は信号ＭＥＲＥＡ
ＤＯ１０およびＭＯＲＥＲＤＯ１０に応じて読出され、
信号ＢＳＤＣＮＮＩＩＯの２”部によって指定された・
ぐスサイクルの第２０Ａ中前記の方法で転送される。

セクション２１１の回路によって発生されたＭＹＤＣＮ
ＮＯＩＯは、転送のりクエスタの信号を出すと、ライン
ＢＳＤＣＮＮを強制的に２進″１”にする。

バーストモードフリ、ゾフロップ２１５−６２　ハ２進
°゛０”であるので、第６図のアンドゲート２１５−８
２　ハ２　進”　Ｏ”　ｆ信号ＵＰＣＮＱ２０００　ヲ
保持スる。次に、これは２倍巾応答信号ＤＶｉｌＲＥＳ
Ｐ１１０を強制的に２進゛０”にする。

その結果、ラインＢＳＤＢＰＬは強制的に２進ａｔ　Ｏ
ｐｐにされ、いかなる多くの転送も行なわれないことを
リクエスタに信号を出す。

第１０ａ図かられかるように、キュ−２メモリ動作サイ
クルの終了で％Ｑ２サイクルフリップフロ、７°２１５
−４４は２進″″０”状態にスイッチする。

これによって、信号ＱＩＱ２ＣＹＯＯＯは２進″１″′
にスイッチされ、・Ｑ１ｔＱ２３状態制御フリッグフロ
ップ２１５−３２をキュー１回路は次のメモリ動作サイ
クルを実行すべきであることを指示する２進″１”状態
にスイッチするように使用可能にする。

第１０＆図かられかるように、次の連続メモリ動作サイ
クル中制御装置２００−１は前記と同じ方法で第２の非
バーストリクエストに加えて・ぐ−ストリクエストの処
理を終了する。

通常、第１図のシステムはインターリーブモジュール対
に配置された１６のメモリサブシステムまで含む。

すなわち、各々の制御装置動態インターリーブされたア
ドレス指定可能なメモリロケーションの５１２にワード
を有する。それで、第１の制御装置のモジ、−ル対は第
１の１６ワードロケーシヨンを含み、それに対応する第
２の制御装置のモノニール対は次の１６ワードロケーシ
ヨンを含む（すなわち、制御装置２００−１のモジュー
ルＡおよびＣはワード０−１５を含み、−力制御装置２
００−２のモジュールＡおよびＣはワード１６−３１を
含む）メモリ制御装置、およびディスク制御装置はパス
ｌＯに加えられるので、パス１０の長さ〜すなわちリク
エスタパスサイクルが増加されるかあるいは拡張される
。

第１０ｂ図は第１０ａに関連して記載されているシステ
ムのタイプでのパス動作を拡張されたパスノパス動作と
比較する。

第１０ｂ図の上部は、パスの長さ、すなわ・ちパスサイ
クル期間がりクエスタに対して３００ｎｓであシ、第１
図のシステムによって処理される２つのバースト読出し
リクエストがあるときのパス動作を示す。

すなわち、制御装置対の各々は処理するために・ぐ−ス
ト読出しリクエストを受信する。

第１のパスサイクル中、第１のりクエスタはメモリ制御
装置Ａのためにパス１０に第１のバースト読出しリクエ
ストＲＡを加える。

したがって、第１の３００ｎ　ａ期間中、パス１０はパ
スリクエストＲＡによって占有される。

バーストリクエスタが蓄積されるやいなや、制御装置Ａ
は図示されているようにメモリ動作サイクルＡｓ　　（
使用中になる）を開始する。

次の３０Ｏｎ＠期間中、次のりクエスタは制御装置Ｂの
ためにパス１０に第２のバースト読出しリクエストＲＢ
を加える。

シ゛。

次に、これによって、制御装置Ｂは図示されているよう
にメモリ動作サイクルＢｌ（使用中になる）を開始する
。・ 第２のパスサイクルＲＢの終シで、制御装置Ａはリクエ
ストし、パス１０にアクセスを与える。

したがって、次の３００ｎｓｚＪス期間中、制御装置Ａ
は、制御装置Ａによってメモリから読出される第１のワ
ード対はパス１０に加えられるという信号をリクエスタ
に出すためにパスｌＯに第２の半バスサイクル信号ＢＳ
ＤＣＮＮを加える。

制御装置Ａはその第１のサイクルを終了し、続いて、リ
サイクル時間間隔が次のメモリサイクルＡ２を始める。

パスデータサイクルＡ１の終シで、制御装置Ｂはリクエ
ストし、パス１０にアクセスを与える。

したがって、第４の３００ｎｓパスサイクル期間中制御
装置Ｂは、制御装置Ｂによってメモリから読出される第
１のワード対はパス１０に加えられるという信号をリク
エスタに出すためにノ々スｌＯに第２の半パスサイクル
信号ＢＳＤＣＮＮを加える。

制御装置ＡがパスｌＯにアクセスを与える（第２のデー
タ動作サイクルを始める）前にパスデータサイクルＢ１
が終了されることが第１０ｂ図かられかる。この時間中
、・クス１０は他のりクエスタが制御装置の空きのキュ
ー回路へのアクセスを得るように使用可能とするような
いかなるデクティビティを有しない。

したがって、第１図のシステムはバーストリクエストお
よび非バーストリクエストの両方を処理することができ
る。

しかしながら、第１０ｂ図かられかるように、パスｌＯ
の長さが４００ｎｓまで増加さ′れると、これはもはや
不可能である。ｔＲスｌＯ上のいかなる不使用期間でな
いギャップもないことが図かられかる。

したがって、両方のバーストリクエストが終了されるま
で、第１図のシステムの他の装置（例えば、第３および
第４のディスク制御装置）は制御装置ＡおよびＢの空き
のキュー回路へのアクセスを得ることができない。

単−のディスク制御装置がバースト読出しリクエストを
開始し、メモリ制御装置による連続のワード対転送間の
期間性なわれるＣＰＵ以外の他の装置によるアクティビ
ティがあるとき、同じ状態が起る。

このようなアクティビティは低優先順位のＣＰＵが制御
装置の空きキー−回路へのアクセスヲ得ることを防止す
る。

前記のような状態では、システム性能は減少する。第１
図のシステムが本発明の装置を含むとき、第１０ｃ図お
よび第１０ｄ図は４００ｎｓのバスサイクル時間に対す
るバス動作を示す。

メモリ制御装置のバーストデークバス動作すイクル間に
生じるいかなるバスサイクルもないとき、本発明の休止
装置はメモリ制御装置の動作を変更しない。

メモリ制御装置のバスデータサイクル間に生じるパスサ
イクルがあり、使用可能であるキュー回路が満杯である
ときも同様である。

しかしながら、パスサイクルがメモリ制御装置のパスデ
ータサイクル間に生じ、使用可能であるキュー回路が満
杯でない場合、本発明の装置が休止を導入することによ
って制御装置の動作を変更する。

第１０ｃ図および第１０ｄ図に関連して、本発明の装置
が低優先順位処理装置（例えば、ｃｐｔｊ　４０）によ
ってバスアクセス／使用を著しく改良する方法が記載さ
れている。

第１０ｃ図は、単一のバースト動作が受信され、満杯で
ある１つのキュー回路を有し、他のメモリ制御装置（Ｍ
Ｂ）がバス１０へのアクセスをリクエストする第１図の
システムの１つのメモリ制御装置（ＭＡ）によって実行
されるときのパス動作を示す。

第１０ｃ図かられかるように、メモリサイクル１．２，
３，６．−７および８（例えば、信号Ｑｌｙ圓ｌが２進
＠１″である）で示されるようなメモリ制御装置ＭＡの
メモリサイクル間に起るいかなるバス使用もないとき、
いかなる休止もセクション２１１の回路によって発生し
ない。

メモリ制御装置ＭＢＩＣよるような他の装置による制御
装置ＭＡのメモリサイクル間に起るバス使用があシ、ベ
ンディングにされるいかなる他のメモリバスリクエスト
もないとき、メモリサイクル″４で示されるようにいか
なる休止もまた発生されｔ：い。

［７かしながら、メモリ制御装置ＭＡのメモリサイクル
間に起るバス使用があシ、ベンディングにされるバスリ
クエストがあるとき、セクション２１１の回路はサイク
ル５で示すように休止を発生する。

次に、前記の３つの状態が詳細に説明される。

サイクル１，２，３．６および７中、セクション２１１
０回路は下記のように作動する。

第１０ｃ図について説明する。バス１０に加えられるバ
スリクエストの結果として、制御装置ＭＡのレシーバ回
路２１３−１８又は２１３−２０は信号ＢＳＲＥＱＬＩ
ＩＯ又はＢＳＲＥＱＴＩＩＯを強制的に２進″１＃にす
る。

その後、バスｌＯへのアクセスを与えられるリクエスト
装置はバスデータサイクル信号ＢＳＤＣＮＮ１００を強
制的に負にする。これによって、制御装置ＭＡのレシー
バ回路２１３−１６は信号ＢＳＤＣＮＮＩ　１０を第１
ｏｃ図かられかるように強制的に２進″１”にする。

メモリ制御装置ＭＡがメモリ動作サイクル′（すなわち
信号ＭＥＭＢＵＺＯＯＯが２進″１”である）を実行し
ないと仮定すると、第７図のノアゲート２１１−１８に
よって信号ＭＹＲＥＱＣＯ１０は２進″０＃のままであ
る。

したがって、２進″０”は信号ＢＳＤＣＮＮ１１０を２
進″′１＃にスイッチするに応じて休止フリップフロラ
７’２１１−２２にクロ、りされる。

その結果、信号ＰＡＵＴＲＦＯ１４）は２進″０＃であ
る。

一方、信号ＰＡＵＴＲＦＯＯＯは２進″１＃である。信
号ＰＡＵＴＲＦＯ１０の２進″０”状態はいかなる休止
７リツプフロ、グ２１１−２４を２進″０＃状態（すな
わち、信号ＰＡＵＴＲＦＯＩＯはフリラグフロッグ２１
１−２４のクリア（ＣＬＲ）端子に加えられる）に保持
しない。

第１０ｃ図かられカル！つに：、信号ＢＳＤＣＮＮＩＩ
Ｏけ信号ＭＹＳＴＢＢＯＯＯを２進″１＃から２進″０
“にスイッチする。

次に、これは、ノアグー）　２１１−１４０　　は信号
Ｂ５５ＢＳＹＯＯＯを強制的に２進“ＩＮにする結果で
ある第７図のアンドグー）　２１１−１３６の動作を禁
止する。

制御装置ＭＡの蓄積されたリクエストフリッゾ７ｏツブ
が２進″′０＃状態であるので、ナントゲート２１１−
１３４は信号ＭＹＲＥＱＲＯＯＯを２進″０”状態に保
持する。

したがって、ｍｙリクエストフリッグフロップ２１１−
１３０は２進ｎ　ＯＨ状態のままである。同様に、信号
ＭＹＳＴＢＢＯＯＯによッテ、ナンド）ｒ’−ト２１１
−１４６は信号ＰＣＮＳＥＴＯＯＯを２進″′１”にし
、制御装置ＭＡの７リツプフロツプ２１１−１５０ｔ−
２進″′Ｏｎにスイッチする。

信号ＭＹＳＴＢＢＯＯＯが反転され、群ムＣＫＲｉおへ
よびＭＹＷＡＩＴ　７リツグ７ｏツブ２１１−１２０お
よび２１１−１２２のクリア入力端子に加えられるので
、確実に２っのフリップフロップともリセットされる。

第７図および第１０ｃ図かられかるように、信号ＢＳＤ
ＣＮＮＩ　１０のスイッチに続いて６０　ｎｓすると、
制御装置ＭＡはそのＭＹＡＣＫＲフリッゾフロップ２１
１−１２０を２進″ｌ＃にスイッチする。すなわち、パ
ス１０に加えられるリクエストは第９ａ図あるいは第９
ｂ図のどちらかのフォーマットを有するメモＩＪ　ＩＪ
クエストであると仮定すると、制御装置のアドレスビッ
トは制御装置ＭＡを指定するようにコード化される。

したがって、いかなる待機条件（すなわち、信号ＷＡＩ
ＴＸＸＯＩＯは２進″０”である）もないし、そのリク
エストが制御装置ＭＡ（すなわち、信号ＭＹＡＤＧＯ１
００は２進″０”である）のだめのものであるので、ノ
アゲート２１１−１１６は信号ＡＣＫＧＥＮＯ１０を強
制的に２進″ｌ＃にする。２進″ｌ＃によってフリップ
フロップ２１１−１２０はクロ、りされる。

信号ＭＹＡＣＫＲＩ　１０が２進″ｌ”にスイッチされ
ると、それによって、Ｑｌ満杯フリップフロッゾ２１５
−１ｍは２進″′１″にスイッチされる。

この結果、Ｑ１サイクルフリップ７０ツブ２１５−４５
は２進″１″にスイッチされ、制御装置キー−１回路が
リクエストを処理すべきであることを指示する。

サラに、第６図のキュー１のバーストモードフリップフ
ロップ２１５−６０は２進″１１にスイッチし、そのリ
クエストがバーストメモリ動作を指定することを指示す
る。

第１０ｃ図かられかるように、信号ＭＹＡＣＫＲＩ　１
０によって、メモリ制御装置ＭＡは信号ＭＥＭＢＵＺＯ
ＯＯを２進“０″にする。その２進″Ｉ　ＯＮは制御装
置がメモリ動作サイクルを開始することを指示する。

信号ＭＥＭＢＵＺＯＯＯが２進″０＃状態にスイッチす
るやいなや、ノアグー）　２１１−１８は信号ＭＹ凪ｐ
ｌＯを強制的に第１０ｃ図かられかるように２進°゛１
″状態にする。

すなわち、前記のように、リクエストを蓄積したフリッ
プフロップ２１１−１０２およびｍｙリクエストフリッ
プフロップ２１１−１３０は両方とも２進“０″状態で
ある。

したがりて、信号５ＴＲＥＱＱＯＩＯおよびＭＹＲＥＱ
ＴＯ１０の両方とも２進ＩＩＯ”である。信号ＡＬＰＨ
ＵＣＯＩＯの２進″０”状態と共にこれらの信号の２進
″′０′状態の結果、信号ＭＹＲＥＱＣＯ１０は信号Ｍ
ＥＭＢＵＺＯＯＯに応じて２進″ｌ”にスイッチされる
。

メモリ制御装置ＭＡによるリクエストの肯定応答に引き
続いて、リクエスト装置はデータサイクル終了を指示す
るパスラインＢＳＤＣＮＮの状態をスイッチするように
作動する。

第１０ｃ図かられかるように、これによって、ハステー
タサイクルＢｓＤｃＮＮｌ工ｏを２進”ｌ”から２進′
０＃にスイッチされる。このようなスイ。

チングのあと、約６０　ｎｓすると、信号ＭＹＳＴＢＢ
ＯＯＯは２進ｅｌｌｌｌにスイッチされる。このとき、
パス１０の使用状態がサンプルされる。すなわち、信号
ＭＹＳＴＢＢＯＯＯは第７図の非体止フリッｆ７０ッゾ
２１１−２４にパスリクエスト信号ＢＳＲＥＱＬＩ　１
０およヒＢＳＲＥＱＴＩＩＯの状態をクロックする。

このとき未決定のいかなるリクエスト（すなわち、信号
ＢＳＲＥＱＴＩＩＯオ！び信号ＢＳＲＥＱＬＩＩＯ（７
）両方とも２進″′０″である）もないので、通常、２
進ＩＩ　１”は非体止フリッノフロッゾ２１１−２４に
クロックされる。

しかしながら、休止フリップフロップ２１１−２２はす
でにリセットされているので、非体止フリッノフＯツブ
２１１−２４は信号ＰＡＵＴＲＦＯ１０にＬつ”Ｃ２進
パ０”状態に保持される。

その上に、信号ＭＹＳＴＢＢＯＯＯのスイッチングによ
って、制御装置のメモリ肯定応答フリップフロップ２１
１−１２０は第１０ｃ図かられかるように２進″０′に
リセットされる。

第１のＱ１メモリサイクルの始めからの所定の時間間隔
で、制御装置ＭＡはその蓄積したリクエストフリップフ
ロップ２１１−１０２を２進°゛１”にスイッチする。

すなわち、蓄積されたバースト読出しリクエストによっ
て、第７図のノアグー）　２１１−１０４は信号ＩＮＲ
ＥＤＹＯＯＯを強制的に２進″ｌ”にする。

したがって、信号ＤＣＮＮＧＯ０１０の正方向へのエツ
ジによって、フリップフロップ２１１−１０２は第１０
ｃ図かられかるように２進”１″にスイッチする。

信号５ＴＲＥＱＱＯ１０が２進”ドにスイッチするやい
なや、ノアグー）　２１１−１８は信号ＭＹＲＥＱＣＯ
１６を強制的に第１０ｃ図に示されるように２進”０″
にする。

これは、制御装置ＭＡはパス１ｏへのアクセスのための
りクエ２トを始めることを指示する。

休止信号ＰＡＵＴＲＦＯＯＯは２進“１″であるので、
２進”１″を蓄積されたリクエスト信号５ＴＲＥＱＱＯ
ＩＯは遅延なしでナントゲートを通Ｙ）、ｍｙリクエス
トフリッゾフロップ２１１−１３０を２進１１″にスイ
ッチする。

第１０ｃ図かられかるように、ｍｙリクエスト信号ＭＹ
ＲＥＱＴＯ１０が反転され、制御装置ＭＡのドライバー
回路２１３−１４によって信号ＢＳＲＥＱＴＯＯＯとし
てパス１０に加えられる。

第８図かられかるように、レシーバ回路２１３−２０は
信号ＢＳＲＥＱＴＯＯＯを反転し、第７図の非体止フリ
ッゾフロッｆ　２１１−２４に入力としてその信号を加
える。

パス１０へのアクセスをリクエストするいかなる高優先
順位制御装置もないと仮定すると、信号ＭＹＲＥＱＴ０
１０によって、ナントゲート２１１−１４６は信号ＤＣ
ＮＳＥＴＯ００を強制的に２進＠０＃にする。

第１０ｅ図かられかるように、これによって、制御装置
ＭＡのｍｙサイクルフリッゾフロッゾ２１１−１５０は
２進”１″にスイッチされる。信号ＭＹＤＣＮＮＯ１０
・−は反転され、ドライバー回路２１３−１０によって
信号ＢＳＤＣＮＮ１００としてパス１０に加えられる。

この結果、レシーバ回路２１３−１６は信号ＢＳＤＣＮ
ＮＩＩＯを強制的に第１０ｃ図に示されるように２進“
１″にする。

信号ＢＳＤＣＮＮＩＩＯの正方向への転移点で８、信号
ＭＹＲＥＱＣＯ１０の２進ｓ　Ｏｓ状態は休止フリップ
フロップ２１１−２２にクロックされる。

したがグて、信号ＰＡＵＴＲＦＯ１０は２進１０２のま
まである。

第１０ｃ図かられかるように、信号ＭＹＤＣＮＮＯ１０
の正方向へのエツジによって、蓄積されたリクエストフ
リップフロップ２１１−１０２は２進”０”にスイッチ
される。

信号５ＴＲＥＱＱＯＩＯによって、第７図のノアグニト
２１１−１８は信号ＭＹＲＥＱＣ０１０を２進”１″状
態にスイッチされる。

蓄積されたリクエストフリップフロップ２１１−１０２
が２進＠０＃にスイッチするやいなや、これによって、
ｍｙリクエストフリッゾフロッ７″２１１−１３０は２
進＠０”にクリアされる。この結果、ナンドグー）　２
１１−１４６は信号ＤＣＮＳＥＴＯＯＯを強制的に２進
″１２にし、フリツノフロップ２１１−１５０を信号Ｄ
ＣＮＲＥＳＯＯＯを受信するさい２進”１”状態にスイ
ッチすることを許す。

第１０ｃ図かられかるように、信号ＭＹＤＣＮＮＯ１０
は２進″０１にスイッチすると、これはパスラインＢＳ
ＤＣＮＮを強制的に正にする。その正にする結果、信号
ＢＳＤＣＮＮＩ　１０は強制的に２進°ｏ＃にされる。

これはデータサイクルの終シの信号を出す。

さらに、信号ＭＹＤＣＮＮＯ１０によって、制御装置風
は信号ＭＥＭＢＵＺＯＯＯを２進“１″にスイッチされ
る。

２進゛１″になる結果、信号ＱＩＣＹＣＬＯＩＯは２進
゛０＃にスイッチされる。

信号ＢＳＤＣＮＮＩＩＯが２進＠０＃にスイッチ後約６
０ｎ８たつと、構号ＭＹＳＴＢＢＯＯＯは２進゛０”か
ら２進“１”にスイッチする。

これは、通常、信号ＢＳＲＥＱＬＯＯＯおよびＢＳ即虹
０００の状態を非休止フリップフロッグ２１１−２４に
クロックする。

しかしながら、信号ＰＡＵＴＲＦＯＯＯは２進“０″で
あるので、非休止フリ、ゾフロッグ２１１−２４は第１
０ｃ図かられかるようにその２進゛０＃状態のままであ
る。

前記から、メモリ制御装置ＭＡはメモリ動作サイクル中
休止を発生しない。その場合、制御装置はいかなるパス
使用も発生しないということを検出する。

パスの状態は信号ＭＴＳＢＢＯＯＯの立下シでサンプル
される。その信号は非同期パスデータサイクル信号ＢＳ
ＤＣＮＮＩ　１０が２進′″１＃から２進°０″にスイ
ッチして６０ｎ８後発生する。

この時にパス１０にはいかなる他のパスリクエストも生
じないので、回路２１１−１０は休止を発生しない。

したがって、パス１０をアクセスするためのリクエスト
を発生するとき、制御装置ＭＡにはいかなる遅延も生じ
ない。同様なことがメモリサイクル２，３．６，７およ
び８に対してあてはまる。

第４のメモリサイクル中、メモリ制御装置ＭＡはパスリ
クエスト信号ＢＳＲＥＱＴＯＯＯを強制的に負にするパ
ス１０をアクセスする。

これによって、第８図のレシーバ回路２１３−２０は信
号ＢＳＲＥＱＴＩＩＯを強制的に２進”１″にする。

さらに、メモリ制御装置ＭＢは最高位の優先順位を有す
ると仮定すると、その後、それは・ぐスデータサイクル
信号ＢＳＤＣＮＮ１００を強制的に第１．　Ｏｃ図に示
されるように負５、にする。

第１０ｃ図から、メモリ制御装置ＭＡはパスリクエスト
（すなわち、いかなる蓄積されたりクエストもない）を
発生するプロセスにないので、信号ＭＹＲＥＱＣ０１０
は非同期パスデータサイクル信号ＢＳＤＣＮＮＩＩＯ（
ＭＢ）が２進“１＃にスイッチする時に２進“ｌ“であ
る。

この結果、２進′１″は休止フリラグフロップ２１１−
２２にクロックされる。そして、この結果、信号ＰＡＵ
ＴＲＦＯＯＯは２進°１″から２進“０″にスイッチさ
れる。

第１０ｃ図かられかるように、メモリ制御装置ＭＢ（す
なわち、信号ＢＳＲＥＱＴＩＩＯおよびＢＳＲＥＱＬ　
１１Ｑの両方とも２進“０″である）に割当てられる・
ぐスデータサイクルＭＢの終了でパス１０のいかなる他
のアクティビティもない。信号ＢＳＤＣＮＮＩ　１０は
２進”Ｏ”Ｋスイッチして約６０ｎＢ後、信号ＭＹＳＴ
ＢＢＯＯＯは２進“１″にスイッチする。

これによって、パス使用を示す信号ＢＳＲＥＱＥＤＯＯ
Ｏの２進゛１″状態は第ｉｏｃ図かられかるように制御
装置ＭＡの非休止フリップフロッグにクロックされる。

その結果、Ｎ０ＰＡＵＳＯＯＯ信号は２進”１＃から２
進“θ″にスイッチする。Ｎ０ＰＡＵＳＯＯＯ信号は休
止フリツプフロツプ２１１−２２を第１０Ｃ図かられか
るように２進°０″状態にリセットする。

したがりて、信号ＰＡＵＴＲＦＯＯＯは２進°１１にス
イッチされ、制御装置の蓄積されたリクエストの転送が
可能となる。信号ＰＡＵＴＲＦＯＯＯのスイッチングは
制御装置ＭＡがパス１０をアクセスできる時間よシ前に
生じるので、制御装置のｍｙリクエスト信号ＭＹＤＣＮ
ＮＯ１０を発生するのに最小の遅延が生じる。

前記から、他の装置が、制御装置ＭＡがその蓄積された
リクエストシリラグフロップ２１１−１０２をセットす
る前にパス１０をアクセスし、その後いかなる他のリク
エストもないとき（すなわち、制御装置のＭＢデータサ
イクルの終りで、信号ＢＳＲＥＱＬ１１０およびＢＳＲ
ＥＱＴＩＩＯの両方とも２進°０”である）、２進゛１
″は非休止フリップフロッグ２１１−２４にクロックさ
れる。

次に、これによって、制御装置ＭＡの休止フリッノフロ
ップ２１１−２２はリセットされる。

したがって、制御装置ＭＡの蓄積されたりクエストがバ
ス１０に転送される時間だけ、そのリクエストは休止フ
リップフロップ２１１−２２の前のセットによって遅延
される。

したがって、本発明の装置は、いかなる別のパス使用も
ない他のリクエストからのパス使用を生じるとき最小量
だけ制御装置ＭＡのリクエストの発生を遅らす。

第ｉｏｃ図および第１０ｄ図を説明する。本発明の装置
が、発生するバス使用／サイクルが別のバスリクエスト
によって直ちに追従されると、いかに休止を発生する。

第１０ｄ図は制御装置ＭＡの第５のメモリ動作サイクル
中発生する第１０ｃ図の信号のあ仝ものの状態を示す。

第５のサイクルの開始中、メモリ制御装置ＭＡはバスリ
クエストを発生する。それが発生する結果、信号ＢＳＲ
ＥＱＴＯＯＯは強制的に負にされる。

信号ＢＳＲＥＱＴ０００に応じて、レシーバ回路２１３
−２０は信号ＢＳＲＥＱＴＩＩＯを強制的に２進”１″
にする。

第１０ｄ図かられかるように、制御装置ＭＢがパス１０
へのアクセスを与えられて約６０ｎ８後、それはパスラ
インＢＳＤＣＮＮを強制的に角にする。その負にされた
結果、信号ＢＳＤＣＮＮＩＩＯは強制的に２進”１”に
される。

信号ＢＳＤＣＮＮＩＩＯのスイッチングより前に、制御
装置ＭＡは第５のメモリ動作サイクルを開始する。

その時に、制御装置はメモリ使用中信号を２進１０”に
スイッチし、Ｑ１サイクル信号ＱＩ　ＣＹＣＬＯ１０を
第１０ｅ図かられかるように２進“１″にスイッチする
。

制御装置ＭＡは蓄積されたリクエスト（すなわち、信号
５ＴＲＥＱＱＯＩＯオ！びＭＹＲＥＱＴＯＩＯ７５ｒ　
２進−ｏ”である）を処理し始めないので、ノアダート
２１１−１８は２進“０＃にスイッチされる信号ＭＥＭ
ＢＵＺＯＯＯに応じて信号ＭＹＲＥＱＣＯ１０を２進”
１″にスイッチするように作動される。

したがって、信号ＢＳＤＣＮＮＩ　１０の正方向への転
移点で２進“１″は制御装置ＭＡの休止フリラグフロッ
プ２１１−２２にクロックされる。

第１０ｄ図かられかるように、これは信号ＰＡＵＴＲＦ
ＯＯＯを２進１１″から２進＠ｏ＃にスイッチする。

メモリ制御装置ＭＢに割当てられたデータサイクルの終
りで、制御装置はラインＢＳＤＣＮＮを負値から正値に
スイッチする。

これによって、制御装置ＭＡのレシーバ回路２１３−１
６は信号ＢＳＤＣＮＮＩＩＯを強制的に第１０ｃ図に示
されるように２進１０ｍにする。

約６０ｎ８後、信号ＭＹＳＴＢＢＯＯＯは２進“１”に
スイッチする。

その時に、バス１０は使用のためにサンプルされる。第
１０ｃ図および第１０ｄ図の信号ＢＳＲＥＱＴＯＯＯの
状態によって指示されるようにパス１０に別のアクティ
ビティがあるので、セクション２１３からの信号ＢＳＲ
ＥＱＴＩＩＯは２進°１＃のままである。

これによって、第７図の信号ＢＳＲＱＥＤＯＯＯは２進
゛０＃のままにされる。

信号ＦｉｌｌＹＳＴＢＢＯ００の立下シで、２進“０″
は非休止フリ、ゾフロップ２１１−２４にクロックされ
る。

非休止信号Ｎ０ＰＡＵＳＯＯＯは第１０ｃ図および第１
０ｄ図で示されるように２進゛１＃のままである。

第１０ｄ図かられかるように、信号ＰＡＵＴＲＦＯＯＯ
は、２進１０”のとき、第７図のナンドダート２１１−
１３２が蓄積されたリクエスト信号５ＴＲＥＱＱＯＩＯ
をイネーブルにすること、ｍｙリクエストフリップ７０
ツブ２１１−１．３０を２進”１”にスイッチすること
、を禁止する。

したがって、これは第１０ｄ図に示されるように約１バ
スサイクル間制御装置ＭＡの信号ＭＹＤＣＮＮＯ１０（
次のデータサイクルの始ま！ｌｌ）の発生を遅らす。

第１０ｄ図かられかるように、メモリ制御装置ＰｗＩ　
Ａがその蓄積されたリクエストフリップフロッ７’２１
１−１０２を２進“１″にスイッチするやいなや、これ
によって、ノアグー）　２１１＝１８は信号ＭＹＲＥＱ
ＣＯ１０を強制的に２進”０″にする。リクエスト装置
がパス１０へのアクセスを与えられるやいなや、その装
置はパスラインＢＳＤＣＮＮを強制的に負にする。これ
によって、制御装置ＭＡのレシーパ１ｉ’ｌｌ路２１３
−１６は信−Ｉ　ＢＳＤＣＮＮＩ　１０を強制的に第１
０ｃ図および第１０ｄ図に示されるように２進”１″に
する。

これによって、信号ＭＹＲＥＱＣＯＩＯの２進“０＃状
態は制御装置ＭＡの休止フリップフロップ２１１−２２
にクロックされる。これによって、信号ＰＡＵＴＲＦＯ
ＯＯは第１０ｃ図および第１０ｄ図に示されているよう
に２進”１″状態にスイッチされる。

信号ＰＡＵＴＲＦＯＯＯが２進°１″であるとき、ナン
トゲート２１１−１３２は、パス使用中信号Ｂ５５ＢＳ
ＹＯＯＯが２進′１″にスイッチするやいなや、ｍｙ　
’Ｊクエストフリップフロッゾ２１１−１３０を２進“
１”状態にスイッチすることができない。

これは、パスリクエスト信号ＢＳＲＥＱＴＩＩＯが２進
“θ″状態スイッチするやいなや起こシ、いかなるパス
１０への別のアクティビティも・ない信号を出す。

第１０ｄ図かられかるように、リクエスト装置のデータ
サイ久ル（Ｂ）の終了で、パスラインＢＳＤＣＮＮは正
状態にスイッチされる。

次に、これによって、制御装置ＭＡのセクション２１３
は信号ＢＳＤＣＮＮＩＩＯを２進゛０”状態にスイッチ
される。

約６０ｎＢ後、これによって、信号ＭＹＳＴＢＢＯＯＯ
は２進′１″から２進°０″状態にスイッチされる。

再び、パス１０の使用状態はサンプリングされる。

第１０ｄ図かられかるように、いがなる別のパスリクエ
ストもないので、信号ＢＳＲＥＱＴＩＩＯおよびＢＳＲ
ＥＱＬＩＩＯ（７）両方が２進゛ｏ＃である。２進”１
．”は第１０ｄ図に示されるように信号ＭＹＳＴＢＢＯ
ＯＯの立下シに応じて非休止フリップフロップ２１１−
２４にクロックされる。

休止フリップフロップ２１１−２２はすでに２進＠０２
状態にリセットされているので、第１０ｄ図に示されて
いるように信号ＰＡＵＴＲＦＯＯＯの状態にいかなる変
化もない。

第１０ｄ図かられかるように、信号ＭＹＲＥＱＴ　１１
０によって、制御装置ＭＡは信号ＢＳＲＥＱＴＯＯＯを
強制的に負にする。

制御装置ＭＡがパス１０へのアクセスを与えられると、
それはフリップフロップ２１１−１５０　全２進゛１″
にスイッチする。

これは信号ＭＹＤＣＮＮＯ１０を強制的に２進“１”に
し、ラインＢＳＤＣＮ　Ｎを強制的に負にする。

次ニ、コレは信号ＢＳＤＣＮＮＩＩＯを第１０ｄ図に示
されるように２進”１″にスイッチする。

この結果、制御装置の蓄積されたリクエストフリラグフ
ロップ２１１−１０２はリセットされる。

信号５ＴＲＥＱＱＯＩＯが２進°０″にスイッチすると
、これによっ゛て、ナンドダート２１１−１３４は信号
ＭＹＲＥＱＲＯＯＯを強制的に２進゛０″にする。

そのときに、制御装置のｍｙリクエストフリップフロッ
ゾ２１１−１３０は第１０ｄ図に示されているように２
進１０″にリセットされる。２進゛０”にスイッチされ
る信号ＭＹＲＥＱＴＯＩＯによって、ナンドダート２１
１−１４６は信号ＤＣＮＳＥＴＯＯＯを２進＠１”にさ
れる。これによって、フリップフロップ２１１−１５０
は前記のように信号ＤＣＮＲＥＳＯＯＯによって２進゛
０”にスイッチされる。

制御装置ＭＡのデータサイクルの終シで、信号ＭＹＤＣ
ＮＮＯ１０を２進”０″にスイッチすることによって信
号を出し、ラインＢＳＤＣＮＮは正状態に復帰する。

この結果、信号ＢＳＤＣＮＮＩ　１０は２進１０′にス
イッチする。

更に、そのときに、制御装置ＭＡはメモリ使用中信号Ｍ
ＥＭＢＵＺ　Ｏ００を第１０ｄ図に示されるように２進
１１′する。

ソノトキニ、信号ＭＹＲＥＱＣＯ１０ハ２進′″Ｏｍニ
スイッチされる。

前記から、本発明の装置は、別のパスリクエストに続く
パス使用が生じると、制御装置のデータ動作サイクルの
始まりを遅らすようにいかに作動するのかがわかる。

これはメモリ制御装置内の使用可能なキュー回路へのリ
クエスト装置のアクセスを可能にする。

多くの変更が本発明の好ましい実施例になされることが
わかる。

例えば、キュー回路の数およびパスリクエストネットワ
ークの数は増加される。

本発明の最上の形式が法律の規定に従って図示され説明
される一方、いくつかの変更が添付される特許請求の範
囲に説明されるようｊに本発明の精神を逸脱することな
く行なわれる。

【図面の簡単な説明】

第１図は本発明の制御装置を含むシステムを形成するブ
ロック線図である。第２図は第１図の装置の各々に接続
する非同期パス１０のラインの詳細図である。第３図は
第１図のメモリサブシステム２０−１を形成するブロッ
ク線図である。第４図〜第８図は第３図のメモリサブシ
ステム２〇−１の相異る部分のより詳細な図である。第
９ａおよび第９ｂ図は第１図のメモリサブシステム２０
−１に加えられるメモリリクエストのアドレス形式であ
る。第１０ａ〜第１０ｄ図は本発明の装置の動作を説明
するのに使用されるタイミング図である。 １０・・・バス、２０．３０・・・メモリサブシステム
、４０・・・中央処理装置、５０・・・ディスク制御装
置、２００　、３００・・・メモリ制御装置。

Claims (1)

1. 【特許請求の範囲】 （１）　　複数のメモリコマンド発生装置およびパスに
   接続され、各々は複数のメモリモジュール装置の動作を
   制御するだめの制御装置を含み、該制御装置は該複数の
   メモリコマンド発生装置から受信されたメモリリクエス
   トを蓄積し、処理するためのキー−回路手段を含む複数
   のメモリサブシステムを具備するデータ処理システムに
   おいて、前記制御装置の各々はさらに、 パス動作サイク化の間にデータワードを転送するための
   信号を発生するため該パスネットワークに結合されるパ
   ス制御回路手段と、 前記キュー回路手段、前記パスおよび前記バス制御回路
   手段、に結合された休止制御回路手段とを有し、その休
   止制御回路手段は前記パスの使用を監視するための監視
   手段を含み、その監視手段は、データ転送動作と並行し
   て新しいリクエストを処理するために使用可能であると
   き、前記キュー回路手段への前記複数のコマンド発生装
   置のアクセスをイネーブルにするだめの該データ転送動
   作の所定のタイプ中に生じる連続パスサイクル間の時間
   を長くするように前記バス制御回路手段を条件づけるた
   めの所定のパス使用タイプを検出するさい出力信号を発
   生するように作動されることを特徴とするデータ処理シ
   ステム。 （２）前記キュー回路手段は： そのキ為−回路手、段によって処理されるメモリリクエ
   ストのタイツが前記所定のデータ転送動作タイプを指定
   するのか、指定しないのかどうかを示す信号を発生する
   だめ前記パスに結合された制御指示論理回路手段と； 前記キー−回路手段が満杯であるのか、満杯でないのか
   どうかを示す信号を受信するため前記キュー回路手段に
   結合されたリクエスト指示論理手段とを含み：そして 前記休止制御手段はさらに： 前記制御指示論理回路手段および前記リクエスト指示論
   理手段に結合された論理回路手段を有し、その論理回路
   手段は、前記キュー回路手段が満杯でなく且つ前記制御
   装置が前記所定の転送動作タイプを処理中であることを
   指示するモード信号を発生するよう作動され、そのモー
   ド信号は、前記監視手段が前記所定のパス使用タイプを
   検出するとき前記出力信号を発生するよう前記休止制御
   手段を条件づけることを特徴とする特許請求の範囲第（
   １）項記載のシステム。 （３）前記監視手段は、 前記バスおよび前記パス制御回路に結合され、前記所定
   のパス使用タイプに対応する前記バス上の未決定パスリ
   クエストの存在を示す前記パスからの信号によって転送
   メモリサイクルの終シで第１の状態にスイッチされる第
   １の双安定手段を含むことを特徴とする特許請求の範囲
   第（２）項記載のシステム。 （４）前記休止制御手段はさらに、 前記論理回路手段、前記パス制御回路および前記第１の
   双安定手段に結合され、前記第１の双安定手段が前記第
   １の状態であるとき前記モード信号に応じて所定の状態
   にスイッチされ、所定の状態であるとき前記連続パスサ
   イクル間の時間を長くするように前記パス制御回路を条
   件づけるだめの前記出力信号を発生する第２の双安定手
   段を含むことを特徴とする特許請求の範囲第（２）項記
   載のシステム。 （５）前記論理回路手段はさらに複数の入力と１つの出
   力を有するゲート回路手段を含み、前記出力は前記第２
   の双安定回路手段に接続され、第１の入力は前記モード
   信号を受信するように接続され、第２の入力は前記制御
   装置のメモリ使用中状態を指示する第１の信号を受信す
   るように結合され、第３および第４の入力は前記パス制
   御回路に結合され、前記第３の入力は、前記制御装置が
   蓄積されたメモリリクエストを有していることを指示す
   るための第２の信号を受信するように接続され、前記第
   ４の入力は、いつ前記制御装置が前記蓄積されたメモリ
   リクエストを処理するためのパスサイクルをリクエスト
   することを指示するための第３の信号を受信するように
   接続され、前記ゲート回路手段は前記モード信号に応じ
   て前記第２の双安定手段の前記所定状態へのスイッチを
   禁止するように前記第２の入力、第３の入力および第４
   の入力に加えられる前記信号の状態によって条件づけら
   れることを特徴とする特許請求の範囲第（４）項記載の
   システム。 （６）　　前記制御装置がある動作サイクルの実行にお
   いてビジーでないことを、前記第１の信号が指示してい
   るとき、前記ゲート回路手段は前記スイ、チングを禁止
   することを特徴とする特許請求の範囲第（５）項記載の
   システム。 （７）前記第２の信号が前記制御装置は蓄積されたバス
   リクエストを有しないことを指示しているとき、前記ゲ
   ート回路手段は前記スイッチングを禁止することを特徴
   とする特許請求の範囲第（５）項記載のシステム。 （８）　　前記第３の信号が前記制御装置はすでにパス
   動作サイクルをリクエストしていることを指示している
   とき、前記ゲート回路手段は前記スイッチングを禁止す
   ることを特徴とする特許請求の範囲第（５）項記載のシ
   ステム。 （９）前記パス制御回路は： 前記キュー回路手段に結合され、前記制御装置のキュー
   回路手段が蓄積されたメモリリクエストを有しているこ
   とを、指示するために所定の状態にスイッチされる第１
   の双安定リクエスト蓄積手段と； その第１の双安定リクエスト蓄積手段と直列に結合され
   、前記休止制御手段および前記バスに結合された第２の
   双安定蓄積手段とを有し、その第２の双安定蓄積手段は
   前記休止制御手段からの前記出力信号がない所定の状態
   であるとき、前記連続バス動作サイクル以内の次のメモ
   リ制御装置のバスサイクルの開始を禁止するため所定の
   状態にスイッチするように前記第１の双安定リクエスト
   蓄積手段によって条件づけられ、また蓄積された前記メ
   モリリクエストに応じて前記所定の状態へのスイッチン
   グを前記出力信号によって禁止され、それによって前記
   使用可能なキュー回路手段へのアクセスを可能とする次
   のメモリ制御装置のパス動作サイクルを遅延することを
   特徴とする特許請求の範囲第（４）項記載のシステム。 ０Ｉ　　前記パス制御回路はさらに： 前記第２の双安定リクエスト蓄積手段および前記パスに
   結合されたパス優先順位回路の解決手段と； 前記パス優先順位回路の解決手段および前記パスに結合
   された双安定データサイクルリクエスト装置とを有し、 その双安定データサイクルリクエスト装置は、前記パス
   優先順位回路の解決手段が前記制御装置は前記パスへの
   アクセスを有することを検出するとき、前記第２の双安
   定リクエスト蓄積手段の前記所定の状態へのスイッチン
   グに応じて前記バス優先順位回路の解決手段によって前
   記所定の状態にスイッチされ、前記双安定データサイク
   ルリクエスト装置はさらに所定の状態のとき、前記制御
   装置が前記装置のリクエスト中のものへの転送のため前
   記パスにデータワードを供給していることを指示するた
   め前記次のメモリ制御装置のパスサイクル期間中前記パ
   スに信号を加えるように作動することを特徴とする特許
   請求の範囲第（９）項記載のシステム。 ａリ　　複数のメモリコマンド発生装置および非同期共
   通のパスネットワークに接続する複数のメモリ制御装置
   から構成され、各制御装置は複数の相異るメモリリクエ
   ストのタイプに応じて多数のメモリモジュール装置の動
   作を制御し、各リクエストは１つあるいはそれ以上のパ
   ス動作サイクルを必要とし、該制御装置は前記複数のメ
   モリコマンド発生装置から受信されるメモリリクエスト
   を蓄積するため少なくとも一対のキー−回路を含むデー
   タ処理システムにおいて、前記制御装置の各々はさらに
   ： パス動作サイクルにデータを転送するための信、号を発
   生するため前記パスネットワークに結合されるパス制御
   回路と； 前記キュー回路対、前記パスおよび前記パス制御回路に
   結合された休止制御回路手段とを有し、その休止制御回
   路手段は所定のバス使用のタイプのため前記パスの使用
   を監視する手段、その監視する手段は動作モードタイプ
   中前記も一回路が満杯でないとき、前記キュー回路のう
   ちの使用可能な回路への前記複数のコマンド発生装置の
   アクセスを可能にするため連続するパス動作サイクル間
   の時間を長くするよう前記パス制御回路を条件づけるた
   めの出力信号の発生を前記休止制御回路手段に生じさせ
   るように作動されることを特徴とするデータ処理システ
   ム。 α埠　前記キー−回路対は： そのキュー回路のうちの１つの回路によって処理される
   メモリリクエストのタイプが前記所定の転送動作モード
   を指定するのか指定しないかどうかを示す信号を発生す
   るため前記パスに結合された制御指示器論理回路手段と
   ； “前記キュー回路が満杯であるか満杯でないかどうかを
   指示する信号を受信するための前記キー−回路に結合さ
   れたリクエスト指示器論理手段とを含み； 前記休止制御手段はさらに： 前記制御指示器論理回路手段および前記リクエスト指示
   器論理手段に結合され、前記キュー回路の１つが満杯で
   なく、前記制御装置が転送動作の前記所定のタイプを処
   理していることを指示するモード信号を発生するように
   作動される論理回路手段を含み、 前記モード信号は、前記監視する手段が前記所定のパス
   使用のタイプを検出上ているとき前記出力信号を発生す
   るように前記休止制御手段を条件づけることを特徴とす
   る特許請求の範囲第（１１項記載のシステム。 （２）前記監視する手段は前記パスおよび前記パス制御
   回路に結合された第１の双安定手段を含み、その双安定
   手段は前記所定のバス使用のタイプに対応する前記パス
   に未決定のパスリクエストの存在を指示する前記パスか
   らの信号によって転送メモリサイクルの終シで第１の状
   態にスイッチされることを特徴とする特許請求の範囲第
   （２）項記載のシステム。 Ｃ４前記休止制御手段はさらに： 前記論理回路手段、前記ノ々ス制御回路および前記第１
   の双安定手段に結合された第２の双安定手段を含み、 その第２の双安定手段は前記第１の双安定手段が第１の
   状態、であるとき前記モード信号に応じて所定の状態に
   スイッチされ、またその第２の双安定手段は所定の状態
   のとき、前記連続するパスサイクル間の時間を長くする
   ように前記パス制御回路を条件づけるだめの前記出力信
   号を発生することを特徴とする特許請求の範囲第（ロ）
   項記載のシステム。 α→　前記論理回蕗手段はさらに、複数の入力と１つの
   出力を有するゲート回路手段を含み、前記出力は前記第
   ２の双安定回路手段に接続され、第１の入力は前記モー
   ド信号を受信するように接続され、第２の入力は前記制
   御装置のメモリ使用中状態を指示する第１の信号を受信
   するように結合され、第３および第４の入力は前記パス
   制御回路に結合され、前記第３の入力は前記制御装置が
   いつ蓄積されたメモリリクエストを有していることを指
   示するだめの第２の信号を受信するように接続され、前
   記第４の入力は前記制御装置が前記蓄積されたメモリリ
   クエストを処理するだめのパスサイクルをリクエストす
   ることを指示するための第３の信号を受信するように接
   続され、前記ゲート回路手段は前記モード信号に応じて
   前記所定の状態への前記第２の双安定手段のスイッチン
   グを禁止するため前記第２の入力、第３の入力および第
   ４の入力に加えられる前記信号の状態によって条件づけ
   られることを特徴とする特許請求の範囲第αゆ項記載の
   システム。 ＱＱ　　前記第１の信号が、ある動作サイクルの実行に
   おいて前記制御装置がビジーでないことを指示している
   とき、前記ゲート回路手段は前記スイッチングを禁止す
   ることを特徴とする特許請求の範囲第（ハ）項記載のシ
   ステム。 αの　前記第２の信号が前記制御装置が蓄積されたパス
   リクエストを有していないことを指示しているとき前記
   ゲート回路手段は前記スイッチングを禁止することを特
   徴とする特許請求の範囲第Ｃ１→項記載のシステム。 ０榎　前記第３の信号が前記制御装置がすでにパス動作
   サイクルを要求していることを指示しているとき、前記
   ゲート回路手段は前記スイッチングを禁止することを特
   徴とする特許請求の範囲第（ト）項記載のシステム。 α呻　前記パス制御回路は： 前記キー−回路に結合され、前記制御装置のも一回路の
   １つが蓄積されたメモリリクエストを有していることを
   指示するため所定の状態にスイッチされる第１の双安定
   リクエスト蓄積手段と；前記第１の双安定リクエスト蓄
   積手段と直列に結合され、前記休止制御手段および前記
   パスに結合された第２の双安定手段とを有し、 その第２の双安定蓄積手段は前記休止制御手段からの前
   記出力信号のない前記所定の状態であるとき、前記連続
   するパス動作サイクル内の次のメモリ制御装置のパスサ
   イクルの開始を始めるために所定の状態にスイッチされ
   るように前記第１の双安定リクエスト蓄積手段によって
   条件づけられ。 また前記第２の双安定リクエスト蓄積手段は蓄積された
   前記メモリリクエストに応じて前記所定の状態へのスイ
   ッチジグを前記出力信号によって禁止され、前記使用可
   能なキュー回路へのアクセスを動作可能にする前記次の
   メモリ制御装置のパス動作サイクルの開始を遅延するこ
   とを特徴とする特許請求の範囲第ａ◆項記載のシステム
   。 （イ）前記パス制御回路はさらに： 前記第２の双安定リクエスト蓄積手段および前記パスに
   結合されたパス優先順位回路の解決手段、と　； 前記パス優先順位回路の解決手段および前記パスに結合
   された双安定データサイクルリクエスト装置とを有し、 その双安定データサイクルリクエスト装置は、前記パス
   優先順位回路の解決手段が前記制御装置が前記パスへの
   アクセスを有することを検出するとき前記所定の状態へ
   の前記第２の双安定リクエスト蓄積手段のスイッチング
   に応じて前記パス優先順位回路の解決手段によって前記
   所定の状態にスイッチされ、またその双安定データサイ
   クルリクエスト装置は所定の状態のとき、前記制御装置
   が前記装置のうちのリクエスト中のものへの転送のため
   前記パスにデータワードを供給していることを指示する
   ため前記法のメモリ制御装置のパスサイクル期間中前記
   パスに信号を加えるように作動されることを特徴とする
   特許請求の範囲第α１項記載のシステム。 ｅ心　　複数のメモリコマンド発生装置および複数のメ
   モリ制御装置から構成され、その各々は個々に非同期共
   通パスネットワークに接続され、各制御装置は１つある
   いはそれ以上のパスの動作サイクルを要求する前記メモ
   リコマンド発生装置によって発生される複数の相異るメ
   モリリクエストのタイプに応じて複数のメモリモジー−
   ル装置の動作を制御するデータ処理システムにおいて、
   各制御装置はさらに： その各々が複数のメモリリクエストの相異るリクエスト
   を受信するため前記メモリモジュールおよび前記パスに
   共通に結合され、かつ１つのリクエストに応じて前記ゲ
   クエストに従って前記メモリモジュールの動作を制御す
   るように作動される複数のキー−回路と； 前記複数のキュー回路の各々および前記パスに結合され
   、前記キュー回路に蓄積された前記メモリリクエストの
   うちの相異るリクエストを処理するため複数のキュー回
   路のうちの相異る回路を動作可能にするキュー制御手段
   と； パス動作サイクルにデータを転送するだめの信号を発生
   するためパスネットワークに結合されたパス制御回路と
   ；および、 前記複数のキー−回路、前記パスおよび前記バス制御回
   路に結合され、前記パスの使用を監視するための監視手
   段を持った休止制御回路手段とを含み、 その休止制御回路手段は、前記キー−回路が満杯でなく
   、前記キュー回路の１つが所定のメモリリクエストのタ
   イプを処理しているとき、前記も一回路のうちの使用可
   能なものへの前記複数のコマンド発生装置のアクセスを
   可能にするため前記所定のメモリリクエストのタイプに
   関連した連続するパスサイクル間の時間を長くするため
   前記バス制御回路を条件づけ名ための出力信号を発生す
   るように作動することを特徴とするデータ処理システム
   。 （イ）　前記休止制御手段はさらに： 制御指示器論理回路手段およびリクエスト指示器論理手
   段に結合され、前記キュー回路が満杯でなく、前記制御
   装置が所定のリクエストのタイプを処理していることを
   指示するモード信号を発生するように作動される論理回
   路手段を含み、前記監視手段が該所定のパス使用のタイ
   プを検出しているとき、前記モード信号は前記出力信号
   を発生するように前記休止制御手段を条件づけることを
   特徴とする特許請求の範囲第ｅ９項記載のシステム。 （２）前記監視手段は前記パスおよび前記バス制御回路
   に結合された第１の双安定手段を含み、その双安定手段
   は所定のパス使用のタイプに対応するパスに未決定のパ
   スリクエストの存在を指示する前記パスからの信号によ
   って転送メモリサイクルの終シに第１の状態にスイッチ
   されることを特徴とする特許請求の範囲第■項記載のシ
   ステム。 （ハ）前記休止制御手段はさらに： 前記論理回路手段、前記バス制御回路および前記第１の
   双安定手段に結合され、その第１の双安定手段が第１の
   状態であるとき、前記モード信号に応じて所定の状態に
   スイッチされ、前記所定の状態であるとき、連続するパ
   スサイクル間の時間を長くするように前記バス制御回路
   を条件づけるための出力信号を発生する第２の双安定手
   段を含むことを特徴とする特許請求の範囲第（２）項記
   載のシステム。 （２）前記論理回路手段はさらに複数の入力と１つの出
   力を有するゲート回路手段を含み、その出力は前記第２
   の双安定回路手段に接続され、第１の入力は前記モード
   信号を受信するように接続され、第２の入力は前記制御
   装置のメモリ使用中秋態を指示する第１の信号を受信す
   るように結合され、第３および第４の入力は前記パス制
   御回路に結合され、前記第３の入力は前記制御装置が蓄
   積されたメモリリクエストを有することを指示するだめ
   の第２の信号を受信するように接続され、前記第４の入
   力は前記制御装置が前記メモリリクエストを処理す゛る
   ためのパスサイクルを要求していることを指示する第３
   の信号を受信するように接続され、前記ゲート回路手段
   は前記モード信号に応じて所定の状態への第２の双安定
   手段のスイッチングを禁止するように前記第２の入力、
   第３の入力および第４の入力に加えられる該信号の状態
   によって条件づけられることを特徴とする特許請求の範
   囲第（ハ）項記載のシステム。 （ハ）　前記第１の信号が、前記制御装置がビジーでな
   く、動作サイクルを実行していることを指示していると
   き、前記ゲート回路手段は前記スイッチングを禁止する
   ことを特徴とする特許請求の範囲第（ハ）項記載のシス
   テム。 （イ）前記第２の信号が、該制御装置が蓄積されたバス
   リクエストを有していることを指示しているとき、前記
   ゲート回路手段は前記スイッチングを禁止することを特
   徴とする特許請求の範囲第（ハ）項記載のシステム。 翰　前記第３の信号が、前記制御装置がすでにバス動作
   サイクルを要求していることを指示しているとき、前記
   ゲート回路手段は前記スイッチングを禁止することを特
   徴とする特許請求の範囲第（ハ）項記載のシステム。 四　前記パス制御回路は： 前記キュー回路に結合され、前記制御装置のも一回路の
   うちの１つがいつ蓄積されたメモＩＪ　ＩＪクエストを
   有していることを指示するための所定の状態にスイッチ
   される第１の双安定リクエスト蓄積手段と； その第１の双安定リクエスト蓄積手段と直列に結合され
   、前記休止制御手段および前記バスに結合され、前記休
   止制御手段からの出力信号がない前記所定の状態である
   とき、連続するパス動作サイクル内の次のメモリ制御装
   置のパスサイクルの開始を直ちに始めるために所定の状
   態にスイッチされるように第１の双安定リクエスト蓄積
   手段によって条件づけられ、蓄積されたメモリリクエス
   トに応じて前記所定の状態へのスイッチングを前記出力
   信号によって禁止され前記キュー回路のうちの使用可能
   なものへのアクセスを動作可能にする前記次のメモリ制
   御装置のバス動作サイクルの開始を遅らせる第２の双安
   定リクエスト蓄積手段とを含むことを特徴とする特許請
   求の範囲第（ハ）項記載のシステム。 （ト）前記パス制御回路はさらに： 前記第２の双安定リクエスト蓄積手段および前記バスに
   結合されたパス優先順位回路の解決手段と、 そのバス優先順位回路の解決手段および前記バスに結合
   された双安定データサイクルリクエスト装置とを有し、 その双安定データサイクルリクエスト装置は前記バス優
   先順位回路の解決手段が、前記制御装置が前記パスへの
   アクセスを有していることを検出するとき、前記所定の
   状態への前記第２の双安定リクエスト蓄積手段のスイッ
   チングに応じて前記パス優先順位回路の解決手段によっ
   て前記所定の状態にスイッチされ、前記双安定データサ
   イクルリクエスト装置はその所定の状態であるとき、前
   記制御装置が前記装置の１つに転送するため前記バスに
   データワードを加えていることを指示するため前記次の
   メモリ制御装置のバスサイクル期間中前記パスに信号を
   加えるように作動されることを特徴とする特許請求の範
   囲第四項記載のシステム。