JPS58109945A - マイクロプロセツサの試験方法 - Google Patents
マイクロプロセツサの試験方法Info
- Publication number
- JPS58109945A JPS58109945A JP56208928A JP20892881A JPS58109945A JP S58109945 A JPS58109945 A JP S58109945A JP 56208928 A JP56208928 A JP 56208928A JP 20892881 A JP20892881 A JP 20892881A JP S58109945 A JPS58109945 A JP S58109945A
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- JP
- Japan
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- test
- microprocessor
- circuit
- control
- processor
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はマイクロプロセッサ＠に同−素子上に読取専用
メモリ（ＲＯＭ）を内蔵するマイクロプロセッサの試験
方法に関する。
メモリ（ＲＯＭ）を内蔵するマイクロプロセッサの試験
方法に関する。
（ｂ） 技術の背景
近年半導体技術とりわけ集積化技術の発達に伴い１素子
によるマイクロセッサと共にＲＯＭを機器内に組込み、
ＲＯＭの保持するプログラムによって回路の制御を行い
、従来の全〜線方式の回路シ 制御に代Ｉ小形軽量且よシ多機能を達成する手段が用い
られるようになった〇 （ｃ） 従来技術と問題点 マイクロプロセッサを実装している電気機器の試験を施
す場合、最も特徴的な方法としては従来のように外部試
験装置を使用することなく、１イクロプ四セツサに試験
プレグ２ムを実行させる効果的な手段が考えられる。電
気機器の回路を構成する例えばマイクロプロセッサ、Ｒ
ＯＭ他の半導体素子、プリント板および機器内配線はこ
れらの結合組立を施す前、それぞれの出荷工程に施され
る試験によってその品質が確認されているので結合組立
によるその電気機器拡大部分が正常に動作を行うが、出
荷試験后輸送、組立時における誤った取扱いで例えばハ
ンダブリッヅによる短絡や牟導体素子の破損によ＃）マ
イクロプロセッサとＲＯＭを結ぶデータバス、アドレス
バスおよび制御信号系等に障害があると試験プログ之ム
の起動が出来ないそこで、これを解析するため多くの試
験機器と人手を要する場合が存在し腋電気機器の試験効
率が著しく低下する欠点があった。
によるマイクロセッサと共にＲＯＭを機器内に組込み、
ＲＯＭの保持するプログラムによって回路の制御を行い
、従来の全〜線方式の回路シ 制御に代Ｉ小形軽量且よシ多機能を達成する手段が用い
られるようになった〇 （ｃ） 従来技術と問題点 マイクロプロセッサを実装している電気機器の試験を施
す場合、最も特徴的な方法としては従来のように外部試
験装置を使用することなく、１イクロプ四セツサに試験
プレグ２ムを実行させる効果的な手段が考えられる。電
気機器の回路を構成する例えばマイクロプロセッサ、Ｒ
ＯＭ他の半導体素子、プリント板および機器内配線はこ
れらの結合組立を施す前、それぞれの出荷工程に施され
る試験によってその品質が確認されているので結合組立
によるその電気機器拡大部分が正常に動作を行うが、出
荷試験后輸送、組立時における誤った取扱いで例えばハ
ンダブリッヅによる短絡や牟導体素子の破損によ＃）マ
イクロプロセッサとＲＯＭを結ぶデータバス、アドレス
バスおよび制御信号系等に障害があると試験プログ之ム
の起動が出来ないそこで、これを解析するため多くの試
験機器と人手を要する場合が存在し腋電気機器の試験効
率が著しく低下する欠点があった。
（ｄ） 発明の目的
本発明の目的はこの欠点を除去するためマイクロプロセ
ッサに簡単な試験機能を持たせ、障害の分類を可能とし
て試験効率を上ける手段を提供しようとするものである
。
ッサに簡単な試験機能を持たせ、障害の分類を可能とし
て試験効率を上ける手段を提供しようとするものである
。
（ｅ） 発明の構成
そしてこの目的状本発明におけるマイクロプロセッサの
１や１−素子内に記憶部と蚊記憶部の内容に従って素子
の内部回路および周辺回路を試験する制御手段を備え、
前記記憶部の有する試験制御用プログラムの手順および
データに従い該制御手段により素子内の緒回路機能およ
び該素子に接続する周辺回路の各機能が正しく動作して
いるかを試験すると共に、その結果を出力することを特
徴とするマイクロプロセッサの試験方法を提供すること
によって達成することが出来る。
１や１−素子内に記憶部と蚊記憶部の内容に従って素子
の内部回路および周辺回路を試験する制御手段を備え、
前記記憶部の有する試験制御用プログラムの手順および
データに従い該制御手段により素子内の緒回路機能およ
び該素子に接続する周辺回路の各機能が正しく動作して
いるかを試験すると共に、その結果を出力することを特
徴とするマイクロプロセッサの試験方法を提供すること
によって達成することが出来る。
（ｆ） 発明の実施例
以下本発明の一実施例について図面を参照しつ〜説明す
る。
る。
第１図に本発明の一実施例におけるマイクロプロセッサ
のブロック図を示す０図において、１ａＲＯ１ｉｌ！、
２は制御部、３は出力コントロール回路、４はインタ
ラプタ回路、５はインタ２ブトコントロール［Ｌ ｅは
パスコントロール回路、７はタイミングコントロール回
路、８は輪線演算エニツ） （ＡＬＵ）、９はレジスタ
、１０ｍはデータバス、１０ｂはアドレスバスおよび１
１はゲート回路でおる。
のブロック図を示す０図において、１ａＲＯ１ｉｌ！、
２は制御部、３は出力コントロール回路、４はインタ
ラプタ回路、５はインタ２ブトコントロール［Ｌ ｅは
パスコントロール回路、７はタイミングコントロール回
路、８は輪線演算エニツ） （ＡＬＵ）、９はレジスタ
、１０ｍはデータバス、１０ｂはアドレスバスおよび１
１はゲート回路でおる。
ＲＯＭ１は予め試験プログ２ムを記憶させてあシ、制御
部２のアクセスに従ってその記憶内容を読出す。制御部
２は試験の各モードを実行中試験グログラムに従って一
旦ｉイクロプロセッサ内および外の各回路機能を切離し
た後、必要部分を接続しつ一試験を行いその判定結果に
異常を検出したときは出力コントロール３をして表示信
号を送出させると共に以後の試験を中断して停止する。
部２のアクセスに従ってその記憶内容を読出す。制御部
２は試験の各モードを実行中試験グログラムに従って一
旦ｉイクロプロセッサ内および外の各回路機能を切離し
た後、必要部分を接続しつ一試験を行いその判定結果に
異常を検出したときは出力コントロール３をして表示信
号を送出させると共に以後の試験を中断して停止する。
この時図示はしな−が例えば試験用に接続した表示ユニ
ットによシ出力コントロール３の表示信号に従いその内
容を表示する。第２図に本発明の一実施例における試験
の処理手順における一例をフローチャートとして示す。
ットによシ出力コントロール３の表示信号に従いその内
容を表示する。第２図に本発明の一実施例における試験
の処理手順における一例をフローチャートとして示す。
第２図のように制御ｓ２に与える試験モードを低度な部
分から逐一拡大してマイクロプロセッサの内外について
順に試験を行いＡブロックを確認してマイクロブ覧セッ
サの基本機能を確認した後、Ｂブロックによる該マイク
ロプロセッサを装着する電気機器に固有のユーザプログ
ラムを吹行して更に高度の機能を確闘する試験を実施す
ることが出来る′０ユーザプログラムについてれ電気機
器に必要な固有のよシ多くの試験プログラムを繰返し実
施することはいう迄もない。
分から逐一拡大してマイクロプロセッサの内外について
順に試験を行いＡブロックを確認してマイクロブ覧セッ
サの基本機能を確認した後、Ｂブロックによる該マイク
ロプロセッサを装着する電気機器に固有のユーザプログ
ラムを吹行して更に高度の機能を確闘する試験を実施す
ることが出来る′０ユーザプログラムについてれ電気機
器に必要な固有のよシ多くの試験プログラムを繰返し実
施することはいう迄もない。
また以上の説明はマイクロプロセッサの同一素子上に内
蔵するＲＯＭによったが外付ＲＯＭであっても配線作業
を伴わずマイクロプロセッサのパッケージ上面にＲＯＭ
挿入ソケットを有して親子形接続を行うＲＯＭであれば
同一素子とみなし同様の手法が適用出来ることはいう迄
もない。
蔵するＲＯＭによったが外付ＲＯＭであっても配線作業
を伴わずマイクロプロセッサのパッケージ上面にＲＯＭ
挿入ソケットを有して親子形接続を行うＲＯＭであれば
同一素子とみなし同様の手法が適用出来ることはいう迄
もない。
（１１）発明の詳細
な説明したように本発明によればマイクロプロセッサ内
に従来備えてなかったＲＯＭや制御部を設は試験プログ
ラムを内蔵させて逐一構成回路および外部回路を接続し
つつ試験を行い表示信号を送出するようＫすれば従来マ
イク−プロセッサの内部また杜外部の回路を切離しが出
来ないことに伴って把握が困難であった障害の内容が各
局な処理によって的確に分類出来試験の効率を上けるこ
とが出来る。
に従来備えてなかったＲＯＭや制御部を設は試験プログ
ラムを内蔵させて逐一構成回路および外部回路を接続し
つつ試験を行い表示信号を送出するようＫすれば従来マ
イク−プロセッサの内部また杜外部の回路を切離しが出
来ないことに伴って把握が困難であった障害の内容が各
局な処理によって的確に分類出来試験の効率を上けるこ
とが出来る。
【図面の簡単な説明】
第１同社本発明の−実り例におけるマイクロプロセッサ
のプログク図、第２図は本発明の一一施例におけるマイ
クロプロセッサの試験処理手順を示す７四チヤートであ
る０ 図において１はＲＯＭ、２は制御部および３は出力コン
トロール回路である。
のプログク図、第２図は本発明の一一施例におけるマイ
クロプロセッサの試験処理手順を示す７四チヤートであ
る０ 図において１はＲＯＭ、２は制御部および３は出力コン
トロール回路である。
Claims (1)
- マイクロプロセッサの同一素子内に記憶部と該記憶部の
内容に従って素子の内部回路および周辺回路を試験する
制御手段とを備え、前記記憶部゛の有する試験制御用プ
ログ２ムの手順およびデータに従い該制御手段によシ素
子内の諸回路機能および該素子に接続する周辺回路の各
機能が正しく動作しているかを試験すると共に、その結
果を出力することを特徴とするマイクロプロセッサの試
験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208928A JPS58109945A (ja) | 1981-12-23 | 1981-12-23 | マイクロプロセツサの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208928A JPS58109945A (ja) | 1981-12-23 | 1981-12-23 | マイクロプロセツサの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58109945A true JPS58109945A (ja) | 1983-06-30 |
Family
ID=16564442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56208928A Pending JPS58109945A (ja) | 1981-12-23 | 1981-12-23 | マイクロプロセツサの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109945A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0588507A2 (en) * | 1992-08-20 | 1994-03-23 | Texas Instruments Incorporated | Method of testing interconnections between integrated circuits in a circuit |
| US7911458B2 (en) * | 2005-11-30 | 2011-03-22 | Toshiba Matsushita Display Technology Co., Ltd. | Display control circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520555A (en) * | 1978-08-01 | 1980-02-14 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit for information process system |
| JPS5676854A (en) * | 1979-11-28 | 1981-06-24 | Nec Corp | Integrated circuit device |
-
1981
- 1981-12-23 JP JP56208928A patent/JPS58109945A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520555A (en) * | 1978-08-01 | 1980-02-14 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit for information process system |
| JPS5676854A (en) * | 1979-11-28 | 1981-06-24 | Nec Corp | Integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0588507A2 (en) * | 1992-08-20 | 1994-03-23 | Texas Instruments Incorporated | Method of testing interconnections between integrated circuits in a circuit |
| EP0588507A3 (en) * | 1992-08-20 | 1998-01-21 | Texas Instruments Incorporated | Method of testing interconnections between integrated circuits in a circuit |
| US7911458B2 (en) * | 2005-11-30 | 2011-03-22 | Toshiba Matsushita Display Technology Co., Ltd. | Display control circuit |
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