JPS5810865A - ラテラルｐｎｐトランジスタおよびその製造方法 - Google Patents
ラテラルｐｎｐトランジスタおよびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/8222—Bipolar technology
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＶＬＳＩチップの製造手段を利用してサブミ
クロンバイポーラ絶縁分離トランジスタを形成して、何
白ものそのような素子を同時に製作するための新しい構
造と方法である。
クロンバイポーラ絶縁分離トランジスタを形成して、何
白ものそのような素子を同時に製作するための新しい構
造と方法である。
サブミクロン製造技術の分野の先行技術から抜粋した技
術によれば、寸法的解像度は今やシリコン上の熱成長酸
化シリコン層の厚さに匹敵するかまたはそれ以下である
。また寸法は、今や２１！拡散トランジスタに用いられ
るベース暢、すなわち０．４〜１．０マイクロメータ、
に匹敵するかまたはそれ以下である。これらの技術から
、浮遊容量と抵抗とが大きく減らされたバイポーラトラ
ンジスタのための新しい構造と方法とが、独特な組合せ
と順序によって開発され続けていることがわかる。
術によれば、寸法的解像度は今やシリコン上の熱成長酸
化シリコン層の厚さに匹敵するかまたはそれ以下である
。また寸法は、今や２１！拡散トランジスタに用いられ
るベース暢、すなわち０．４〜１．０マイクロメータ、
に匹敵するかまたはそれ以下である。これらの技術から
、浮遊容量と抵抗とが大きく減らされたバイポーラトラ
ンジスタのための新しい構造と方法とが、独特な組合せ
と順序によって開発され続けていることがわかる。
この発明はＰサブストレート上に形成された新しいラテ
ラルＰＮＰトランジスタであって、トランジスタのため
の領域に境界をつけるためにサブストレートに凹部な設
け、この凹部を介してサブストレートのトランジスタ活
性領域をＮにドープし、もとのＰサブストレートまで凹
部部分を深くし、前記凹部な介して相対した凹部の角部
分をＰ＋にドープし、そして凹部をフィールド酸化物で
充填したトランジスタである。普通の！気的接続部が、
Ｐ＋の隔てて設けられた各部およびＮにドープされたそ
の閤の部分に設けられていて、Ｎにドープされた部分は
トランジスタのベースを備え、隔てて設けられたＰ＋領
域はコレクタとエミッタとになる。
ラルＰＮＰトランジスタであって、トランジスタのため
の領域に境界をつけるためにサブストレートに凹部な設
け、この凹部を介してサブストレートのトランジスタ活
性領域をＮにドープし、もとのＰサブストレートまで凹
部部分を深くし、前記凹部な介して相対した凹部の角部
分をＰ＋にドープし、そして凹部をフィールド酸化物で
充填したトランジスタである。普通の！気的接続部が、
Ｐ＋の隔てて設けられた各部およびＮにドープされたそ
の閤の部分に設けられていて、Ｎにドープされた部分は
トランジスタのベースを備え、隔てて設けられたＰ＋領
域はコレクタとエミッタとになる。
第１図から第６Ｉｌｌの図面は、第７図の構造のための
好ましい組立方法を示しており、それは好ましい順序で
行なわれた手段によるものであり、各機、能は好ましい
特定された処理ステップによって達成されている。
好ましい組立方法を示しており、それは好ましい順序で
行なわれた手段によるものであり、各機、能は好ましい
特定された処理ステップによって達成されている。
第１図において、Ｐ型サブストレート１１はシリコンま
たはシリコンーオンーサフフイヤからなっている。サブ
、ストレート１１は１６で示すように最初随意に酸化さ
れている。そしてそれはマスクされたフォトレジスト■
１３によって響われ、化学放射線にさらされて、そして
１つのトランジス多のための活性領域１９（第２図に示
す）の境界を囲んでスロットまたは凹部を設けるために
サブストレートの部分に輪郭をひいた―域１５および１
７のフォトレジストが溶解されて除去される。
たはシリコンーオンーサフフイヤからなっている。サブ
、ストレート１１は１６で示すように最初随意に酸化さ
れている。そしてそれはマスクされたフォトレジスト■
１３によって響われ、化学放射線にさらされて、そして
１つのトランジス多のための活性領域１９（第２図に示
す）の境界を囲んでスロットまたは凹部を設けるために
サブストレートの部分に輪郭をひいた―域１５および１
７のフォトレジストが溶解されて除去される。
活性領域はフォトレジスト１３′によって―われて示さ
れている。
れている。
第２１１において、スロット２１と２３は領域１７と１
５のサブストレート１１にミリングされ、この閤飽の領
域はフォトレジスト１３および随意的酸化−によって保
護されていた。第２図に示されているスロットまたは凹
部２１および２３は単に両側で活性領域１９に境界をつ
けているだけでなく、寅はこの境界凹部またはスロット
はトランジスタ活性領域１９に完全に拡がっており、第
７図に描かれているように、スロット部分２１と２３は
領域１９の両側に境界をつけ、然るにスロット２５と２
７とが他の２つの側面に境界をつけており、全体Φ活性
領域１９は凹部またはスロットすなわち周囲の凹部によ
って境界がつけられている。
５のサブストレート１１にミリングされ、この閤飽の領
域はフォトレジスト１３および随意的酸化−によって保
護されていた。第２図に示されているスロットまたは凹
部２１および２３は単に両側で活性領域１９に境界をつ
けているだけでなく、寅はこの境界凹部またはスロット
はトランジスタ活性領域１９に完全に拡がっており、第
７図に描かれているように、スロット部分２１と２３は
領域１９の両側に境界をつけ、然るにスロット２５と２
７とが他の２つの側面に境界をつけており、全体Φ活性
領域１９は凹部またはスロットすなわち周囲の凹部によ
って境界がつけられている。
１１２１１に戻って、好ましい工程の次のステップは、
もとのＰにドープされたサブストレートのライン３７の
上のサブストレート１１の範囲内で、スロット２１と２
３の−でその真上に、Ｎにドープされた領域をｉＳ處す
るために、スロット２１と２３の中にｔｌＩまたは燐を
生成することである。
もとのＰにドープされたサブストレートのライン３７の
上のサブストレート１１の範囲内で、スロット２１と２
３の−でその真上に、Ｎにドープされた領域をｉＳ處す
るために、スロット２１と２３の中にｔｌＩまたは燐を
生成することである。
Ｐ＋−域を形成するためのＮドーピングステップに続い
て、１６および１６−で示されるように、酸化シリコン
をサブストレート１１の完全に露出された表向に成長さ
せる。もし酸化物ａ１６が初めからあったならば（第１
図に示すように）、このステップは単にその酸化物■を
厚くするものである。
て、１６および１６−で示されるように、酸化シリコン
をサブストレート１１の完全に露出された表向に成長さ
せる。もし酸化物ａ１６が初めからあったならば（第１
図に示すように）、このステップは単にその酸化物■を
厚くするものである。
第３１１では、Ｐ＋領域３１と３３を形成するためにス
ロット２１．２３を介してサブストレートの中に本つ秦
が拡散されｌＩけている。
ロット２１．２３を介してサブストレートの中に本つ秦
が拡散されｌＩけている。
次に第４１１では、スロット２１と２３とがより深くミ
ルされて、延長ｓ２１′および２３′で示されるように
、Ｐ＋にドープされた領域３１と３３よりも深くサブス
トレート１１に浸透しているまた、深められたスロット
２１と２３の内側の酸化シリコンは、その後周知の方法
によって除去される。ここにＮ型領域は３５．３５”、
３５ および３５”で示されている。サブストレート
１１のＮからｐＨ城は、今やライン３７によって大まか
に規定されている。ＮｌＩ域はスロット２１の拡張部分
２１−とスロット拡張部分２３の拡張部分２３′との真
下にあり、そしてまたＰ＋活性部分３１と３３の四の領
域を占領していることがわかるだろう。
ルされて、延長ｓ２１′および２３′で示されるように
、Ｐ＋にドープされた領域３１と３３よりも深くサブス
トレート１１に浸透しているまた、深められたスロット
２１と２３の内側の酸化シリコンは、その後周知の方法
によって除去される。ここにＮ型領域は３５．３５”、
３５ および３５”で示されている。サブストレート
１１のＮからｐＨ城は、今やライン３７によって大まか
に規定されている。ＮｌＩ域はスロット２１の拡張部分
２１−とスロット拡張部分２３の拡張部分２３′との真
下にあり、そしてまたＰ＋活性部分３１と３３の四の領
域を占領していることがわかるだろう。
第５図において、スロット２１と２３の３度目の深める
ことは、やはり好ましくはイオンミリングによってなさ
れ（−これによってスロットが底２１″と２３″へ達し
曲線３７の真下のＰサブストレート領域にまで貫通する
。この３度目の深めることは第４図の２度目の深めるこ
とで連成されてもよいが、活性領域の全体的な分−のた
めに酸化物で充填されたスロットと接触してその下に位
置しているＰｉｌｌ■を強■するために第４図と第５図
に描かれている。そしてサブストレート１１はスロット
２１と２３を完全に酸化シリコンによって満たし、酸化
シリコンの表面■５１によって覆われるために充分に酸
化され、この段間において、凹部またはスロットのシリ
コン酸化物は、この絶Ｉｌされた境界内の活性領域に形
成されているトランジスタ素子のＰ＋ＮＰ＋活性領域を
完全に電気的に絶縁するということに気付かれるであろ
う。
ことは、やはり好ましくはイオンミリングによってなさ
れ（−これによってスロットが底２１″と２３″へ達し
曲線３７の真下のＰサブストレート領域にまで貫通する
。この３度目の深めることは第４図の２度目の深めるこ
とで連成されてもよいが、活性領域の全体的な分−のた
めに酸化物で充填されたスロットと接触してその下に位
置しているＰｉｌｌ■を強■するために第４図と第５図
に描かれている。そしてサブストレート１１はスロット
２１と２３を完全に酸化シリコンによって満たし、酸化
シリコンの表面■５１によって覆われるために充分に酸
化され、この段間において、凹部またはスロットのシリ
コン酸化物は、この絶Ｉｌされた境界内の活性領域に形
成されているトランジスタ素子のＰ＋ＮＰ＋活性領域を
完全に電気的に絶縁するということに気付かれるであろ
う。
第６１１において、酸化物はエツチングによって頂上か
ら完全に剥ぎ取られており、５３のＮ＋で示された選択
的砒素Ｎ十注入をさせている。この型のドーピングを連
成する１つの方法は、Ｎ領域に低エネルギ砒素拡散を用
い、Ｎ十領域に高エネルギ砒素拡散を用いることである
。
ら完全に剥ぎ取られており、５３のＮ＋で示された選択
的砒素Ｎ十注入をさせている。この型のドーピングを連
成する１つの方法は、Ｎ領域に低エネルギ砒素拡散を用
い、Ｎ十領域に高エネルギ砒素拡散を用いることである
。
また、第６図において、メタライゼーションの■がサブ
ストレート１１の上部表面に設けられており、これはフ
ォトレジストによってカバーされてパターン化され、溶
かされて除去され、そしてＰ＋領域３１とＰ＋領域３３
に接触して示される特別な金属導体５５と５７を残して
メタライゼーションがエツチングにより除去される。同
様の方法によって、第７図に示すベースリード５９はメ
タライゼーションとパターン化の手段によって形成され
、エミッタ領域３１．コレクタ領域３３およびベース領
域５９に、第６図に示すような電極液ａｍが形成される
。
ストレート１１の上部表面に設けられており、これはフ
ォトレジストによってカバーされてパターン化され、溶
かされて除去され、そしてＰ＋領域３１とＰ＋領域３３
に接触して示される特別な金属導体５５と５７を残して
メタライゼーションがエツチングにより除去される。同
様の方法によって、第７図に示すベースリード５９はメ
タライゼーションとパターン化の手段によって形成され
、エミッタ領域３１．コレクタ領域３３およびベース領
域５９に、第６図に示すような電極液ａｍが形成される
。
第７図から、第６ＷＪは平１ｉ５−５によって切取られ
た断面図であることがわかるだろう。また、第７６１の
トランジスタは、２０ｄ’の製減を占−した４ｄＸ５ｄ
の大きさであり、ここでｄは０゜４〜１マイクロメータ
である。！直方向の寸法はベース領域５９のための最初
のｄと、ベース領域とエミッタ領域３１を隔てるための
１１２のｄと、エミッタ領域３１の幅の３番目のｄと、
電［５５とＮ十鎖域３１の端を隔てるための（ｄ ／２
＋ｄ／２）とを―え、第５１目の６は１つの凹部２５を
取囲んでいることがわかるであろう、それと直交方向の
寸法は、凹部２１の幅の第１のｄと、電極５９を隔てる
ための第２のｄと、ベース電極５９の寸法のための第３
のｄと、および凹部２３の寸法である第４のｄとからな
っている。！！約すれば、これらのバイポーラトランジ
スタは非常に小さな領域で構成され、また浮遊容−と抵
抗が非常に減少されているのである０輪台的なトランジ
スタの大きさは、トランジスタの活性領７域よりそれは
ど大きくはない、ベース−エミッタ接合容量とコレクタ
ーペース害最は非常に小さく作られている。また、ベー
スに付けられた抵抗は小さい、ベース幅は小さく形成で
きる。すなわち、０．１マイクロメータにほぼ等しく、
高利得と低過渡時間が連成することができている。また
、コレクタとエミッタ園の飽和電圧の非常に低い、対称
的なトランジスタを提供することができる。さらに、こ
のトランジスタではコレクタの抵抗が非常に小さい。
た断面図であることがわかるだろう。また、第７６１の
トランジスタは、２０ｄ’の製減を占−した４ｄＸ５ｄ
の大きさであり、ここでｄは０゜４〜１マイクロメータ
である。！直方向の寸法はベース領域５９のための最初
のｄと、ベース領域とエミッタ領域３１を隔てるための
１１２のｄと、エミッタ領域３１の幅の３番目のｄと、
電［５５とＮ十鎖域３１の端を隔てるための（ｄ ／２
＋ｄ／２）とを―え、第５１目の６は１つの凹部２５を
取囲んでいることがわかるであろう、それと直交方向の
寸法は、凹部２１の幅の第１のｄと、電極５９を隔てる
ための第２のｄと、ベース電極５９の寸法のための第３
のｄと、および凹部２３の寸法である第４のｄとからな
っている。！！約すれば、これらのバイポーラトランジ
スタは非常に小さな領域で構成され、また浮遊容−と抵
抗が非常に減少されているのである０輪台的なトランジ
スタの大きさは、トランジスタの活性領７域よりそれは
ど大きくはない、ベース−エミッタ接合容量とコレクタ
ーペース害最は非常に小さく作られている。また、ベー
スに付けられた抵抗は小さい、ベース幅は小さく形成で
きる。すなわち、０．１マイクロメータにほぼ等しく、
高利得と低過渡時間が連成することができている。また
、コレクタとエミッタ園の飽和電圧の非常に低い、対称
的なトランジスタを提供することができる。さらに、こ
のトランジスタではコレクタの抵抗が非常に小さい。
前述の工程において、イオン注入に代えてドープ材料を
用い、またはドープされる物質に代えてイオン注入ステ
ップを用いることによって、変形をなすとができる。し
かしながら、この発明の戴衰は、この発明のｌ１ｌＩと
して特許請求の範１で明らかにしたことに基づいて決定
しなければならないことを念のために申し添えておく。
用い、またはドープされる物質に代えてイオン注入ステ
ップを用いることによって、変形をなすとができる。し
かしながら、この発明の戴衰は、この発明のｌ１ｌＩと
して特許請求の範１で明らかにしたことに基づいて決定
しなければならないことを念のために申し添えておく。
第１図は１つのトランジスタが形成されるサブストレー
トの領域の断面図であって、フォトレジストがサブスト
レートに設ける凹部領域の輪郭をつけ、またトランジス
タの活性領域を保護しているのがわかる。 第２図は境界の凹部領域に沿ってスロットが設けられた
サブストレートを示し、凹部の角と底を介してサブスト
レートの活性領域に導かれたＮドーピングを示している
。 第３図は側壁のＰ＋ドーピングまたは凹部部分の角を示
している。 第４１１はＰ十領域を越えて深められたスロットまたは
凹部部分を示している。 第５図はＰ＋にドープされた領域を越えてＰにドープさ
れたサブストレートまで延ばされた凹部領域と、酸化物
によって充填された境界凹部を示している。 第６図は活性−域にドープされたサブストレート上部の
Ｎ十注入と、バターシ化およびメタライゼーシジンステ
ップの結果を示して−）る。 第７１１は１つのラテラルＰＮＰ）ランジスタの平面図
であり、境界凹部がフィールド酸化物によって満たされ
そし′（電気的Ｉ！読部を働えたエミッタ、ベースおよ
びコレクタ電橋が示されて−する。 特許出諷人 ロックウェル・インターナＦＫ３．１
トの領域の断面図であって、フォトレジストがサブスト
レートに設ける凹部領域の輪郭をつけ、またトランジス
タの活性領域を保護しているのがわかる。 第２図は境界の凹部領域に沿ってスロットが設けられた
サブストレートを示し、凹部の角と底を介してサブスト
レートの活性領域に導かれたＮドーピングを示している
。 第３図は側壁のＰ＋ドーピングまたは凹部部分の角を示
している。 第４１１はＰ十領域を越えて深められたスロットまたは
凹部部分を示している。 第５図はＰ＋にドープされた領域を越えてＰにドープさ
れたサブストレートまで延ばされた凹部領域と、酸化物
によって充填された境界凹部を示している。 第６図は活性−域にドープされたサブストレート上部の
Ｎ十注入と、バターシ化およびメタライゼーシジンステ
ップの結果を示して−）る。 第７１１は１つのラテラルＰＮＰ）ランジスタの平面図
であり、境界凹部がフィールド酸化物によって満たされ
そし′（電気的Ｉ！読部を働えたエミッタ、ベースおよ
びコレクタ電橋が示されて−する。 特許出諷人 ロックウェル・インターナＦＫ３．１
Claims (13)
- （１） Ｐにドープされたサブストレート上に形成され
たサブミクロン寸法のＰＮＰラテラルトランジスタのア
レーであって、 各トランジスタは、サブストレートのトランジスタ活性
領域をＮドープするためにＮ型ドーピングが近接したサ
ブストレートに受入れられるところのサブストレートに
陽てられて設番すられたスロットを備え、 前記スロットはフィールド酸化−で充填され、トランジ
スタが形成され、る各領域を取囲んでいて、さらに、 エミッタおよびコレクタ電極領域を備えた前記観域内の
隔てて設けられたスロットの内側はＰ＋にドープされて
おり、 前記スロットはもとのＰサブストレート内まで深く形成
されていて、 前記スロットはフィールド酸化物で充填されそしてトラ
ンジスタが形成される各領域を取囲んでおり、さらに、 Ｐ十領域から分割された前記活性領域のサブストレート
に注入され、ベース電極領域を設けるためにＮ十領域に
エンハンスされたＮドーピングと、各Ｐ＋およびＮ十電
極鎖酸に設けられたメタライゼーシジン接続部とを働え
たサブミクロン寸法のＰＮＰラテラルトランジスタの７
レー。 - （２） 前記領域は、ｄを０．４から１マイクロメータ
とした場合に、大体長さが５６で幅が４６の長方形であ
る特許請求の範囲第１項記載のトランジスタ。 - （３） Ｐ＋ドーピングの下にＰドーピングがあるよう
にし、Ｐ＋ドーピングの−にＮドーピングがあるように
するために、Ｎドーピング＆：ＩＩいてスロットを深く
形成した後、前記スロットを介してＰ＋ドーピングが拡
散され、そして、エンハンスされたＮ十領域を備えるた
めに少なくともＰ十にドープされたサブストレート領域
の−の前記領域のサブストレートの表面を介してＮドー
ピングが拡散される特許請求の範囲第１項記載のトラン
ジスタ。 - （４） Ｎ＋トド−ングは前記Ｐ十拡散の後に少なくと
もＰ＋にドープされたサブストレート領域の−の前記領
域に、前記サブストレート表面を介して注入される特許
請求の範囲第２項記載のトランジスタ。 - （５） Ｐドーピングのサブストレートの上をＮドーピ
ングした後に前記スロットを介してＰ＋ドーピングが拡
散され、そして 前記もとのＰサブストレートにスロットが深く設けられ
た特許−求のｌ１ｌｌ第１項記載のトランジスタ。 - （６） ＮドーピングはＮ十領域を設けるため□にＮド
ーピングを越えて前記領域の前記サブストレート表面を
介して注入される特許請求の範囲第５項記載のトランジ
スタ。 - （７） Ｐ型にドープされたサブストレト上にサブミク
ロン寸法のＰＮＰラテラルトランジスタのアレーを形成
する方法であって、各トランジスタは、 トランジスタを備える活性領域のために境界領域を輪郭
づけるべくサブストレートをマスクするステップと、 前記境界領域のサブストレートにスロットを設けるステ
ップと、 境界領域に近接したサブストレートの領域をＮにドープ
するために、スロットが設けられた境界領域を介してサ
ブストレートをドープするステップと、 境界領域に近接したサブストレートの領域をＰ＋領域に
するために、スロットの設けられた境界領域を介してサ
ブストレートをドープするステップと、 もとのＰにドープされたサブストレートまでスロットの
設けられた境界領域（深くするステップと、 深くされたスロットの設けられた境界領域をフィールド
酸化物で充填するステップと、Ｐ＋領域の−にあるサブ
ストレート表面に近接した領域を随意にＮ＋にドーピン
グするステップと、および、 前記各Ｐ＋領域と前記Ｎ十領域に電気的接続部を設ける
ために前記サブストレートの表面をメタライジングしパ
ターン化するステップとを備えたアレーを形成する方法
。 - （８） 前記スロットを設け、そのスロットを深くする
ことはイオンミリングによって行なわれる特許請求の範
囲第７項記載の方法。 - （９） 前記Ｐ＋ドーピングは、サブストレートを酸化
し、スロットの設けられた境界領域力１ら酸化物を除去
した後に拡散することによって達成される特許請求の範
囲第８項記載の方法。 - （１０） 前記Ｎドーピングは砒素または燭の注入によ
って達成される特許請求の範囲第９項記載の方法。
− - （１１） Ｐにドープされたサブストレート上にＰＮ
Ｐラテラルトランジスタを作る方法であって、その方法
は、 トランジスタのための領域に境界をつけるために、サブ
ストレートに凹部な形成するステップと、前記領域と近
接したサブストレートをＮにドープするステップと、 前記領域の隔てて設けられた部分をＰ＋にドープするス
テップと、 もとのＰサブストレートまで凹部な深めるステップと、 前記凹部なフィールド酸化物で充填するステップと、お
よび、 前記領域の前記隔てて設けられたＰ十各部およびＮにド
ープされた部分に、電気的接続部を設けるステップとを
備えるＰＮＰラテラルトランジスタの製造方法。 - （１２） Ｐにドープされたサブストレート上に形成
された活性領域を有するＰＮＰトランジスタであって、 トランジスタ活性領域の周囲にほぼ沿ってサブストレー
トに凹部を設けるステップと、前記凹部を設けた部分を
介してトランジスタ活性領域をＮにドープするステップ
と、 Ｐ＋−域を形成するために前記凹部を設けるステップに
よって形成された凹部の部分を介してトランジスタ活性
領域を選択的にＰにドープするステップと、 前記Ｐサブストレートまで凹部を深くするステップと、 前記サブストレートから活性領域を実質的に給糧するた
めにサブストレート酸化物によって前記凹部を充填する
ステップと、および、 エミッタ、ベースおよびコレクタ電極接続部として働か
せるために前記活性領域の異なった部分に導電体を形成
するステップとを備えるＰＮＰトランジスタ。 - （１３） エミッタおよびコレクタ領域はＰにドープさ
れた領域であり、 ベース領域はＮ＋にエンハンスされｙいる特許請求の範
囲第１２項記載のトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US27948181A | 1981-07-01 | 1981-07-01 | |
| US279481 | 1981-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5810865A true JPS5810865A (ja) | 1983-01-21 |
Family
ID=23069160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10909982A Pending JPS5810865A (ja) | 1981-07-01 | 1982-06-22 | ラテラルｐｎｐトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0068072A2 (ja) |
| JP (1) | JPS5810865A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081864A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | ラテラル型トランジスタ |
| DE3586341T2 (de) * | 1984-02-03 | 1993-02-04 | Advanced Micro Devices Inc | Bipolartransistor mit in schlitzen gebildeten aktiven elementen. |
| DE102004002181B4 (de) * | 2004-01-15 | 2011-08-18 | Infineon Technologies AG, 81669 | Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5244686A (en) * | 1975-10-04 | 1977-04-07 | Bayer Ag | Storage device for storing sample containers |
| JPS57134968A (en) * | 1980-12-29 | 1982-08-20 | Rockwell International Corp | Submicron array and method of forming same |
| JPS57134969A (en) * | 1980-12-29 | 1982-08-20 | Rockwell International Corp | N-p-n lateral transistor array and method of forming same |
| JPS583278A (ja) * | 1981-06-25 | 1983-01-10 | ロツクウエル・インタ−ナシヨナル・コ−ポレ−シヨン | 極小領域ｐｎｐラテラルトランジスタおよびその製造方法 |
| JPS584945A (ja) * | 1981-06-25 | 1983-01-12 | ロツクウエル・インタ−ナシヨナル・コ−ポレ−シヨン | 定電圧回路の製造方法および装置 |
-
1982
- 1982-03-09 EP EP19820101870 patent/EP0068072A2/en not_active Withdrawn
- 1982-06-22 JP JP10909982A patent/JPS5810865A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS584945A (ja) * | 1981-06-25 | 1983-01-12 | ロツクウエル・インタ−ナシヨナル・コ−ポレ−シヨン | 定電圧回路の製造方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0068072A2 (en) | 1983-01-05 |
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