JPS58106623A - タイミング信号発生装置 - Google Patents
タイミング信号発生装置Info
- Publication number
- JPS58106623A JPS58106623A JP56205963A JP20596381A JPS58106623A JP S58106623 A JPS58106623 A JP S58106623A JP 56205963 A JP56205963 A JP 56205963A JP 20596381 A JP20596381 A JP 20596381A JP S58106623 A JPS58106623 A JP S58106623A
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- JP
- Japan
- Prior art keywords
- timing
- time
- information
- clock
- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はタイミング信号発生装置く関し、特に簡単な
構成によ〕多チャンネルのタイミング信号を出力するこ
とができるタイミング信号発生装置を提供しようとする
ものである。
構成によ〕多チャンネルのタイミング信号を出力するこ
とができるタイミング信号発生装置を提供しようとする
ものである。
例えばディジタルＩＣの動作を試験するような装置等で
は各種のデユーティ比を持つタイミング信号が必要とさ
れる。第１ｖ！Ｊに従来のタイミング信号発生装置を示
す。従来はプリセット可能な複数のカウンタ１０１ｍ
、 １０１ｂ 、 −＝＝ １０Ｉｎを用意し、このプ
リセット可能な複数のカウンタ１０１ａ＝１０１ｎ Ｋ
各般定器１０２＆〜１０２ｎからプリセット値を与え、
各カウンタ１０１＆−１０１ｎにクロックパルス源１０
３からクロックパルス１０４を与える構造とされる。こ
の構造忙よりカウンタ１０１ａ−１０１ｎの各出力端子
１０５ａ〜１０５ｎから設定器１０２ｍ−１０２ｎの設
定値によって決まるデユーティ比を持つタイミング信号
を得ることができる。第２図にそのタイミング信号の一
例を示す。第２図Ａはクロックパルス１０４’ｌ示ｆ。
は各種のデユーティ比を持つタイミング信号が必要とさ
れる。第１ｖ！Ｊに従来のタイミング信号発生装置を示
す。従来はプリセット可能な複数のカウンタ１０１ｍ
、 １０１ｂ 、 −＝＝ １０Ｉｎを用意し、このプ
リセット可能な複数のカウンタ１０１ａ＝１０１ｎ Ｋ
各般定器１０２＆〜１０２ｎからプリセット値を与え、
各カウンタ１０１＆−１０１ｎにクロックパルス源１０
３からクロックパルス１０４を与える構造とされる。こ
の構造忙よりカウンタ１０１ａ−１０１ｎの各出力端子
１０５ａ〜１０５ｎから設定器１０２ｍ−１０２ｎの設
定値によって決まるデユーティ比を持つタイミング信号
を得ることができる。第２図にそのタイミング信号の一
例を示す。第２図Ａはクロックパルス１０４’ｌ示ｆ。
Ｂ。
Ｃ，Ｄはカウンタ１０１ａ 、 １０１ｂ 、 １０１
ｎの各出力である亀のとする◎ このように従来はタイミング信号の数だけプリセット可
能なカウンタ１０１＆〜Ｊｏｉｎを必要とするため、タ
イミング信号の数が増加する程装電の規模が大きくな妙
手経済であった。
ｎの各出力である亀のとする◎ このように従来はタイミング信号の数だけプリセット可
能なカウンタ１０１＆〜Ｊｏｉｎを必要とするため、タ
イミング信号の数が増加する程装電の規模が大きくな妙
手経済であった。
この発明の目的は比較的小規模の構成により多種のタイ
ミング信号を出力することができるタイミング信号発生
装置を樟供するにある。
ミング信号を出力することができるタイミング信号発生
装置を樟供するにある。
この発明では予め記憶器にタイミング信号の位相を決め
るタイミング情報と、チャンネル情報とを豐込んでおき
、この記憶器の読出情報と刻時手段の刻時値とが一致す
る毎にタイミング信号をチャンネル情報によってチャン
ネル別に什分けして出力するものである。
るタイミング情報と、チャンネル情報とを豐込んでおき
、この記憶器の読出情報と刻時手段の刻時値とが一致す
る毎にタイミング信号をチャンネル情報によってチャン
ネル別に什分けして出力するものである。
以下にこの発明の一実施例を！３図を用いて詳細に説明
する。
する。
第３図において１０３はクロックパルス渾を示すヘクロ
ツクパルス源１０３から出力されるクロックパルス１０
４を刻時手段３０１が計数Ｌ７、刻時情報Ｂを出力する
。刻時手段３０１は普通のパルスカウンタによって構成
することができる。つまシその桁上出力３０２によって
自身をリセットし初期状ｆ１４に戻して、その初期状−
から再び計数を開始する。よって刻時手段３０１は一定
の時間Ｔｏ（第４図Ａ）内をその最大計数値分の１の分
解能で刻時動作し、その刻時動作を時間Ｔｏの周期で繰
返す動作を行なう。
ツクパルス源１０３から出力されるクロックパルス１０
４を刻時手段３０１が計数Ｌ７、刻時情報Ｂを出力する
。刻時手段３０１は普通のパルスカウンタによって構成
することができる。つまシその桁上出力３０２によって
自身をリセットし初期状ｆ１４に戻して、その初期状−
から再び計数を開始する。よって刻時手段３０１は一定
の時間Ｔｏ（第４図Ａ）内をその最大計数値分の１の分
解能で刻時動作し、その刻時動作を時間Ｔｏの周期で繰
返す動作を行なう。
３０３はアドレスカウンタを示し、このアドレスカウン
タ３０３を刻時手段３０１の桁上出力３０２ Ｋよりリ
セットする。アドレスカウンタ３０３から出力されるア
ドレス倦号により記憶器３０４を請出す。
タ３０３を刻時手段３０１の桁上出力３０２ Ｋよりリ
セットする。アドレスカウンタ３０３から出力されるア
ドレス倦号により記憶器３０４を請出す。
記憶ｎ３０４は必要なタイミング信号の位相を決めるタ
イミング情報と、そのタイミング信号を必要とするチャ
ンネル番号情報とを持つ。３０４１はタイミング情報記
憶領域、３０４ｂはチャンネル情報記憶領域を示す。つ
まり例えば１６ビツトの読出出力の中の１２ビツトをタ
イミング情報とし、残り４ビツトをチャンネル情報とし
て利用するように構成することができる。このようにチ
ャンネル情報を４ビツトとすること罠より１６チヤンネ
ルのタイミングを仕分けすることができる。
イミング情報と、そのタイミング信号を必要とするチャ
ンネル番号情報とを持つ。３０４１はタイミング情報記
憶領域、３０４ｂはチャンネル情報記憶領域を示す。つ
まり例えば１６ビツトの読出出力の中の１２ビツトをタ
イミング情報とし、残り４ビツトをチャンネル情報とし
て利用するように構成することができる。このようにチ
ャンネル情報を４ビツトとすること罠より１６チヤンネ
ルのタイミングを仕分けすることができる。
記憶器３０４から読出されるタイミング情報Ａを比較器
３０５に与え、比較器３０５において刻時手段３０１の
刻時情報Ｂとタイミング情報Ａとを比較し、Ａ＝Ｂにな
る毎に一致信号３０６を出力させる。この一致惰号３０
６をアドレスカウンタ３０３ Ｋ与え、アドレスカウン
タ３０３を歩進させる。尚３０７は遅姑回路であり、ア
ドレスカウンタ３０３に与えるパルスを少し遅延させて
Ａ−Ｈになった時点から少し遅れてアドレスを一つ歩進
させるようにしている０ ３０８は出力手段を示す。この出力手段３０８は例えば
４ビット並列データを１６端子のどれか和出力する４−
１６デコーダを利用することができる。比較器３０５か
ら一致信号３０６が与えられる毎に記憶器３０４のチャ
ンネル情報領域３０４ｂから読出されるチャンネル情報
により各チャンネルの出力端子ＣＨ１，ＣＨ鵞・・・・
・・ＣＨｔ・にタイミングパルスを出力するＯ ここで記憶器３０４は例えば半導体集積回路によって構
成されたＲＡＭを用いることができ、例えばコンピュー
タ３０９によってタイミング情報及びチャンネル情報を
自由に書換えることができるように構成した場合を示す
。タイミング情報が固一定している場合はＲＯＭを用い
ることもできる。
３０５に与え、比較器３０５において刻時手段３０１の
刻時情報Ｂとタイミング情報Ａとを比較し、Ａ＝Ｂにな
る毎に一致信号３０６を出力させる。この一致惰号３０
６をアドレスカウンタ３０３ Ｋ与え、アドレスカウン
タ３０３を歩進させる。尚３０７は遅姑回路であり、ア
ドレスカウンタ３０３に与えるパルスを少し遅延させて
Ａ−Ｈになった時点から少し遅れてアドレスを一つ歩進
させるようにしている０ ３０８は出力手段を示す。この出力手段３０８は例えば
４ビット並列データを１６端子のどれか和出力する４−
１６デコーダを利用することができる。比較器３０５か
ら一致信号３０６が与えられる毎に記憶器３０４のチャ
ンネル情報領域３０４ｂから読出されるチャンネル情報
により各チャンネルの出力端子ＣＨ１，ＣＨ鵞・・・・
・・ＣＨｔ・にタイミングパルスを出力するＯ ここで記憶器３０４は例えば半導体集積回路によって構
成されたＲＡＭを用いることができ、例えばコンピュー
タ３０９によってタイミング情報及びチャンネル情報を
自由に書換えることができるように構成した場合を示す
。タイミング情報が固一定している場合はＲＯＭを用い
ることもできる。
上述の構成において記憶器３０４には例えば第５図に示
すように先験アドレスＡ（１から最終アドレス人ｎまで
の各タイミング情報領域３０４ａとチャンネル情報領域
３０４ｂにタイミング情報とチャンネル情報とが記憶さ
れている。図の例ではアドレスＡ・にタイミング情報４
１を、またチャンネル情報７を記憶し、アドレスＡＳＫ
はタイミング情報１２３、チャンネル情報６を記憶し、
アドレスＡｍにはタイミング情報２００、チャンネル情
報２を配憶し、アドレスＡ、１にはタイミング情報７０
０、チャンネル情報１１を記憶し、最終アドレスＡｎに
はタイミング情報８００、チャンネル情報１３を記憶し
た場合を示す。
すように先験アドレスＡ（１から最終アドレス人ｎまで
の各タイミング情報領域３０４ａとチャンネル情報領域
３０４ｂにタイミング情報とチャンネル情報とが記憶さ
れている。図の例ではアドレスＡ・にタイミング情報４
１を、またチャンネル情報７を記憶し、アドレスＡＳＫ
はタイミング情報１２３、チャンネル情報６を記憶し、
アドレスＡｍにはタイミング情報２００、チャンネル情
報２を配憶し、アドレスＡ、１にはタイミング情報７０
０、チャンネル情報１１を記憶し、最終アドレスＡｎに
はタイミング情報８００、チャンネル情報１３を記憶し
た場合を示す。
アドレスカウンタ３０３が刻時手段３０１の桁上出力３
０２ Ｋよってリセットされたとすると、記憶器３０４
はアドレスＡ・がアクセスされる。
０２ Ｋよってリセットされたとすると、記憶器３０４
はアドレスＡ・がアクセスされる。
よってアドレスＡ・からタイミング情報４１が読出され
、このタイミング情報４１が比較器３０５に与えられる
。比較器３０５ではこのタイミング情報４１と刻時手段
３０１の刻時情報Ｂとを比較し、刻時情報Ｂが４１にな
ると比較器３０５け一致出力３０６を出力する。この一
致出力３０６が出力手段３０８に与えられると出力手段
３０８はアドレスＡｓから読出されているチャンネル情
報７によって出力端子ＣＨｖＶｃタイミングパルス４０
１（第４図Ｂ）を出力する。このタイミングパルス４０
１の出力タイミングはアドレスカウンタ３０３のリセッ
ト時点から４１個目のクロックパルスの供給時点となる
。この時間をＴ４１として示す。
、このタイミング情報４１が比較器３０５に与えられる
。比較器３０５ではこのタイミング情報４１と刻時手段
３０１の刻時情報Ｂとを比較し、刻時情報Ｂが４１にな
ると比較器３０５け一致出力３０６を出力する。この一
致出力３０６が出力手段３０８に与えられると出力手段
３０８はアドレスＡｓから読出されているチャンネル情
報７によって出力端子ＣＨｖＶｃタイミングパルス４０
１（第４図Ｂ）を出力する。このタイミングパルス４０
１の出力タイミングはアドレスカウンタ３０３のリセッ
ト時点から４１個目のクロックパルスの供給時点となる
。この時間をＴ４１として示す。
これと共に比較器３０５の一致出力３０６は遅延回路３
０７を通じてアドレスカウンタ３０３に与えられアドレ
スカウンタ３０３の内容を一つ歩進させる。
０７を通じてアドレスカウンタ３０３に与えられアドレ
スカウンタ３０３の内容を一つ歩進させる。
アドレスが一つ歩進することにより記憶ｆ！５３０４は
アドレスＡＩが読出され、比較ａ ａｏｓ ｒｃアドレ
スＡＩに記憶したタイミング情報１２３を供給する。
アドレスＡＩが読出され、比較ａ ａｏｓ ｒｃアドレ
スＡＩに記憶したタイミング情報１２３を供給する。
刻時手段３０１は計数値４１を計数した後、引続いｎ１
１ てクロックパルス源１０３のクロックパルス１０４ ｔ
−計数する。よってその計数値が１２３ Ｋ達すると比
較器３０５から再び一致出力３０６が出力され、これが
出力手段３０８に与えられることによりチャンネル６の
出力端子ＣＨ−にタイミングパルス４０２ ＣＩＩＩＫ
４図Ｃ）が出力される。
１ てクロックパルス源１０３のクロックパルス１０４ ｔ
−計数する。よってその計数値が１２３ Ｋ達すると比
較器３０５から再び一致出力３０６が出力され、これが
出力手段３０８に与えられることによりチャンネル６の
出力端子ＣＨ−にタイミングパルス４０２ ＣＩＩＩＫ
４図Ｃ）が出力される。
比較器３０５の出力３０６が遅延回路３０７を通じてア
ドレスカウンタ３０３ Ｋ与えられることにより、記憶
器３０４のアドレスが一つ歩進される。よって記憶器３
０４からアドレスＡ、に記憶したタイミング情報２００
と、チャンネル情報２が読出される。刻時手段３０１の
計数内容が２００ Ｋなると比較ａ ３０５は再び一致
出力３０６を出力し、チャンネル２の出力端子ＣＨ＊に
タイミングパルス４０３（第４図Ｄ）を出力する。
ドレスカウンタ３０３ Ｋ与えられることにより、記憶
器３０４のアドレスが一つ歩進される。よって記憶器３
０４からアドレスＡ、に記憶したタイミング情報２００
と、チャンネル情報２が読出される。刻時手段３０１の
計数内容が２００ Ｋなると比較ａ ３０５は再び一致
出力３０６を出力し、チャンネル２の出力端子ＣＨ＊に
タイミングパルス４０３（第４図Ｄ）を出力する。
このようにして記憶器３０４に記憶したタイミング情報
人と刻時手段３０１の刻時情報Ｂとが１致ｆる毎にその
とき指定されているチャンネルの出力端子にタイミング
パルス４０１〜４０５が得られる。
人と刻時手段３０１の刻時情報Ｂとが１致ｆる毎にその
とき指定されているチャンネルの出力端子にタイミング
パルス４０１〜４０５が得られる。
刻時手段３０１の計数容置は記憶Ｍ ３０４ Ｋ記憶す
るタイミング情報の最大値よりわずかに大きい数に選定
される。よって記憶器３０４の最終アドレスＡｎが読出
され、これに記憶されたタイミング情報８００とチャン
ネル情報１３ＪＣより出力端子ＣＨＩＩＫタイミングパ
ルス４０５が出力されると、その後のわずかな任意の時
間内に刻時手段３０１が桁上信号３０２を出力し、アド
レスカウンタ３０３を初期値にリセットする。よって初
期アドレスＡｓから再び読出が開始され各タイミング毎
にタイミングパルス４０１〜４０５を出力する。
るタイミング情報の最大値よりわずかに大きい数に選定
される。よって記憶器３０４の最終アドレスＡｎが読出
され、これに記憶されたタイミング情報８００とチャン
ネル情報１３ＪＣより出力端子ＣＨＩＩＫタイミングパ
ルス４０５が出力されると、その後のわずかな任意の時
間内に刻時手段３０１が桁上信号３０２を出力し、アド
レスカウンタ３０３を初期値にリセットする。よって初
期アドレスＡｓから再び読出が開始され各タイミング毎
にタイミングパルス４０１〜４０５を出力する。
第６図にタイミングパルス４０１〜４０５の応用例を示
す。出力手段３０８の出力端子ＣＨｓ〜ＣＨｓｓの出力
偏倚をフリップフロップ６０１〜６１６の各セット端子
に与えると共に刻時手段３０１の桁上信号３０２ヲ各７
リツプフロツプ６０１〜６１６のリセット端子に与える
。このように構成することにより各フリップフロップ６
０１〜６１６の各出力から第７図に示すようにデユーテ
ィ比が異なる信号７０１〜７０５を得ることができ、こ
の信号７０１〜７０５は例えばＩＣ試験器等に利用する
ことができる。
す。出力手段３０８の出力端子ＣＨｓ〜ＣＨｓｓの出力
偏倚をフリップフロップ６０１〜６１６の各セット端子
に与えると共に刻時手段３０１の桁上信号３０２ヲ各７
リツプフロツプ６０１〜６１６のリセット端子に与える
。このように構成することにより各フリップフロップ６
０１〜６１６の各出力から第７図に示すようにデユーテ
ィ比が異なる信号７０１〜７０５を得ることができ、こ
の信号７０１〜７０５は例えばＩＣ試験器等に利用する
ことができる。
以上説明したようＫこの発明によれば二つのカウンタ３
０１ 、３０３と、比較器３０５．記憶器３０３゜出力
手段３０８によって多チャンネルのタイミングパルスを
得ることができる。特にチャンネル数が増えても記憶器
３０４のチャンネル情報領域３０４ｂのビット数を増加
させることと、出力手段３０８の什別は数量を増加させ
るだけの変更で済み、チャンネル数が多くなる程この発
明の効果が大となる。
０１ 、３０３と、比較器３０５．記憶器３０３゜出力
手段３０８によって多チャンネルのタイミングパルスを
得ることができる。特にチャンネル数が増えても記憶器
３０４のチャンネル情報領域３０４ｂのビット数を増加
させることと、出力手段３０８の什別は数量を増加させ
るだけの変更で済み、チャンネル数が多くなる程この発
明の効果が大となる。
また出力手段３０８の端子ＣＨ１−ＣＨ１ｓから得られ
るタイミングパルス４０１ 、４０２ 、４０３ 、４
０４ 、４０５は刻時手段３０１の計数値を分解能とし
て得られるものであるから高い分解能で位相を設定する
ことができる。
るタイミングパルス４０１ 、４０２ 、４０３ 、４
０４ 、４０５は刻時手段３０１の計数値を分解能とし
て得られるものであるから高い分解能で位相を設定する
ことができる。
尚上述では記憶器３０４のチャンネル情豐の全ビットを
出力手段３０８に供給してその情報により出力端子ＣＨ
１〜ＣＨｔｓ Ｋタイミングパルスを仕分けるようにし
たが、その一部のビットを別に出力させ、別に出力した
ビット情報を利用すること罠より異なるチャンネルから
同時に同一のタイミングパルスを出力させるようにする
ことができる。
出力手段３０８に供給してその情報により出力端子ＣＨ
１〜ＣＨｔｓ Ｋタイミングパルスを仕分けるようにし
たが、その一部のビットを別に出力させ、別に出力した
ビット情報を利用すること罠より異なるチャンネルから
同時に同一のタイミングパルスを出力させるようにする
ことができる。
第１図は従来のタイミング備考発生装置を説明するため
のブロック図、第２図はその動作を説明するための波形
図、第３図はこの発明の一実施例を示すブロック図、第
４図はその動作を説明するための波形図、第５図はこの
発明に用いる記憶器の記憶内容の一例を示す図、縞６図
はこの発明の応用例を示すブロック図、第７図はその動
作を説明するための波形図である。 ３０１：刻時手段、３０３ニアドレスカウンタ、３０４
：記憶器、３０５：比較器、３０８：出力手段。 特許出願人 タケダ理研工業株式会社代理人 草
野 卓 オ １１２１ ７２図
のブロック図、第２図はその動作を説明するための波形
図、第３図はこの発明の一実施例を示すブロック図、第
４図はその動作を説明するための波形図、第５図はこの
発明に用いる記憶器の記憶内容の一例を示す図、縞６図
はこの発明の応用例を示すブロック図、第７図はその動
作を説明するための波形図である。 ３０１：刻時手段、３０３ニアドレスカウンタ、３０４
：記憶器、３０５：比較器、３０８：出力手段。 特許出願人 タケダ理研工業株式会社代理人 草
野 卓 オ １１２１ ７２図
Claims (1)
- クロックパルスを計数して所定周期内の時刻を計時する
刻時手段と、この刻時手段が所定周期内の刻時動作を終
了する毎にリセットされるアドレスカウンタと、このア
ドレスカウンタの計数値によりアドレスが決定されタイ
ミング情報とチャンネル情報を出力する記憶器と、この
記憶器に書き込まれたタイミング情報と上記刻時手段の
刻時値とを比較し刻時値とタイミング情報とが一致する
毎に上記アドレスカウンタを歩進させる比較手段と、上
記刻時手段の刻時値と記憶器のタイミング情報とが一致
したとき上記チャンネル情報忙よりチャンネル別にタイ
ミングパルスを出力する出力手段とを具備したタイミン
グ信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205963A JPS58106623A (ja) | 1981-12-18 | 1981-12-18 | タイミング信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205963A JPS58106623A (ja) | 1981-12-18 | 1981-12-18 | タイミング信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106623A true JPS58106623A (ja) | 1983-06-25 |
Family
ID=16515602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56205963A Pending JPS58106623A (ja) | 1981-12-18 | 1981-12-18 | タイミング信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106623A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433939A (en) * | 1977-05-26 | 1979-03-13 | Boc Subocean Services Ltd | Device for manufacturing water seal |
-
1981
- 1981-12-18 JP JP56205963A patent/JPS58106623A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433939A (en) * | 1977-05-26 | 1979-03-13 | Boc Subocean Services Ltd | Device for manufacturing water seal |
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