JPS58106623A - タイミング信号発生装置 - Google Patents

タイミング信号発生装置

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JPS58106623A
JPS58106623A JP56205963A JP20596381A JPS58106623A JP S58106623 A JPS58106623 A JP S58106623A JP 56205963 A JP56205963 A JP 56205963A JP 20596381 A JP20596381 A JP 20596381A JP S58106623 A JPS58106623 A JP S58106623A
Authority
JP
Japan
Prior art keywords
timing
time
information
clock
output
Prior art date
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Pending
Application number
JP56205963A
Other languages
English (en)
Inventor
Yasuo Furukawa
靖夫 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Takeda Riken Industries Co Ltd
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Filing date
Publication date
Application filed by Advantest Corp, Takeda Riken Industries Co Ltd filed Critical Advantest Corp
Priority to JP56205963A priority Critical patent/JPS58106623A/ja
Publication of JPS58106623A publication Critical patent/JPS58106623A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はタイミング信号発生装置く関し、特に簡単な
構成によ〕多チャンネルのタイミング信号を出力するこ
とができるタイミング信号発生装置を提供しようとする
ものである。
例えばディジタルICの動作を試験するような装置等で
は各種のデユーティ比を持つタイミング信号が必要とさ
れる。第1v!Jに従来のタイミング信号発生装置を示
す。従来はプリセット可能な複数のカウンタ101m 
、 101b 、 −== 10Inを用意し、このプ
リセット可能な複数のカウンタ101a=101n K
各般定器102&〜102nからプリセット値を与え、
各カウンタ101&−101nにクロックパルス源10
3からクロックパルス104を与える構造とされる。こ
の構造忙よりカウンタ101a−101nの各出力端子
105a〜105nから設定器102m−102nの設
定値によって決まるデユーティ比を持つタイミング信号
を得ることができる。第2図にそのタイミング信号の一
例を示す。第2図Aはクロックパルス104’l示f。
B。
C,Dはカウンタ101a 、 101b 、 101
nの各出力である亀のとする◎ このように従来はタイミング信号の数だけプリセット可
能なカウンタ101&〜Joinを必要とするため、タ
イミング信号の数が増加する程装電の規模が大きくな妙
手経済であった。
この発明の目的は比較的小規模の構成により多種のタイ
ミング信号を出力することができるタイミング信号発生
装置を樟供するにある。
この発明では予め記憶器にタイミング信号の位相を決め
るタイミング情報と、チャンネル情報とを豐込んでおき
、この記憶器の読出情報と刻時手段の刻時値とが一致す
る毎にタイミング信号をチャンネル情報によってチャン
ネル別に什分けして出力するものである。
以下にこの発明の一実施例を!3図を用いて詳細に説明
する。
第3図において103はクロックパルス渾を示すヘクロ
ツクパルス源103から出力されるクロックパルス10
4を刻時手段301が計数L7、刻時情報Bを出力する
。刻時手段301は普通のパルスカウンタによって構成
することができる。つまシその桁上出力302によって
自身をリセットし初期状f14に戻して、その初期状−
から再び計数を開始する。よって刻時手段301は一定
の時間To(第4図A)内をその最大計数値分の1の分
解能で刻時動作し、その刻時動作を時間Toの周期で繰
返す動作を行なう。
303はアドレスカウンタを示し、このアドレスカウン
タ303を刻時手段301の桁上出力302 Kよりリ
セットする。アドレスカウンタ303から出力されるア
ドレス倦号により記憶器304を請出す。
記憶n304は必要なタイミング信号の位相を決めるタ
イミング情報と、そのタイミング信号を必要とするチャ
ンネル番号情報とを持つ。3041はタイミング情報記
憶領域、304bはチャンネル情報記憶領域を示す。つ
まり例えば16ビツトの読出出力の中の12ビツトをタ
イミング情報とし、残り4ビツトをチャンネル情報とし
て利用するように構成することができる。このようにチ
ャンネル情報を4ビツトとすること罠より16チヤンネ
ルのタイミングを仕分けすることができる。
記憶器304から読出されるタイミング情報Aを比較器
305に与え、比較器305において刻時手段301の
刻時情報Bとタイミング情報Aとを比較し、A=Bにな
る毎に一致信号306を出力させる。この一致惰号30
6をアドレスカウンタ303 K与え、アドレスカウン
タ303を歩進させる。尚307は遅姑回路であり、ア
ドレスカウンタ303に与えるパルスを少し遅延させて
A−Hになった時点から少し遅れてアドレスを一つ歩進
させるようにしている0 308は出力手段を示す。この出力手段308は例えば
4ビット並列データを16端子のどれか和出力する4−
16デコーダを利用することができる。比較器305か
ら一致信号306が与えられる毎に記憶器304のチャ
ンネル情報領域304bから読出されるチャンネル情報
により各チャンネルの出力端子CH1,CH鵞・・・・
・・CHt・にタイミングパルスを出力するO ここで記憶器304は例えば半導体集積回路によって構
成されたRAMを用いることができ、例えばコンピュー
タ309によってタイミング情報及びチャンネル情報を
自由に書換えることができるように構成した場合を示す
。タイミング情報が固一定している場合はROMを用い
ることもできる。
上述の構成において記憶器304には例えば第5図に示
すように先験アドレスA(1から最終アドレス人nまで
の各タイミング情報領域304aとチャンネル情報領域
304bにタイミング情報とチャンネル情報とが記憶さ
れている。図の例ではアドレスA・にタイミング情報4
1を、またチャンネル情報7を記憶し、アドレスASK
はタイミング情報123、チャンネル情報6を記憶し、
アドレスAmにはタイミング情報200、チャンネル情
報2を配憶し、アドレスA、1にはタイミング情報70
0、チャンネル情報11を記憶し、最終アドレスAnに
はタイミング情報800、チャンネル情報13を記憶し
た場合を示す。
アドレスカウンタ303が刻時手段301の桁上出力3
02 Kよってリセットされたとすると、記憶器304
はアドレスA・がアクセスされる。
よってアドレスA・からタイミング情報41が読出され
、このタイミング情報41が比較器305に与えられる
。比較器305ではこのタイミング情報41と刻時手段
301の刻時情報Bとを比較し、刻時情報Bが41にな
ると比較器305け一致出力306を出力する。この一
致出力306が出力手段308に与えられると出力手段
308はアドレスAsから読出されているチャンネル情
報7によって出力端子CHvVcタイミングパルス40
1(第4図B)を出力する。このタイミングパルス40
1の出力タイミングはアドレスカウンタ303のリセッ
ト時点から41個目のクロックパルスの供給時点となる
。この時間をT41として示す。
これと共に比較器305の一致出力306は遅延回路3
07を通じてアドレスカウンタ303に与えられアドレ
スカウンタ303の内容を一つ歩進させる。
アドレスが一つ歩進することにより記憶f!5304は
アドレスAIが読出され、比較a aos rcアドレ
スAIに記憶したタイミング情報123を供給する。
刻時手段301は計数値41を計数した後、引続いn1
1 てクロックパルス源103のクロックパルス104 t
−計数する。よってその計数値が123 K達すると比
較器305から再び一致出力306が出力され、これが
出力手段308に与えられることによりチャンネル6の
出力端子CH−にタイミングパルス402 CIIIK
4図C)が出力される。
比較器305の出力306が遅延回路307を通じてア
ドレスカウンタ303 K与えられることにより、記憶
器304のアドレスが一つ歩進される。よって記憶器3
04からアドレスA、に記憶したタイミング情報200
と、チャンネル情報2が読出される。刻時手段301の
計数内容が200 Kなると比較a 305は再び一致
出力306を出力し、チャンネル2の出力端子CH*に
タイミングパルス403(第4図D)を出力する。
このようにして記憶器304に記憶したタイミング情報
人と刻時手段301の刻時情報Bとが1致fる毎にその
とき指定されているチャンネルの出力端子にタイミング
パルス401〜405が得られる。
刻時手段301の計数容置は記憶M 304 K記憶す
るタイミング情報の最大値よりわずかに大きい数に選定
される。よって記憶器304の最終アドレスAnが読出
され、これに記憶されたタイミング情報800とチャン
ネル情報13JCより出力端子CHIIKタイミングパ
ルス405が出力されると、その後のわずかな任意の時
間内に刻時手段301が桁上信号302を出力し、アド
レスカウンタ303を初期値にリセットする。よって初
期アドレスAsから再び読出が開始され各タイミング毎
にタイミングパルス401〜405を出力する。
第6図にタイミングパルス401〜405の応用例を示
す。出力手段308の出力端子CHs〜CHssの出力
偏倚をフリップフロップ601〜616の各セット端子
に与えると共に刻時手段301の桁上信号302ヲ各7
リツプフロツプ601〜616のリセット端子に与える
。このように構成することにより各フリップフロップ6
01〜616の各出力から第7図に示すようにデユーテ
ィ比が異なる信号701〜705を得ることができ、こ
の信号701〜705は例えばIC試験器等に利用する
ことができる。
以上説明したようKこの発明によれば二つのカウンタ3
01 、303と、比較器305.記憶器303゜出力
手段308によって多チャンネルのタイミングパルスを
得ることができる。特にチャンネル数が増えても記憶器
304のチャンネル情報領域304bのビット数を増加
させることと、出力手段308の什別は数量を増加させ
るだけの変更で済み、チャンネル数が多くなる程この発
明の効果が大となる。
また出力手段308の端子CH1−CH1sから得られ
るタイミングパルス401 、402 、403 、4
04 、405は刻時手段301の計数値を分解能とし
て得られるものであるから高い分解能で位相を設定する
ことができる。
尚上述では記憶器304のチャンネル情豐の全ビットを
出力手段308に供給してその情報により出力端子CH
1〜CHts Kタイミングパルスを仕分けるようにし
たが、その一部のビットを別に出力させ、別に出力した
ビット情報を利用すること罠より異なるチャンネルから
同時に同一のタイミングパルスを出力させるようにする
ことができる。
【図面の簡単な説明】
第1図は従来のタイミング備考発生装置を説明するため
のブロック図、第2図はその動作を説明するための波形
図、第3図はこの発明の一実施例を示すブロック図、第
4図はその動作を説明するための波形図、第5図はこの
発明に用いる記憶器の記憶内容の一例を示す図、縞6図
はこの発明の応用例を示すブロック図、第7図はその動
作を説明するための波形図である。 301:刻時手段、303ニアドレスカウンタ、304
:記憶器、305:比較器、308:出力手段。 特許出願人    タケダ理研工業株式会社代理人 草
 野  卓 オ 1121 72図

Claims (1)

    【特許請求の範囲】
  1. クロックパルスを計数して所定周期内の時刻を計時する
    刻時手段と、この刻時手段が所定周期内の刻時動作を終
    了する毎にリセットされるアドレスカウンタと、このア
    ドレスカウンタの計数値によりアドレスが決定されタイ
    ミング情報とチャンネル情報を出力する記憶器と、この
    記憶器に書き込まれたタイミング情報と上記刻時手段の
    刻時値とを比較し刻時値とタイミング情報とが一致する
    毎に上記アドレスカウンタを歩進させる比較手段と、上
    記刻時手段の刻時値と記憶器のタイミング情報とが一致
    したとき上記チャンネル情報忙よりチャンネル別にタイ
    ミングパルスを出力する出力手段とを具備したタイミン
    グ信号発生装置。
JP56205963A 1981-12-18 1981-12-18 タイミング信号発生装置 Pending JPS58106623A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56205963A JPS58106623A (ja) 1981-12-18 1981-12-18 タイミング信号発生装置

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JP56205963A JPS58106623A (ja) 1981-12-18 1981-12-18 タイミング信号発生装置

Publications (1)

Publication Number Publication Date
JPS58106623A true JPS58106623A (ja) 1983-06-25

Family

ID=16515602

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Application Number Title Priority Date Filing Date
JP56205963A Pending JPS58106623A (ja) 1981-12-18 1981-12-18 タイミング信号発生装置

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5433939A (en) * 1977-05-26 1979-03-13 Boc Subocean Services Ltd Device for manufacturing water seal

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5433939A (en) * 1977-05-26 1979-03-13 Boc Subocean Services Ltd Device for manufacturing water seal

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