JPS58105575A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPS58105575A JPS58105575A JP20426681A JP20426681A JPS58105575A JP S58105575 A JPS58105575 A JP S58105575A JP 20426681 A JP20426681 A JP 20426681A JP 20426681 A JP20426681 A JP 20426681A JP S58105575 A JPS58105575 A JP S58105575A
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- drain
- electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はＭ Ｉ ｅＷ半導体装置の製造方法に係り、特
にソース・ドレイン・ゲートの各′に極の形成方法に関
する。
にソース・ドレイン・ゲートの各′に極の形成方法に関
する。
（２） 従来技術と問題点
従来のＭよりＭ半導体ｇｏｔのソース・ドレイ／及びゲ
ート電極形成に於いては、ゲート電極形成後、層間絶縁
Ｖ＆を形成し、該絶縁膜にソース・ドレイン用のコンタ
クトホールを形成して電極を設は九。
ート電極形成に於いては、ゲート電極形成後、層間絶縁
Ｖ＆を形成し、該絶縁膜にソース・ドレイン用のコンタ
クトホールを形成して電極を設は九。
しかし、従来の製造方法では開孔し九コンタクトホール
に前記層間絶縁膜の厚分約ＬＯμｍの段差ができる為、
電極を形成する際、該段差でのステップカバレージが悪
くなシ、電極の断線の原因となる等の問題がある。
に前記層間絶縁膜の厚分約ＬＯμｍの段差ができる為、
電極を形成する際、該段差でのステップカバレージが悪
くなシ、電極の断線の原因となる等の問題がある。
（３） 発明の目的
本発明の目的は電極の断線が生じない半導体装置の製造
方法を提供するものである。
方法を提供するものである。
（荀 発明の構成
本発明は、基板上にシリコン（Ｓｌ）を含む導体層を積
層してソース・ドレイン電極の引き出し電極部及びゲー
ト電極部を同時に形成し、前記ゲート電極及び前記ソー
ス・ドレイン電極引き出し部間の前記導体層をイオン注
入によシ高抵抗化して絶縁層を形成し、前記電極間を電
気的に分離し九ものである。
層してソース・ドレイン電極の引き出し電極部及びゲー
ト電極部を同時に形成し、前記ゲート電極及び前記ソー
ス・ドレイン電極引き出し部間の前記導体層をイオン注
入によシ高抵抗化して絶縁層を形成し、前記電極間を電
気的に分離し九ものである。
（５） 発明の実施例
以下、本発明の一実施例を用いて本発明を説明すること
にする。第１図は本発明の一実施例に於ける樵々の製造
工程を追ったＭＯＢ型半導体装直の断面図である。
にする。第１図は本発明の一実施例に於ける樵々の製造
工程を追ったＭＯＢ型半導体装直の断面図である。
Ｐ形８１基板に設けられた選択酸化法によって形成され
た二酸化シリコン（Ｓｉｎり素子間分離領域ｌ及びソー
ス・ドレイン用のコンタクトホール２が形成されたゲー
ト酸化膜３上に１０”’ｙ＋＋ ” の菫のリン（Ｐ）
等がドープされたボ１ｊｓｉを気相成長して層厚的４ｏ
ｏｏＸのボ！ＪＳｉｌｌｉＡを形成する［１図（ａ）
”）ｏこのとき、コンタクトホール２の幅を１μｍ、ゲ
ート酸化膜のそれを１μｍとする。
た二酸化シリコン（Ｓｉｎり素子間分離領域ｌ及びソー
ス・ドレイン用のコンタクトホール２が形成されたゲー
ト酸化膜３上に１０”’ｙ＋＋ ” の菫のリン（Ｐ）
等がドープされたボ１ｊｓｉを気相成長して層厚的４ｏ
ｏｏＸのボ！ＪＳｉｌｌｉＡを形成する［１図（ａ）
”）ｏこのとき、コンタクトホール２の幅を１μｍ、ゲ
ート酸化膜のそれを１μｍとする。
次に、ボ１Ｊｉ３１層番上全面にフォト・レジストの層
を塗布し、一枚のガラスマスクでソース・ドレイン及び
ゲート部分に通常のフォトプロセス工程で７オトレジス
ト層５をポリ５ｔｉ４上に残す。
を塗布し、一枚のガラスマスクでソース・ドレイン及び
ゲート部分に通常のフォトプロセス工程で７オトレジス
ト層５をポリ５ｔｉ４上に残す。
（第１図（ｂ） ） ｏこの場合の各パターンのセパレ
ートはガラスマスク製作上の技術によって決定され、ソ
ース・ドレイン及びゲート領域のバターニングを１回の
工程で行なうことができるので従来の位置合わせによる
ズレの誤差を無くすことができ、且つセルファラインの
位置合わせが可能となる。
ートはガラスマスク製作上の技術によって決定され、ソ
ース・ドレイン及びゲート領域のバターニングを１回の
工程で行なうことができるので従来の位置合わせによる
ズレの誤差を無くすことができ、且つセルファラインの
位置合わせが可能となる。
次いで、前記フォトレジスト層５をマスクとしてポリ８
１層４に酸素（Ｏ８）或いは窒素（Ｎり等のイオンを注
入し、次に７オトレジスト層５を除去した後、約１００
０℃で熱処理を施すと、前記イオンが注入されたボ１Ｊ
ｓｉの部分はり／を含む峡化膜若しくは高抵抗層６に変
換され、変換しなかったポリ５ｉ４４は該抵抗層６によ
ってソース・ドレイン電極引出し部）とゲート電極８に
分離される。また、熱処理時に於いてポリ８１層番中に
ドープされたリン（Ｐ）がＰ形８１基板に拡散しソース
及びドレイン領域９を形成する（第１図（ｃ） ＞ 。
１層４に酸素（Ｏ８）或いは窒素（Ｎり等のイオンを注
入し、次に７オトレジスト層５を除去した後、約１００
０℃で熱処理を施すと、前記イオンが注入されたボ１Ｊ
ｓｉの部分はり／を含む峡化膜若しくは高抵抗層６に変
換され、変換しなかったポリ５ｉ４４は該抵抗層６によ
ってソース・ドレイン電極引出し部）とゲート電極８に
分離される。また、熱処理時に於いてポリ８１層番中に
ドープされたリン（Ｐ）がＰ形８１基板に拡散しソース
及びドレイン領域９を形成する（第１図（ｃ） ＞ 。
本実施例によれば、ソース・ドレイン電極引出し部フ及
びゲート電極８がゼル７アラインでしかも同時に形成す
ることができるので、工程数を減らすことができ、更に
ソース・ドレイン電極引出し部ツ及びゲート電極８と該
電極マ、８を電気的に分離する為の高抵抗層６が同一の
ボ１ＪＳｉ層番から形成されるので、表面が平坦化し、
且つ電極部だけではなく配線層として用いることによシ
集槓度を向上できるという利点がある。
びゲート電極８がゼル７アラインでしかも同時に形成す
ることができるので、工程数を減らすことができ、更に
ソース・ドレイン電極引出し部ツ及びゲート電極８と該
電極マ、８を電気的に分離する為の高抵抗層６が同一の
ボ１ＪＳｉ層番から形成されるので、表面が平坦化し、
且つ電極部だけではなく配線層として用いることによシ
集槓度を向上できるという利点がある。
第２図は本発明の応用例に於ける埋め込みチャネル型Ｍ
工Ｓトランジスタの断面図である。嬉１図で説明し九部
分と同部分は同記号で指示しである。
工Ｓトランジスタの断面図である。嬉１図で説明し九部
分と同部分は同記号で指示しである。
素子間分離領域１形成後、半導体基板表面に基板と逆導
電型の埋め込みチャネル領域１０を形成し、ゲート絶縁
膜３にソース・ドレイ／用のコンタクトホール２を設け
る。次に前述した工程によって、ソース・ドレイン電極
引出し部１及びゲート電極８を形成するが、このとき、
ゲート”材料としてチャネル領域ｌＯに対して仕事関数
差の大きいモリブデン、白金等の金属／リナイドを用い
ると、仕事関数差の作用で埋め込かチャネルに印加バイ
アスがない状態でカットオフさせる。′所謂ノーマリー
オフ時性とすることができ、論理回路ＩＣに好適である
。また、ノーマリ−オン特性を得るにはソース・ドレイ
ン領域９と同−導電製の高濃度ポリＳ−１等でも良い０
これらゲート材料には、ソース・ドレイン高濃度領域の
形成に好適な不純物を含有させであると、熱処理によっ
て不純物が固相拡散して高濃度ソース・ドレイン領域９
が基板のゲート絶縁膜３のコンタクトホール２に当たる
領域に形成される。
電型の埋め込みチャネル領域１０を形成し、ゲート絶縁
膜３にソース・ドレイ／用のコンタクトホール２を設け
る。次に前述した工程によって、ソース・ドレイン電極
引出し部１及びゲート電極８を形成するが、このとき、
ゲート”材料としてチャネル領域ｌＯに対して仕事関数
差の大きいモリブデン、白金等の金属／リナイドを用い
ると、仕事関数差の作用で埋め込かチャネルに印加バイ
アスがない状態でカットオフさせる。′所謂ノーマリー
オフ時性とすることができ、論理回路ＩＣに好適である
。また、ノーマリ−オン特性を得るにはソース・ドレイ
ン領域９と同−導電製の高濃度ポリＳ−１等でも良い０
これらゲート材料には、ソース・ドレイン高濃度領域の
形成に好適な不純物を含有させであると、熱処理によっ
て不純物が固相拡散して高濃度ソース・ドレイン領域９
が基板のゲート絶縁膜３のコンタクトホール２に当たる
領域に形成される。
本応用例の禽め込みチャネル減ではゲート絶縁膜３のソ
ース・ドレインコンタクトホール２とゲートパターンの
位置合わせによるズレが生じても、チャネル領域１０が
前もって形成されている為にその影譬は少ない。
ース・ドレインコンタクトホール２とゲートパターンの
位置合わせによるズレが生じても、チャネル領域１０が
前もって形成されている為にその影譬は少ない。
（６）発明の効果
本発明によれば、ゲート、ソース・ドレイン電極がそれ
ぞれ同一平面上に引出されるので狭面配線が平坦化され
断線が生じなφという効果がある０
ぞれ同一平面上に引出されるので狭面配線が平坦化され
断線が生じなφという効果がある０
【図面の簡単な説明】
第１図は本発明の一実施例に於ける種々の製造工程を追
ったＭＯ８型半導体装置の断面図、第゛２図は本発明の
応用例に於ける埋め込みチャネル製ＭＩ８）ランジスタ
の断面図である。 藺 Ｌ 素子贋分離領域 ＆ ソース・ドレインコンタクトホール３ ゲート配化
膜 ＆ｐがドープされたポリ８１層 ＆ フォトレジスト層 ａＯ！イオンを注入した高抵抗層 Ｉ ソース・ドレイン引出し電極 ａ ゲート電極 ９ ソース・ドレイン拡散領域 １０ 埋め込みチャネル領域。
ったＭＯ８型半導体装置の断面図、第゛２図は本発明の
応用例に於ける埋め込みチャネル製ＭＩ８）ランジスタ
の断面図である。 藺 Ｌ 素子贋分離領域 ＆ ソース・ドレインコンタクトホール３ ゲート配化
膜 ＆ｐがドープされたポリ８１層 ＆ フォトレジスト層 ａＯ！イオンを注入した高抵抗層 Ｉ ソース・ドレイン引出し電極 ａ ゲート電極 ９ ソース・ドレイン拡散領域 １０ 埋め込みチャネル領域。
Claims (1)
- 基板上にシリコンを含む導体層を積層してソース・ドレ
イン電極の引き出し電極部及びゲート電極部を同時に形
成し、前記ゲート電極及び前記ソース・ドレイン電極引
き出し部間の前記導体層をイオン注入により絶縁化して
４！、一層倉形成し、前記電極間を電気的に分離するこ
とを特徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20426681A JPS58105575A (ja) | 1981-12-17 | 1981-12-17 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20426681A JPS58105575A (ja) | 1981-12-17 | 1981-12-17 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105575A true JPS58105575A (ja) | 1983-06-23 |
Family
ID=16487615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20426681A Pending JPS58105575A (ja) | 1981-12-17 | 1981-12-17 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105575A (ja) |
-
1981
- 1981-12-17 JP JP20426681A patent/JPS58105575A/ja active Pending
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