JPH1198221A - シリアル信号処理回路 - Google Patents
シリアル信号処理回路Info
- Publication number
- JPH1198221A JPH1198221A JP9253971A JP25397197A JPH1198221A JP H1198221 A JPH1198221 A JP H1198221A JP 9253971 A JP9253971 A JP 9253971A JP 25397197 A JP25397197 A JP 25397197A JP H1198221 A JPH1198221 A JP H1198221A
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- JP
- Japan
- Prior art keywords
- data
- sio
- processing circuit
- output
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 開始フラグが異常の場合でもエラー検出がで
きるシリアル信号処理回路を提供する。 【解決手段】 通信線路に接続され、ＨＤＬＣのデータ
フォーマットによってシリアル通信を行う通信機器にお
けるシリアル信号処理回路であって、シリアルデータを
パラレルデータに変換するＳＩＯ１と、データバス６に
よってＳＩＯ１と接続され通信データの処理を行うＣＰ
Ｕ２からなるシリアル信号処理回路において、ＳＩＯ１
の外部にシリアル信号のたち下がりパルスを検出するパ
ルス検出回路８を設け、ＣＰＵ２はパルス検出回路８の
検出信号出力９を検出後、ＳＩＯ１の制御出力を通信デ
ータの１フレームの時間中監視し、制御出力が出力され
ないときにエラー信号１１を出力するようにした。この
ように、ＳＩＯの他に受信データの有無の検出手段を設
けることによって、ＳＩＯが認識できないフラグエラー
の検出が可能となり、データエラー検出を確実に行うこ
とができる。
きるシリアル信号処理回路を提供する。 【解決手段】 通信線路に接続され、ＨＤＬＣのデータ
フォーマットによってシリアル通信を行う通信機器にお
けるシリアル信号処理回路であって、シリアルデータを
パラレルデータに変換するＳＩＯ１と、データバス６に
よってＳＩＯ１と接続され通信データの処理を行うＣＰ
Ｕ２からなるシリアル信号処理回路において、ＳＩＯ１
の外部にシリアル信号のたち下がりパルスを検出するパ
ルス検出回路８を設け、ＣＰＵ２はパルス検出回路８の
検出信号出力９を検出後、ＳＩＯ１の制御出力を通信デ
ータの１フレームの時間中監視し、制御出力が出力され
ないときにエラー信号１１を出力するようにした。この
ように、ＳＩＯの他に受信データの有無の検出手段を設
けることによって、ＳＩＯが認識できないフラグエラー
の検出が可能となり、データエラー検出を確実に行うこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＨＤＬＣ（High Lebel
Data link Control）のデータフォーマットによって通
信を行う通信機器のシリアル信号処理回路に関する。
Data link Control）のデータフォーマットによって通
信を行う通信機器のシリアル信号処理回路に関する。
【０００２】
【従来の技術】図５は従来の通信処理の回路構成を示
す。図において、１はＳＩＯ（Serial Input Outut）、
２はＣＰＵ（Central Processing Unit）、３は送信デ
ータ信号、４は受信クロック信号、５は受信データ信
号、６はデータバス、７は制御信号、１１はエラー信号
である。従来の回路構成では、データ受信時にはＳＩＯ
１がデータ受信を認識するとデータ受信を制御信号７で
ＣＰＵ２に対して知らせ、ＣＰＵ２は制御信号７を検出
した場合にＳＩＯ１からデータを読み、データの受信及
びＳＩＯ１のステータスチェックによってエラーの発生
の検出を行っていた。このように、従来はデータエラー
の検出の手段としては、ＳＩＯ１のエラー検出機能によ
るものだけであった。図６に従来の通信回路の受信処理
のシーケンスを示す。図６（ａ）は正常時、図６（ｂ）
は開始フラグ異常時を示す。ＨＤＬＣのフォーマットで
通信を行う場合、ＳＩＯ１がデータの受信を認識するの
は図６（ａ）に示すシリアル信号の先頭にある開始フラ
グという特定のパターンを受信した場合であって、開始
フラグ認識後ＳＩＯ１はバイト単位で受信データをアセ
ンブルする度、あるいはデータのエラーを検出したと
き、そして受信終了を検出したときに、ＣＰＵ２に対し
て制御信号７を出力する。ＣＰＵ２はこの制御信号７を
検出したとき、ＳＩＯ１のステータスを読み込み、デー
タの受信、エラーの検出、受信の終了の判定を行い、そ
れぞれに応じた動作を行う。
す。図において、１はＳＩＯ（Serial Input Outut）、
２はＣＰＵ（Central Processing Unit）、３は送信デ
ータ信号、４は受信クロック信号、５は受信データ信
号、６はデータバス、７は制御信号、１１はエラー信号
である。従来の回路構成では、データ受信時にはＳＩＯ
１がデータ受信を認識するとデータ受信を制御信号７で
ＣＰＵ２に対して知らせ、ＣＰＵ２は制御信号７を検出
した場合にＳＩＯ１からデータを読み、データの受信及
びＳＩＯ１のステータスチェックによってエラーの発生
の検出を行っていた。このように、従来はデータエラー
の検出の手段としては、ＳＩＯ１のエラー検出機能によ
るものだけであった。図６に従来の通信回路の受信処理
のシーケンスを示す。図６（ａ）は正常時、図６（ｂ）
は開始フラグ異常時を示す。ＨＤＬＣのフォーマットで
通信を行う場合、ＳＩＯ１がデータの受信を認識するの
は図６（ａ）に示すシリアル信号の先頭にある開始フラ
グという特定のパターンを受信した場合であって、開始
フラグ認識後ＳＩＯ１はバイト単位で受信データをアセ
ンブルする度、あるいはデータのエラーを検出したと
き、そして受信終了を検出したときに、ＣＰＵ２に対し
て制御信号７を出力する。ＣＰＵ２はこの制御信号７を
検出したとき、ＳＩＯ１のステータスを読み込み、デー
タの受信、エラーの検出、受信の終了の判定を行い、そ
れぞれに応じた動作を行う。
【０００３】
【発明が解決しようとする課題】このようにデータエラ
ー判定の対象は受信データの開始フラグより後の図６
（ａ）のの範囲に限られ、図６（ｂ）に示すように、
ノイズの侵入あるいは受信データの衝突などによってこ
の開始フラグが異常となった場合にはＳＩＯ１はデータ
受信を認識しないため、制御信号７は出力されず、ＣＰ
Ｕ２は何も動作せずエラー発生を認識できないという問
題があった。本発明では開始フラグが異常の場合でもエ
ラー検出ができるようなシリアル信号処理回路を提供す
ることを目的としている。
ー判定の対象は受信データの開始フラグより後の図６
（ａ）のの範囲に限られ、図６（ｂ）に示すように、
ノイズの侵入あるいは受信データの衝突などによってこ
の開始フラグが異常となった場合にはＳＩＯ１はデータ
受信を認識しないため、制御信号７は出力されず、ＣＰ
Ｕ２は何も動作せずエラー発生を認識できないという問
題があった。本発明では開始フラグが異常の場合でもエ
ラー検出ができるようなシリアル信号処理回路を提供す
ることを目的としている。
【０００４】
【課題を解決するための手段】前記課題を解決するた
め、本発明は、通信線路に接続され、ＨＤＬＣのデータ
フォーマットによってシリアル通信を行う通信機器にお
けるシリアル信号処理回路であって、シリアルデータを
パラレルデータに変換するＳＩＯと、データバスによっ
て前記ＳＩＯと接続され通信データの処理を行うＣＰＵ
からなるシリアル信号処理回路において、前記ＳＩＯの
外部にシリアル信号のたち下がりパルスを検出するパル
ス検出回路を設け、前記ＣＰＵは前記パルス検出回路の
検出信号出力を検出後、前記ＳＩＯの制御出力を通信デ
ータの１フレームの時間中監視し、前記制御出力が出力
されないときにエラー信号を出力するようにしたもので
ある。このように、ＳＩＯの他に受信データの有無の検
出手段を設けることによって、ＳＩＯが認識できないフ
ラグエラーの検出が可能となり、データエラー検出を確
実に行うことができる。
め、本発明は、通信線路に接続され、ＨＤＬＣのデータ
フォーマットによってシリアル通信を行う通信機器にお
けるシリアル信号処理回路であって、シリアルデータを
パラレルデータに変換するＳＩＯと、データバスによっ
て前記ＳＩＯと接続され通信データの処理を行うＣＰＵ
からなるシリアル信号処理回路において、前記ＳＩＯの
外部にシリアル信号のたち下がりパルスを検出するパル
ス検出回路を設け、前記ＣＰＵは前記パルス検出回路の
検出信号出力を検出後、前記ＳＩＯの制御出力を通信デ
ータの１フレームの時間中監視し、前記制御出力が出力
されないときにエラー信号を出力するようにしたもので
ある。このように、ＳＩＯの他に受信データの有無の検
出手段を設けることによって、ＳＩＯが認識できないフ
ラグエラーの検出が可能となり、データエラー検出を確
実に行うことができる。
【０００５】
【発明の実施の形態】図１に本発明の実施例、図３はパ
ルス検出回路８の動作、図２には実施例での受信動作シ
ーケンスを示す。図１ではＳＩＯ１に接続される受信信
号５が分岐され、ＳＩＯ１とパルス検出回路８に入力さ
れる。通信データの処理を行うＣＰＵ２にはデータバス
６と制御信号７を介してＳＩＯ１が接続されるととも
に、パルス検出回路８の出力９が接続される。また、Ｃ
ＰＵ２からパルス検出回路８に対してパルス検出回路８
の検出状態をリセットするためのリセット出力１０が接
続される。パルス検出回路８では、図３に示すように受
信信号５が受信データなしの信号“Ｈ”の状態からフラ
グ受信開始の“Ｌ”への立ち下がりを検出し、この
“Ｌ”の時間が受信用クロック４の１周期分となったと
きにパルス検出出力９を出力する。すなわち、ノイズに
よる時間幅の短いパルスによる誤検出を防ぐため、デー
タの１ビット分の時間のクロック、１周期分の時間を検
出する。
ルス検出回路８の動作、図２には実施例での受信動作シ
ーケンスを示す。図１ではＳＩＯ１に接続される受信信
号５が分岐され、ＳＩＯ１とパルス検出回路８に入力さ
れる。通信データの処理を行うＣＰＵ２にはデータバス
６と制御信号７を介してＳＩＯ１が接続されるととも
に、パルス検出回路８の出力９が接続される。また、Ｃ
ＰＵ２からパルス検出回路８に対してパルス検出回路８
の検出状態をリセットするためのリセット出力１０が接
続される。パルス検出回路８では、図３に示すように受
信信号５が受信データなしの信号“Ｈ”の状態からフラ
グ受信開始の“Ｌ”への立ち下がりを検出し、この
“Ｌ”の時間が受信用クロック４の１周期分となったと
きにパルス検出出力９を出力する。すなわち、ノイズに
よる時間幅の短いパルスによる誤検出を防ぐため、デー
タの１ビット分の時間のクロック、１周期分の時間を検
出する。
【０００６】図２（ａ）に示す受信正常時にはＣＰＵ２
はパルス検出回路８の出力９を検出後、ＳＩＯ１からの
制御信号７を検出するとＳＩＯ１のステータスチェック
と受信データの読み込みを始める。正常データ読み込み
完了後、ＣＰＵ２はパルス検出回路８に対してリセット
信号１０を出力し、パルス検出回路８はこのリセット信
号１０でパルス検出状態をリセツトし、検出出力９を
“Ｈ”から“Ｌ”にして次のフラグのパルス検出に備え
る。図２（ｂ）に示すフラグ異常時にはパルス検出回路
８の出力は出力されるが、ＳＩＯＩの制御信号７が出力
されない。このときＣＰＵ２はパルス検出出力９を検出
後、ＳＩＯ１の制御出力９を通信データの１フレーム
（開始フラグから終結フラグまで）の時間（図２（ｂ）
のｔ）監視し、制御出力７が出力されないためフラグ異
常と判断し、エラー信号１１を出力し、パルス検出回路
８に対してリセット信号１０を出力する。このようにパ
ルス検出回路８の出力９とＳＩＯ１の制御信号７を監視
することによってフラグエラーの検出を行うことができ
る。
はパルス検出回路８の出力９を検出後、ＳＩＯ１からの
制御信号７を検出するとＳＩＯ１のステータスチェック
と受信データの読み込みを始める。正常データ読み込み
完了後、ＣＰＵ２はパルス検出回路８に対してリセット
信号１０を出力し、パルス検出回路８はこのリセット信
号１０でパルス検出状態をリセツトし、検出出力９を
“Ｈ”から“Ｌ”にして次のフラグのパルス検出に備え
る。図２（ｂ）に示すフラグ異常時にはパルス検出回路
８の出力は出力されるが、ＳＩＯＩの制御信号７が出力
されない。このときＣＰＵ２はパルス検出出力９を検出
後、ＳＩＯ１の制御出力９を通信データの１フレーム
（開始フラグから終結フラグまで）の時間（図２（ｂ）
のｔ）監視し、制御出力７が出力されないためフラグ異
常と判断し、エラー信号１１を出力し、パルス検出回路
８に対してリセット信号１０を出力する。このようにパ
ルス検出回路８の出力９とＳＩＯ１の制御信号７を監視
することによってフラグエラーの検出を行うことができ
る。
【０００７】図４は本発明のパルス検出回路８の内部回
路の例とその動作を示す説明図である。図４（ａ）にお
いて、１２はカウンタ、１３は比較器、１４は比較器１
３の出力ラッチ用のフリップフロップ、１５は検出出力
リセット用のＮＯＴ回路である。受信データはＳＩＯ１
の受信端子に入力されると共に、カウンタ１２のクリア
端子に入力されている。カウンタ１２は、クリア端子に
受信データが入力されている間、カウント用クロックパ
ルスをカウントし、データ１ビット分のカウント値ｎを
カウントすると検出出力を出す。正常時においては、図
４（ｂ）に示すように、カウンタ１２はｎ個のクロック
パルスをカウントし、比較器１３が出力を出し、フリッ
プフロップ１４が比較器１３の出力をラッチした出力を
出すが、受信データより時間幅の短いノイズが入力され
た場合は、受信信号の時間幅が短く、カウンタ１２のカ
ウント値がその時点でリセットされ、ｎ個のクロックパ
ルスをカウントできず、比較器１３の出力が出ず、フリ
ップフロップ１４の出力も出ない。このように、受信信
号の時間幅をカウンタ１２、比較器１３によって監視す
ることで、受信データのパルスのノイズによる誤検出を
防ぐ。
路の例とその動作を示す説明図である。図４（ａ）にお
いて、１２はカウンタ、１３は比較器、１４は比較器１
３の出力ラッチ用のフリップフロップ、１５は検出出力
リセット用のＮＯＴ回路である。受信データはＳＩＯ１
の受信端子に入力されると共に、カウンタ１２のクリア
端子に入力されている。カウンタ１２は、クリア端子に
受信データが入力されている間、カウント用クロックパ
ルスをカウントし、データ１ビット分のカウント値ｎを
カウントすると検出出力を出す。正常時においては、図
４（ｂ）に示すように、カウンタ１２はｎ個のクロック
パルスをカウントし、比較器１３が出力を出し、フリッ
プフロップ１４が比較器１３の出力をラッチした出力を
出すが、受信データより時間幅の短いノイズが入力され
た場合は、受信信号の時間幅が短く、カウンタ１２のカ
ウント値がその時点でリセットされ、ｎ個のクロックパ
ルスをカウントできず、比較器１３の出力が出ず、フリ
ップフロップ１４の出力も出ない。このように、受信信
号の時間幅をカウンタ１２、比較器１３によって監視す
ることで、受信データのパルスのノイズによる誤検出を
防ぐ。
【０００８】
【発明の効果】上述したように、本発明によれば、従来
の通信処理回路のＳＩＯの他に受信データの有無の検出
手段を設けることによって、ＨＤＬＣフォーマットの開
始フラグエラーの検出を行うことができる。
の通信処理回路のＳＩＯの他に受信データの有無の検出
手段を設けることによって、ＨＤＬＣフォーマットの開
始フラグエラーの検出を行うことができる。
【図１】 本発明の実施例を示すブロック図である。
【図２】 本発明におけるパルス検出回路の動作タイン
グを示す波形図である。
グを示す波形図である。
【図３】 本発明による通信処理回路の動作シーケンス
を示す波形図である。
を示す波形図である。
【図４】 本発明のパルス検出回路の内部回路の例とそ
の動作を示す説明図である。
の動作を示す説明図である。
【図５】 従来の通信処理回路を示すブロック図であ
る。
る。
【図６】 従来の通信処理回路の動作シーケンスを示す
波形図である。
波形図である。
１：ＳＩＯ、２：ＣＰＵ、３：送信データ信号、４：受
信クロック信号、５：受信データ信号、６：データバ
ス、７：制御信号、８：パルス検出回路、９：パルス検
出出力信号、１０：リセット信号、１１：エラー信号、
１２：カウンタ、１３：比較器、１４：フリップフロッ
プ、１５：ＮＯＴ回路
信クロック信号、５：受信データ信号、６：データバ
ス、７：制御信号、８：パルス検出回路、９：パルス検
出出力信号、１０：リセット信号、１１：エラー信号、
１２：カウンタ、１３：比較器、１４：フリップフロッ
プ、１５：ＮＯＴ回路
Claims (1)
- 【請求項１】 通信線路に接続され、ＨＤＬＣのデータ
フォーマットによってシリアル通信を行う通信機器にお
けるシリアル信号処理回路であって、シリアルデータを
パラレルデータに変換するＳＩＯと、データバスによっ
て前記ＳＩＯと接続され通信データの処理を行うＣＰＵ
からなるシリアル信号処理回路において、 前記ＳＩＯの外部にシリアル信号のたち下がりパルスを
検出するパルス検出回路を設け、前記ＣＰＵは前記パル
ス検出回路の検出信号出力を検出後、前記ＳＩＯの制御
出力を通信データの１フレームの時間中監視し、前記制
御出力が出力されないときにエラー信号を出力するよう
にしたことを特徴とするシリアル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253971A JPH1198221A (ja) | 1997-09-18 | 1997-09-18 | シリアル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253971A JPH1198221A (ja) | 1997-09-18 | 1997-09-18 | シリアル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1198221A true JPH1198221A (ja) | 1999-04-09 |
Family
ID=17258485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9253971A Pending JPH1198221A (ja) | 1997-09-18 | 1997-09-18 | シリアル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1198221A (ja) |
-
1997
- 1997-09-18 JP JP9253971A patent/JPH1198221A/ja active Pending
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