JPH1185964A - 補間ルックアップ・テーブル回路および補間値の決定方法 - Google Patents

補間ルックアップ・テーブル回路および補間値の決定方法

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JPH1185964A
JPH1185964A JP10185454A JP18545498A JPH1185964A JP H1185964 A JPH1185964 A JP H1185964A JP 10185454 A JP10185454 A JP 10185454A JP 18545498 A JP18545498 A JP 18545498A JP H1185964 A JPH1185964 A JP H1185964A
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lut
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interpolation
bits
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Victor J Duvanenko
ジェイ．デュヴァネンコ ヴィクター
Eric Shumard
シュマード エリック
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RasterOps Corp
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    • G—PHYSICS
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Abstract

(57)【要約】 【課題】 補間ルックアップ・テーブル（ＬＵＴ）回路
および補間値の決定方法を提供する。 【解決手段】 補間ルックアップ・テーブル回路は第１
部分（Ｑビット）と第２部分（Ｎ−Ｑビット）を含む複
数の第１ビット群（Ｎビット）を持つ入力信号を受信す
る入力ポートと、複数のエントリをもち、該複数のエン
トリの各々が第３部分（Ｖビット）と第４部分（Ｄビッ
ト）を含む複数の第２ビット群をもっているルックアッ
プ・テーブル（ＬＵＴ）と、動作可能に入力ポートに結
合され、入力信号の少なくとも第１部分に応答して複数
のＬＵＴエントリの１つを、ルックアップ・テーブル入
力信号の第１部分に基づいて選択する選択手段とを含ん
でいる。補間ＬＵＴ回路は動作可能に入力ポートとＬＵ
Ｔに結合された結合器を含み、この結合器は入力信号の
第２部分等を結合して補間ＬＵＴ出力信号を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は信号処理の装置およ
び方法に関し、さらに具体的には、補間(interpolatio
n) の利用によってＮビット・ディジタル入力信号を受
信し、Ｍビット・ディジタル出力信号を出力することに
よって種々の関数を近似化する機能を備えたルックアッ
プ・テーブル(lookup table - ＬＵＴ）回路であって、
ＬＵＴエントリの数を増加しなくてもＬＵＴから得られ
る出力信号の精度を大幅に向上するようにしたルックア
ップ・テーブル回路に関する。
【０００２】
【従来の技術】ＬＵＴはハードウェアまたはソフトウェ
アのどちらで実現されている場合も、コンピュータ・グ
ラフィックス、イメージ処理、およびアナログまたはデ
ィジタル・ビデオ処理などの多くのコンピュータ関連分
野で使用され、ある関数を別の関数に変換している。Ｌ
ＵＴは、例えば、メモリ使用量と計算量とをトレードオ
フしたものである。比較的普及化されているＬＵＴの応
用分野の１つとして、コンピュータ・グラフィックスと
イメージ処理がある。あるオブジェクトのイメージをデ
ィスプレイ・デバイス（例えば、ディスプレイ端末の陰
極線管（ＣＲＴ）など）から得られるようにするために
は、オブジェクトのイメージは、そのオブジェクトの表
現をアナログまたはディジタル形態の電子信号に変換す
ることによってカメラ（ビデオや類似物）で記録されて
いるのが代表的である。そのあと、必要時に、電子信号
はディスプレイ端末に与えられ、イメージの表示を行っ
ている。
【０００３】代表例として、ＣＲＴなどのディスプレイ
・デバイスは電子信号を処理し、その信号の表現に対応
する光（例えば、輝度）を非線形的に出力（つまり、表
示）している。米国特許第５，１９６，９２４号（その
開示内容のすべては、参照により本明細書の一部を構成
するものである）には、この現象の有用な解説がカラム
１−３に記載されている。以上の理由から、表示を目的
としたオブジェクトのイメージを表示するためには（つ
まり、ＣＲＴの非線形的な挙動を補償するために）、カ
メラまたはディスプレイ端末に関連する回路は、電子信
号に対応する光がＣＲＴによって出力される前に電子信
号を変更しておかなければならない（つまり、電子信号
に伝達関数(transfer function) を適用しておかなけれ
ばならない）。この信号補償（つまり、変換関数の適
用）は米国特許第５，１９６，９２４号に説明されてい
るように、一般に「ガンマ補正(gamma correction)」と
呼ばれている。
【０００４】代表的なコンピュータ・グラフィックス・
ディスプレイは、各々が２Q 個のエントリをもつ少なく
とも３つのＬＵＴを含み、そこでは、各ＬＵＴエントリ
はＭビットを含んでいる（図１を参照）。例えば、代表
的なＬＵＴはＱ（例えば、６またはそれ以上）ビットの
入力信号をＭ（例えば、６またはそれ以上）ビットの出
力信号にマッピングし、任意の入力と出力とのマッピン
グ関数が完全に事前計算され、メモリ（つまり、ＬＵ
Ｔ）にストアされるようにしている。代表例として、電
子メモリ・チップなどのある種のメモリにストアされた
ＬＵＴの使用はガンマ補正を実現する時の一般的手法で
ある。チップに埋め込まれたＬＵＴの一例として、Broo
ktree Corporation （米国カリフォルニア州San Diego
）から提供されている部品番号Ｂｔ４７３がある。デ
ィスプレイ端末、「ガンマ補正」およびＬＵＴの相互作
用の詳しい説明は、Computer Graphics (Foley & Van D
am (1990) 、pp.166-170、564-567 および860-861 ）に
記載されているが、そこでの説明は参照により本明細書
の一部を構成するものである。
【０００５】ＬＵＴは、ＬＵＴエントリを選択するため
に使用される入力信号のビットの数の増加と共にＬＵＴ
エントリの数が指数的に増加するという固有的特性(inh
erent characteristic) をもっている。一般的に、Ｑビ
ットの入力信号には、２Q 個のエントリをもつＬＵＴが
必要になる。例えば、８ビットの入力信号は２8 ＝２５
６個のエントリをもつＬＵＴを必要とするのに対し、１
２ビットの入力信号は２12＝４０９６個のエントリをも
つＬＵＴを必要とする。入力信号に含まれるビット数が
多くなると、ある点では、現在のテクノロジ・レベルに
もよるが、ＬＵＴメモリ・サイズは法外に大きくなり、
高価になるのに対し、処理速度は減少することになる。
【０００６】次に図１を参照して説明すると、処理速度
を維持し、ＬＵＴエントリの数を減少するためには（例
えば、＜２N個のエントリに。ここでＮは入力信号のビ
ット数である）、Ｎビットの入力信号の総ビット数（例
えば、Ｑビット）より少ないビットを使用して適当なＬ
ＵＴエントリを選択することが広く採用されている。入
力信号の一部分だけを使用して適当なＬＵＴエントリを
判断する従来の方法を示したのが図１である。具体的に
は、図１はＮビット入力信号のＱビット（Ｑ≦Ｎ）とＭ
ビットＬＵＴ出力信号とのマッピングを示している。
【０００７】
【発明が解決しようとする課題】ＬＵＴエントリを選択
するために使用される入力信号ビットの数を制限する方
法には、正しいＬＵＴエントリと、これに対応して出力
信号／イメージを判断するときにオブジェクト・イメー
ジに関する情報が大量に（例えば、Ｎビット入力信号の
ＮからＱを差し引いた未使用ビット）使用されないとい
う欠点がある。従って、ＬＵＴから出力される信号は、
入力信号に存在する情報の未使用が原因で起こる精度低
下に起因するある程度の誤差（例えば、丸めまたは切り
捨て誤差）を含んでいる。これは、ＬＵＴから出力され
る信号の精度損失の原因となり、これはアプリケーショ
ンによっては顕著になる場合がある。グラフィックとビ
デオ・イメージをストアし、転送し、操作するには、い
くつかの処理ステージでＬＵＴを適用する必要が起こる
のが代表的であるので、各ＬＵＴによる誤差量の発生が
相対的に軽微であっても、その誤差は総誤差量が顕著に
なり、許容できない程度まで累積していくことになる。
【０００８】ＬＵＴエントリの数を減少する１つの公知
手法では、補間(interpolation) を採用している。例え
ば、米国特許第５，５６８，５９６号に開示されている
ように、入力信号のある部分（例えば、８ビット入力信
号の最上位４ビット）は２つのＬＵＴエントリを識別す
るために使用されている。次に、入力信号の別の部分
（例えば、最下位４ビット）は２つの選択されたＬＵＴ
エントリ間の補間値を計算するために使用されている。
この種の従来手法では、補間には２つ以上のＬＵＴエン
トリが必要になるため、デュアルポート（つまり、デュ
アル入力）ＬＵＴ（ＲＡＭ）が使用され、２つのＬＵＴ
エントリ選択信号、つまり、２つの独立ＬＵＴエントリ
・セレクタの各々から１つずつを受信している。デュア
ルポートＲＡＭを利用すると、コスト面で次のような欠
点がある。このデバイスには２つ以上のシングルポート
ＲＡＭが必要になるのが普通であるからである。さら
に、デュアルポートＲＡＭに必要なチップ面積はシング
ルポートＲＡＭよりも多くなっている（ある種のテクノ
ロジでは、デュアルポートＲＡＭはシングルポートＲＡ
Ｍの２倍のチップ面積を必要としている）。さらに、デ
ュアルポートＲＡＭはその動作速度がシングルポートＲ
ＡＭよりも低速であるのが代表的である。
【０００９】
【課題を解決するための手段】以上に鑑みて、本発明の
目的はＬＵＴエントリの数を増加しなくても、ＬＵＴ出
力を高精度化する装置および方法を提供することであ
る。
【００１０】本発明の別の目的はＬＵＴエントリ間で補
間を行って、ＬＵＴ出力を高精度化する装置および方法
を提供することである。
【００１１】本発明のさらに別の目的はＬＵＴエントリ
の数を増加しなくても、入力信号の使用ビット数を増加
する方法および装置を提供することである。
【００１２】本発明のさらに別の目的は各ＬＵＴエント
リのビット数を増加することによって、入力信号に基づ
くＬＵＴ出力信号を高精度化することである。
【００１３】本発明のさらに別の目的は以前に使用され
ていたものよりも多いビット数を使用してＬＵＴ出力信
号を高精度化し、しかも、ＬＵＴメモリ・サイズは相対
的にわずかの増加量で済むようにすることである。
【００１４】さらに、本発明の別の目的は２つのＬＵＴ
エントリ間の補間をシングルポートＲＡＭをＬＵＴとし
て使用して行う、より経済的な方法および装置を提供す
ることである。
【００１５】さらに、本発明の別の目的は公知のＬＵＴ
に固有の欠点を解消することである。
【００１６】本発明の一形態によれば、補間ＬＵＴ回路
は、第１部分（例えば、最上位ビット、つまり、ＭＳ
Ｂ）と第２部分（例えば、最下位ビット、つまり、ＬＳ
Ｂ）を含む複数の第１ビット群（Ｎビット）をもつ入力
信号を受信する入力ポートと、複数のエントリをもつＬ
ＵＴとを含み、そこでは、複数のエントリの各々は第３
部分（例えば、「値」、つまり、Ｖビット）と第４部分
（例えば、「デルタ」、つまり、Ｄビット）をもつ複数
の第２ビット群を含んでいる。さらに、補間ＬＵＴ回路
は動作可能に前記入力ポートに結合され、入力信号の少
なくとも第１部分に応答して、複数のＬＵＴエントリの
１つを選択するセレクタ回路も含んでいる。さらに、補
間ＬＵＴ回路は動作可能に前記入力ポートと前記ＬＵＴ
に結合されたマルチプライヤ(multiplier)も具備してい
る。このマルチプライヤは入力信号の第２部分と、選択
されたＬＵＴエントリの複数の第２ビット群の第２部分
とを結合してマルチプライヤ出力信号（すなわち調整信
号(adjustment signal) ）を出力する。補間ＬＵＴ回路
は、さらに、動作可能にＬＵＴとマルチプライヤ出力ポ
ートとに結合された加算器を含んでいる。この加算器は
マルチプライヤ出力信号と、選択されたＬＵＴエントリ
の複数の第２ビット群の第１部分とを結合して補間回路
ＬＵＴ出力信号を出力する。
【００１７】本発明の別の形態によれば、補間ＬＵＴ回
路は、第１部分（例えば、ＭＳＢ）と第２部分（例え
ば、ＬＳＢ）を含む複数の第１ビット群をもつ入力信号
を受信する入力ポートと、複数のエントリをもつＬＵＴ
とを含み、そこでは、複数のエントリの各々は第１部分
（例えば、「値」、つまり、Ｖビット）と第２部分（例
えば、「デルタ」、つまり、Ｄビット）をもつ複数の第
２ビット群を含んでいる。さらに、補間ＬＵＴ回路は動
作可能に補間ＬＵＴ回路入力ポートに結合されたセレク
タ回路も含んでいる。このセレクタ回路は入力信号の少
なくとも第１部分に応答して、複数のＬＵＴエントリの
１つを選択する。さらに、補間ＬＵＴ回路は動作可能に
入力ポートとＬＵＴとに結合され、入力信号の第２部分
と、選択されたＬＵＴエントリの複数の第２ビット群の
第２部分と、選択されたＬＵＴエントリの複数の第２ビ
ット群の第１部分とを結合して補間ＬＵＴ出力信号を出
力する結合(combiner)回路を具備している。
【００１８】本発明の別の形態によれば、補間ＬＵＴ回
路は、第１部分（例えば、ＭＳＢ）と第２部分（例え
ば、ＬＳＢ）を含む複数の第１ビット群をもつ入力信号
を受信する入力ポートと、複数のエントリをもつＬＵＴ
とを含み、そこでは、複数のエントリの各々は第１部分
（例えば、「値」、つまり、Ｖビット）と第２部分（例
えば、「デルタ」、つまり、Ｄビット）をもつ複数の第
２ビット群を含んでいる。このＬＵＴは入力信号の少な
くとも第１部分に応答して、複数のＬＵＴエントリの１
つを選択する。補間ＬＵＴ回路はまた、入力信号の第２
部分と、選択されたＬＵＴエントリの複数の第２ビット
群の第２部分と、選択されたＬＵＴエントリの複数の第
２ビット群の第１部分とを結合して補間ＬＵＴ出力信号
を出力する結合(combiner)回路を含んでいる。
【００１９】本発明の別の形態によれば、補間ルックア
ップ・テーブル（ＬＵＴ）回路は入力信号を受信する入
力ポートと、複数のエントリもつシングルポートＬＵＴ
であって、このシングルポートＬＵＴは入力信号の少な
くとも一部に応答してシングルポートＬＵＴの複数のエ
ントリの１つを選択するものと、入力信号の少なくとも
一部とシングルポートＬＵＴから出力された少なくとも
１つの信号とを結合して補間ＬＵＴ出力信号を出力する
結合(combiner)回路とを含んでいる。
【００２０】本発明の別の形態によれば、複数のエント
リをもつＬＵＴの補間値を、第１部分（例えば、ＭＳ
Ｂ）と第２部分（例えば、ＬＳＢ）を含む複数の第１ビ
ット群をもつ入力信号に応答して判断する方法であっ
て、そこでは、複数のＬＵＴエントリの各々は第１部分
（例えば、「値」）と第２部分（例えば、「デルタ」）
を含む複数の第２ビット群をもっているものにおいて、
該方法は、入力信号の第１部分に応答して複数のＬＵＴ
エントリの１つを選択することと、入力信号の少なくと
も一部と選択されたＬＵＴエントリとを結合してＬＵＴ
の補間値を得ることとを含んでいる。
【００２１】本発明の別の形態によれば、補間ＬＵＴ回
路は少なくとも第１部分と第２部分を含む複数の第１ビ
ット群をもつ入力信号を受信する入力ポートと、各々が
複数のエントリをもつ第１および第２シングルポートＬ
ＵＴとを含み、そこでは該第１および第２ＬＵＴの複数
のエントリの各々は複数の第２ビット群をもっている。
第１および第２ＬＵＴの各々は入力信号の少なくとも第
１部分に応答してＬＵＴの少なくとも第１および第２エ
ントリを選択する。さらに、補間ＬＵＴ回路は動作可能
に第１および第２ＬＵＴに結合され、少なくとも第１お
よび第２ＬＵＴの各々から選択されたエントリを使用し
て補間関数を実行して補間ＬＵＴ出力信号を出力するイ
ンタポレータ(interpolator)回路を含んでいる。
【００２２】本発明の別の形態によれば、複数のエント
リをもつ第１および第２ＬＵＴの補間値を、第１部分
（例えば、ＭＳＢ）と第２部分（例えば、ＬＳＢ）を含
む複数の第１ビット群をもつ入力信号に応答して判断す
る方法であって、そこでは複数のＬＵＴエントリの各々
は複数の第２ビット群をもっているものにおいて、該方
法は、少なくとも第１ＬＵＴの第１エントリと第２ＬＵ
Ｔの第２エントリを入力信号の第１部分に応答して選択
することと、選択された第１および第２エントリ間の補
間を行ってＬＵＴの補間値を得ることとを含んでいる。
【００２３】本発明の別の形態によれば、第１部分と第
２部分を含む複数の第１ビット群をもつＮビット入力信
号に応答して、複数のエントリをもつ第１および第２Ｌ
ＵＴを利用して補間値を判断する方法であって、そこで
は複数のＬＵＴエントリの各々は複数の第２ビット群を
もっているものにおいて、該方法は、入力信号を複製し
て入力信号の第１および第２コピーを得ること、入力信
号の第１コピーを使用して第１ＬＵＴのエントリを選択
すること、入力信号の第２コピーを使用して第２ＬＵＴ
のエントリを選択すること、第１ＬＵＴの選択したエン
トリをインタポレータに渡すこと、第２ＬＵＴの選択し
たエントリをインタポレータに渡すこと、および第１Ｌ
ＵＴの選択したエントリと第２ＬＵＴの選択したエント
リ間の補間を行って補間値を得ることとを含んでいる。
【００２４】補間ＬＵＴ出力信号を得るための装置およ
び方法の好適実施例は、本発明の他の実施例、目的、特
徴および利点と共に、添付図面を参照して下述する各種
実施例の詳細な説明の中で明らかにする。
【００２５】
【発明の実施形態】まず、添付図面を参照して説明する
と、図２は、補間ＬＵＴ出力信号（例えば、Ｍビット出
力信号）を入力信号（例えば、Ｎビット入力信号）に基
づいて得るための補間ルックアップ・テーブル（ＬＵ
Ｔ）回路２の一実施例を示したものである。本発明はグ
ラフィックスまたはビデオ・ディスプレイ環境を中心に
して説明されているが、当然に予想されるように、補間
ＬＵＴ回路は、例えば、数学、プリント、オーディオ、
ディジタル・データ・シンセサイザ・システムなどのよ
うに、ＬＵＴエントリの数を増やすことなくＬＵＴ出力
信号の精度の向上が望まれているシステムにおける、従
来のＬＵＴに取って代わることが可能である。さらに、
当然に予想されるように、補間ＬＵＴ回路はＬＵＴエン
トリの数の減少を可能にし、しかも、ＬＵＴ出力の精度
を実質的に維持することを可能にする。
【００２６】本発明の好適実施例では、補間ＬＵＴ回路
２は、２Q 個のエントリ（図２には０、１、２、３．．
２Q −３、２Q −２、２Q −１と示されている）をもつ
シングルポートＬＵＴ（ＲＡＭ）４を含んでいる。補間
ＬＵＴ回路２はＮビット（例えば、１２）ビットの入力
信号を受信する。好ましくは、ＬＵＴは最大１２ビット
までの入力信号を、例えば、８．４無符号フォーマット
(unsigned format) で受信する。Ｑ個の最上位ビットを
含んでいる整数部分(whole part)（例えば、８．４無符
号フォーマットの８ビット）は２Q 個のＬＵＴエントリ
の１つを選択するために使用される（小数部分の使用に
ついては、以下で詳しく説明する）。各ＬＵＴエントリ
は、好ましくは、複数のビットＶと複数のビットＤを含
んでいる。ＬＵＴおよび、これに対応してそこにストア
される各エントリは、好ましくは、少なくとも第１部分
と第２部分に分けられている。第１部分６は、以下では
「値(Value) 」部分と呼ぶことにするが、好ましくは、
Ｖ（例えば、１１）ビットをストアする能力をもってい
る。第２部分８は、以下では「デルタ(Delta) 」部分と
呼ぶことにするが、Ｄ（例えば、５）ビットをストアす
る能力をもっている。各ＬＵＴエントリの値部分とデル
タ部分はどちらも、好ましくは、固定小数点数になって
いる。無符号フォーマットを使用する一実施例では、値
部分は８．３フォーマット（つまり、整数部分の８ビッ
トと小数部分の３ビット）に、デルタ部分は２．３フォ
ーマット（整数部分の２ビットと小数部分の３ビット）
になっている。無符号フォーマットの整数ビットまたは
小数ビットの１つを置換すると、各値部分とデルタ部分
はＬＵＴエントリの対応する部分の符号（正または負）
を示す予約ビットを含むことができる。上記では、８．
３および２．３固定小数点数フォーマットが示されてい
るが、当然に予想されるように、他の固定小数点数フォ
ーマットを採用することも可能である。例としては、
（１）８．２無符号フォーマットの値、４．２無符号フ
ォーマットのデルタ、（２）８．３無符号フォーマット
の値、２．３符号付きフォーマットのデルタ、および
（３）８．２無符号フォーマットの値、４．２符号付き
フォーマットのデルタがある。
【００２７】値部分とデルタ部分は、好ましくは、以下
のように計算される。
【００２８】１．特定のＬＵＴロケーションｑ（つま
り、０から２Q −１までのエントリ）の値ビットは、例
えば、倍精度浮動小数点および連続ガンマ補正関数Ｆc
（Ｘ）を次のように定義している、ＣＲＴディスプレイ
・デバイスのガンマ補正に関するＩＴＵ−７０９標準を
使用して「可能な限り最良の方法」で計算される。
【００２９】
【数５】 Ｆc （Ｘ）＝４．５、０≦Ｘ＜０．０１８のとき Ｆc （Ｘ）＝１．０９９Ｘ0.45−０．０９９、０．０１
８≦Ｘ≦１のとき 上記において、Ｘは０から１まで変化する。好適実施例
では、Ｘの値はＬＵＴエントリの数に応じて０から１ま
での等しい増分で変化する（つまり、各増分は１÷Ｑに
等しく、ＱはＬＵＴエントリの数である）。しかし、当
然に予想されるように、Ｘは０から１までの等しい増分
で変化する必要がなく、また、０から１までの増分の数
はＬＵＴエントリの数と一致している必要はない。エン
トリｑの場合のＦc （Ｘ）の結果の値部分は値フィール
ドの必要とする精度（例えば、８．３固定小数点）に切
り捨てられる。
【００３０】２．ＬＵＴのｑ＋１ロケーションの「最
良」値はｑロケーションの場合で上述したのと同じよう
に計算され、全精度、例えば、倍精度浮動小数点で一時
的に保管される（つまり、ｑ＋１の値部分は切り捨てら
れない）。
【００３１】３．ｑロケーションのデルタは、ｑの切り
捨てられた値（上記１を参照）をｑ＋１の「最良」値
（上記２を参照）から減算し、その結果をデルタ・フィ
ールドの必要とする精度（例えば、２．３固定小数点）
に丸めることによって計算される。
【００３２】図２に戻って説明すると、補間ＬＵＴ回路
２はＮビット入力信号を受信する入力ポート１０と、動
作可能に入力ポート１０に結合されたセレクタ回路１２
とを含んでいる。入力信号は、好ましくは、第１部分の
Ｑビット（最上位ビットＭＳＢと呼ぶ）と第２部分のＮ
−Ｑビット（最下位ビットＬＳＢと呼ぶ）を含む複数の
第１ビット群をもっている。セレクタ回路１２は、好ま
しくは、入力ポート１０とＬＵＴ４との間に置かれてお
り、入力信号の少なくとも第１部分（つまり、ＭＳＢ）
を受信し、それに応答する。好適実施例では、セレクタ
回路１２はＮビット入力信号のＱ（例えば、８）ＭＳＢ
を受信する。次に、セレクタ回路は入力信号の第１部分
（つまり、ＭＳＢ）に最も近くに一致するＬＵＴエント
リ（ｑ）（例えば、ＬＵＴエントリ＃２）を選択する。
上述したように、選択されたＬＵＴエントリ（この例で
は、ＬＵＴエントリ＃２）は値部分（Ｖビット）とデル
タ部分（Ｄビット）を含んでいる。
【００３３】好適実施例では、この分野では公知である
ように、セレクタ回路１２は入力信号のＭＳＢを受信
し、ＬＵＴエントリの１つを選択するデコーダになって
いる。当然に予想されるように、これもこの分野では公
知であるが、セレクタ回路（デコーダ）はＬＵＴの機能
に組み入れることが可能である。
【００３４】補間ＬＵＴ回路２は結合(combiner)回路１
４も含んでいる。好適実施例では、結合回路１４は少な
くとも３つの入力ポート１４ａ、１４ｂ、１４ｃと１つ
の出力ポート１４ｄを備えている。結合回路１４の第１
入力ポート１４ａは、Ｎビット入力信号の第１部分（例
えば、Ｑビット）に基づいて選択された選択ＬＵＴエン
トリ（例えば、ＬＵＴエントリ＃２）のデルタ部分（つ
まり、Ｄビット）をライン１５ａから受信する。結合回
路１４の第２入力ポート１４ｂは選択ＬＵＴエントリの
値部分（つまり、Ｖビット）をライン６ａから受信す
る。結合回路１４の第３入力ポート１４ｃは動作可能に
補間ＬＵＴ回路２の入力ポート１０に結合され、入力信
号の第２部分（つまり、Ｎ−Ｑ ＬＳＢビット）をライ
ン１０ａから受信する。
【００３５】好適実施例では、結合回路１４は、そこに
入力された信号（つまり、値）を結合（例えば、乗算）
し（つまり、ライン１０ａ上に現れたＮ−Ｑ ＬＳＢビ
ットをライン１５ａ上に現れたＤビットと結合（乗算）
する）、マルチプライヤ出力信号（つまり、調整信号）
をライン１５ｂ上に出力するマルチプライヤ１５を含ん
でいる。さらに、結合回路１４は動作可能にマルチプラ
イヤ１５の出力ポートと値部分６に結合された加算器１
６を含んでいる。以下で説明するように、加算器１６は
ライン１５ｂ上に現れたマルチプライヤ出力信号（つま
り、調整信号）とライン６ａ上に現れた選択ＬＵＴエン
トリ（例えば、ＬＵＴエントリ＃２）の値部分（Ｖビッ
ト）を受信する。加算器１６は、好ましくは、そこに入
力された信号を加算し、加算器出力信号をライン１６ａ
上に出力し、この出力信号は動作可能に加算器に結合さ
れた丸め回路１７に入力される。丸め回路１７は、以下
で詳しく説明するように、加算器出力信号を切り捨て、
補間ＬＵＴ出力信号をライン１７ａ上に出力する。補間
ＬＵＴ出力信号は好ましくはＭビットからなり、そのあ
とディスプレイ端末（図示せず）に入力され、ＣＲＴか
ら表示される。
【００３６】以下では、丸め回路１７によって実行され
る丸め(rounding)オペレーションについて説明する。Ｎ
−Ｑビット（ライン１０ａ上に現れた）をエントリｑの
デルタ（ライン１５ａ上に現れたＤビット）とマルチプ
ライヤ１５で乗算し、その積をエントリｑの値部分（ラ
イン６ａ上に現れたＶビット）に加算すると、必要とさ
れる出力ビットの数より多いビットをもつ（従って、精
度が向上した）結果が得られる（一実施例では、１２ビ
ットの出力が必要である）。従って、余分の精度ビット
を破棄する方法が必要になるが、丸め回路１７を使用す
る丸めオペレーションがそのような方法の１つである。
無符号の数を丸める好ましい方法は加算器出力信号に
０．５を加え、続いて切り捨て（つまり、不要なＬＳＢ
の破棄）を行うことにより実行される。この方法による
と、最も近似した正確な結果が望みの精度（つまり、固
定小数点数では、出力ビットの数）で得られる。利用で
きる公知の丸め手法は他にも多数存在する。説明を簡略
化するために、その各々について説明することは省略す
る。
【００３７】当然に予想されるように、上述した説明と
は別に、加算器１５は減算を行い、マルチプライヤ１５
は除算を行う。ここで用いられている「加算器」という
用語の意味は加算または減算を行うことであり、「マル
チプライヤ」という用語の意味は乗算または除算を行う
ことである。また、当然に予想されるように、結合回路
１４は、上述した算術演算器(arithmetic operator) に
置き換わる形で、またはそれらと併用される形で除算器
(divider) や減算器(subtractor)などの、上では言及し
なかった算術演算器を含むことが可能である。
【００３８】以下では、図２に示す補間ＬＵＴ回路２の
オペレーションについて説明する。Ｎビット入力信号
（例えば、ビデオ信号）は、例えば、ビデオ・カメラ
（図示せず）から補間ＬＵＴ回路の入力ポート１０に入
力される。Ｎビット入力信号の代表例としては、１０〜
１６ビットの入力信号があるが、これより多いビット数
またはこれより少ないビット数をもつ入力信号も予想さ
れる。好適実施例では、ＬＵＴは２Q −１個のＬＵＴエ
ントリ（ただし、Ｑ≦Ｎ）をストアし、そこでは各ＬＵ
Ｔエントリ（ｑ）はＶ＋Ｄビットをもっている。入力信
号の最初の整数部分（例えば、Ｑ ＭＳＢ）は２Q −１
個のＬＵＴエントリのどれを選択するかを判断するため
に（つまり、Ｎビット入力信号のＱビットに最も近似し
て一致しているものを判断するために）セレクタ回路１
２によって使用される。選択されたＬＵＴエントリ（例
えば、ＬＵＴエントリ＃２）に基づいて、その選択ＬＵ
Ｔエントリのデルタ部分（例えば、Ｄ ＬＳＢ）がライ
ン１５ａから結合回路１４のマルチプライヤ１６に入力
される。また、Ｎビット入力信号の２番目の小数部分
（例えば、Ｎ−Ｑ ＬＳＢ）もライン１０ａからマルチ
プライヤ１５に入力される。マルチプライヤ１５はそこ
に入力された信号を結合し、入力信号の第２部分がＬＵ
Ｔの値部分からどれだけずれているかを示すマルチプラ
イヤ出力信号（つまり、調整信号）をライン１５ｂ上に
出力する。このマルチプライヤ出力信号は加算器１６に
入力され、そこでマルチプライヤ出力信号がライン６ａ
に現れた選択ＬＵＴエントリの値部分（Ｖビット）と総
和（例えば、加算または減算）される。その結果信号は
丸め回路１７に入力され、そこで丸めまたは切り捨てが
行われ、その特定入力信号のＭビット補間ＬＵＴ回路出
力信号としてライン１７ａ上に出力される。このＬＵＴ
出力信号はＬＵＴエントリの値部分に、入力信号のＬＳ
Ｂで判断された調整信号が加算または減算されたものを
表しているが、本発明によれば、これは無視されること
なく、むしろ、これを頼りにしてＬＵＴ出力の精度を向
上している。
【００３９】上述した発明によれば、その結果として、
Ｍビット出力値はシングルポートＲＡＭの使用により従
来達成できたものよりも短時間で得られる。また、高精
度化したＬＵＴ出力信号はＮビット入力信号に基づいて
２Q −１エントリＬＵＴから得られる（ただし、Ｑ≦
Ｎ）。これは、ＬＵＴ出力信号を得るために使用される
入力信号のビット数が増えたことによるものである（Ｑ
ビットだけではなくＮビット全部）。これは、上述した
ように、ＬＵＴエントリの数を増加することなく達成さ
れる。増加するのは、各ＬＵＴエントリの長さ（例え
ば、サイズ／幅）だけである。精度向上は出力信号の一
部をＬＵＴで事前計算し、その一部を「オン・ザ・フラ
イ(on the fly)で計算することで達成されるので、ＬＵ
Ｔエントリの数を増やす必要がない。この結果、必要と
する記憶容量が減少し、従来のＬＵＴ回路で起こってい
たＬＵＴ誤差が除去される。さらに、必要とするＬＵＴ
メモリのサイズはわずか２倍である（例えば、２５６エ
ントリ×８ビット＝２０４８メモリ単位から総計２５６
エントリ×１６ビット＝４０９６メモリ単位まで。これ
に対して、入力信号の１２ビットすべてを使用し、１２
ビットの出力を必要とする従来のＬＵＴのサイズでは、
総計４０９６×１２ビット＝４９，１５２メモリ単位で
ある）。従って、ＬＵＴのサイズは追加の入力ビットの
使用によって指数的に増加することがなく、ＬＵＴの各
オペレーションに要する時間は従来のＬＵＴよりも大幅
に減少する。さらに、精度が向上したＬＵＴ出力信号が
得られるので、複数のＬＵＴが信号処理のために直列に
接続されているときは、発生する誤差が減少し、他の方
法では起こっていた結果信号の大幅な精度低下が起こる
ことがない。
【００４０】ＬＵＴエントリの値部分とデルタ部分は、
種々の条件に合わせて選択的に設定できるようにプログ
ラムすることが可能である。具体的には、そのオペレー
ションが特定の条件に合わせて構成されている補間ＬＵ
Ｔに追加の入力（図示せず）を与えることが可能であ
る。例えば、この追加入力は値部分を８．３無符号フォ
ーマットまたは８．２無符号フォーマットとして、ある
いはデルタ部分を２．３無符号フォーマットまたは２．
３符号付きフォーマットとして解釈するように補間ＬＵ
Ｔ回路を制御することが可能である。この場合、この追
加入力はＬＵＴエントリをどのように解釈させるか（上
例では、各ＬＵＴエントリの１６ビットをどのように解
釈させるか）を補間ＬＵＴ回路に指示するために使用さ
れる。本発明のこの特徴によると、シングル構成のＬＵ
Ｔから得られるよりも、より広範な関数をより正確に近
似化することができる。
【００４１】次に図３を参照して説明すると、図３は本
発明の第２実施例を示したものである。補間ＬＵＴ回路
２０は、各々がゼロから２(Q-1) −１までの番号を付け
た２(Q-1) 個のエントリをもつ第１ＬＵＴ（偶数（ＥＶ
ＥＮ）エントリＬＵＴ）２２ａと第２ＬＵＴ（奇数（Ｏ
ＤＤ）エントリＬＵＴ）２２ｂを含んでいる。第１ＬＵ
Ｔと第２ＬＵＴの組み合わせには、従来技術のデュアル
ポートＬＵＴ（つまり、ＲＡＭ）にストアされていたも
のと類似の情報がストアされる。第１および第２ＬＵＴ
は、従来では１つのデュアルポートＬＵＴにストアされ
ていた情報を２つのシングルポートＬＵＴにほぼ等しく
分割することによって形成されている。第１および第２
ＬＵＴ ２２ａ、２２ｂは、好ましくは、従来ではデュ
アルポートＬＵＴにストアされていた交互のエントリを
それぞれストアしている。具体的には、デュアルポート
ＬＵＴの偶数エントリ（つまり、０番目、２番目、４番
目、以下同様）に相当するものは第１ＬＵＴ ２２ａ
（つまり、ＥＶＥＮエントリＬＵＴ）にストアされ、デ
ュアルポートＬＵＴの奇数エントリ（つまり、１番目、
３番目、５番目、以下同様）に相当するものは第２ＬＵ
Ｔ ２２ｂ（つまり、ＯＤＤエントリＬＵＴ）にストア
される。この構成を示したのが下表１であり、そこでは
オリジナルの２５６エレメントはＯＤＤとＥＶＥＮのエ
ントリＬＵＴの各々内で配分され、番号が付け替えられ
ている。
【００４２】
【表１】
【００４３】ＯＤＤとＥＶＥＮのエントリＬＵＴの各々
はシングルポート・デバイス（つまり、１つの読み取り
または入力ポート）である。偶数エントリと奇数エント
リは、従来ではデュアルポートＬＵＴにストアされてい
た連続(consecutive) エントリがパラレルにアクセスで
きるようにＥＶＥＮエントリＬＵＴとＯＤＤエントリＬ
ＵＴにストアされる。
【００４４】補間ＬＵＴ回路は、好ましくは、Ｎビット
入力信号を入力ポート１０から受信し、そこではＱビッ
ト（好ましくはＭＳＢであるが、ＭＳＢとＬＳＢの組み
合わせが交互にまたはＬＳＢのみ）がセレクタ回路２４
に入力され、入力信号のＱビットに対応する値に最も近
くに近似するエントリが、ＥＶＥＮエントリＬＵＴとＯ
ＤＤエントリＬＵＴの各々から選択される。
【００４５】さらに、補間ＬＵＴ回路２０はＥＶＥＮエ
ントリＬＵＴからの選択されたエントリ、ＯＤＤエント
リＬＵＴからの選択されたエントリ、およびライン２６
ａからの入力信号のＮ−Ｑ ＬＳＢを受信するための、
少なくとも３つの入力ポートをもつインタポレータ（補
間）回路２６も含んでいる。このインタポレータ回路２
６は、好ましくは、インタポレータ回路のＥＶＥＮエン
トリＬＵＴとＯＤＤエントリＬＵＴの入力ポートに結合
され、ＥＶＥＮとＯＤＤエントリＬＵＴからの選択され
たエントリを内部で入れ替える（つまり、スイッチン
グ）ための内部スイッチング回路（図示せず）も含んで
いる（これについては、下述する）。インタポレータ回
路は補間関数を実行し、ＥＶＥＮとＯＤＤエントリＬＵ
Ｔからの選択されたエントリを使用して線形補間を行
い、対応する入力信号に基づいて精度が向上したＬＵＴ
出力値を出力する。インタポレータ回路２６の出力ポー
トには、図２を参照して説明したように、インタポレー
タ出力信号を丸めるか、切り捨てる丸め回路１７が結合
されている。
【００４６】以下、インタポレータ回路２６のオペレー
ションについて説明する。線形補間は２つの所与値間の
値を判断する最も単純で、周知の方法の１つである。例
えば、ＸS が開始値として、ＸE が終了値として与えら
れているとき、ＸS とＸE との間の任意の個数の値（Ｙ
T ）はパラメトリック線形補間を次のように使用するこ
とによって生成することができる。
【００４７】
【数６】ＹT ＝ＸS ＊（１−Ｔ）＋Ｔ＊ＸE ただ
し、０≦Ｔ≦１ 表２はこのパラメトリック式が線形的であることを例示
したもので、そこではパラメータＴは範囲全体にわたっ
て０．２５の増分で変化している。
【００４８】
【表２】
【００４９】従って、上式を次のように書き直すと、Ｌ
ＵＴの隣接エントリ間の値を得ることが可能になる。
【００５０】
【数７】ＹT ＝ＸN ＊（１−Ｔ）＋Ｔ＊ＸN+1 ただ
し、０≦Ｔ≦１ 上記において、ＸN およびＸN+1 は、ＬＵＴ内のＮ番目
と（Ｎ＋１）番目のエントリである。しかし、上式で
は、２つの隣接ＬＵＴエントリ（例えば、ロケーション
ＮとＮ＋１）に同時にアクセスするだけでなく、パラメ
ータＴの値にもアクセスする必要があり、これはデュア
ルポートＲＡＭでは必要以上に高価な（コストとサイズ
の両面で）考え方である。これは、デュアルポートＲＡ
Ｍがそのエントリの任意の２つで同時にアクセスされる
設計になっているためである。しかるに、補間が行われ
るときは、任意の時間に関心があるのは２つの隣接エン
トリだけである。従って、任意の２つのエントリに同時
にアクセスできるようにすることは不必要であり、しか
もＲＡＭのサイズ、複雑さおよびコストが増加すること
になる。
【００５１】図３および図４に示す実施例では、４ビッ
トＬＳＢは上記のパラメータＴに対応している。このＬ
ＳＢは２つの隣接ＬＵＴエントリ間のロケーションを示
している。これはパラメータＴそのものでもある（な
お、パラメータＴは０と１の間で変化するので小数であ
る）。これは表３に次のように示されている。
【００５２】
【表３】
【００５３】本発明によれば、その結果として（つま
り、メモリ・アレイは偶数と奇数の半分ずつに分割され
ているので）、ＸN とＸN+1 ＬＵＴエントリに同時にア
クセスすることは、デュアルポートＲＡＭアレイに頼ら
なくても容易化される。
【００５４】その他の補間手法の説明は米国特許第５，
１４８，３８１号に記載されているが、その開示内容は
すべて参照により本明細書の一部を構成するものであ
る。
【００５５】次に図５を参照して説明すると、図５は補
間ＬＵＴ回路２０のオペレーションのフローチャートを
示す図である。本発明の好適実施例では、Ｎビット入力
信号（つまり、１２ビット）はビデオ・カメラなどから
得られる。入力信号は分析され、その値が２５５より大
であるかどうかが判断される（ステップ１００）。入力
信号の値が２５５より大であれば（ステップ１００で、
はい）、ＬＳＢはすべてが“０”にされ（ステップ１０
２）、セレクタ回路に入力される（ステップ１０４）。
しかし、入力信号の値が２５５より小であれば（ステッ
プ１００で、いいえ）、入力信号全体がセレクタ回路２
４に直接に入力される（ステップ１０４）。セレクタ回
路２４は２つのオペレーションをパラレルに実行する。
好ましくは、入力信号は複製（つまり、コピー）され、
入力信号の各コピーはセレクタ回路の奇数セクションと
偶数セクション（図示せず）に入力される（ステップ１
０６）。セレクタ回路の偶数セクションでは、入力信号
の第１コピーは４ビット・ロケーションだけ左にシフト
される（つまり、１２ビット入力信号の最後、つまり、
最下位４ビットは切り捨てられるか、除去される）（ス
テップ１０８）。そのあと、バイナリ“１”が入力信号
の残りの８ビットに加えられ（ステップ１１０）、残り
の８ビットは１ロケーションだけ右にシフトされ、右シ
フトによって空になった最上位ビットはゼロが「埋め込
まれる」（ステップ１１２）。ステップ１０８、１１０
および１１２は入力信号に１を加算し、２で除算して、
入力信号に基づいてＥＶＥＮエントリＬＵＴから正しい
エントリを見つける働きをする。そのあと、ステップ１
１２で判断されたＥＶＥＮエントリＬＵＴのエントリ・
アドレスが選択される（ステップ１１４）。
【００５６】ステップ１０８−１１４の実行と同時に、
セレクタ回路２４の奇数セクションは、好ましくは、１
２ビット入力信号の第２コピーを５ロケーションだけ左
にシフトする（ステップ１１６）。このオペレーション
は入力信号を２で除算し、その結果を切り捨てる働きを
する。そのあと、ステップ１１６で判断されたアドレス
はＯＤＤエントリＬＵＴ２２ｂの特定エントリを選択す
るために使用される（ステップ１１８）。次に、セレク
タ回路２４は最下位ビット（つまり、オリジナル１２ビ
ット入力信号の４ＬＳＢ）をインタポレータに与える
（ステップ１２０）。さらに、オリジナル１２ビット入
力信号は検査され、５番目のビット（つまり、右端ビッ
トから数えて５番目のビット）が“１”に等しいかどう
かが判断される（ステップ１２２）。このステップで
は、オリジナル１２ビット入力信号が奇数であるか、偶
数であるかが判断される。オリジナル入力信号が“１”
に等しければ（ステップ１２２で、はい）、ＥＶＥＮエ
ントリＬＵＴメモリ・アドレスに対応するエントリがイ
ンタポレータ２６のＯＤＤエントリＬＵＴ入力ポートに
入力される（ステップ１２４）。このスイッチングは選
択されたＯＤＤとＥＶＥＮのＬＵＴエントリ間の補間が
正しい方向に行われるように実行される。そのあと、イ
ンタポレータ２６は上で詳細に説明したように、補間オ
ペレーションを実行する（ステップ１２６）。
【００５７】入力信号の５番目のビットが“１”に等し
くなければ（ステップ１２２で、いいえ）、ＯＤＤエン
トリＬＵＴメモリ・アドレスに対応するエントリとＥＶ
ＥＮエントリＬＵＴメモリ・アドレスに対応するエント
リがインタポレータ２６のそれぞれのＯＤＤとＥＶＥＮ
エントリＬＵＴ入力ポートに入力される（ステップ１２
８）。そのあと、インタポレータ２６は上で詳細に説明
したように補間オペレーションを実行し（ステップ１２
６）、その補間オペレーションで判断された通りに信号
の丸めまたは切り捨てが行われる（ステップ１３０）。
【００５８】次に、下に示す表４を参照して説明する
と、表４は、ＥＶＥＮエントリＬＵＴとＯＤＤエントリ
ＬＵＴのどのエントリを選択すべきかを判断するときの
選択回路２４の機能を示したものである。具体的には、
Ｎビット入力信号の小数部分はエントリの選択には無関
係である。しかし、重要なことは、入力信号の「整数(w
hole) 」部分（単純化のためにバイナリ数ではなくデシ
マル数で示されている）が偶数または奇数であることで
ある。「整数」部分が偶数であるときは、セレクタ回路
２４のオペレーションはＥＶＥＮとＯＤＤのどちらのエ
ントリＬＵＴの場合も、比較的単純である。具体的に
は、入力信号の「整数」部分は２で除算される（これは
１ビット位置だけ右シフトすることで行えるが、単純に
「整数」の７ＭＳＢをとっても効果は同じである）。入
力信号の「整数」部分が奇数であるときは、「整数」部
分に“１”を加算し、そのあと２で除算する必要があ
る。これらのステップは表４を参照して上述した通りで
ある。
【００５９】再度言及しておきたいことは、入力信号の
「整数」部分が奇数であるときは（例えば、表４の１．
２５）、インタポレータ回路２６は正しくない方向に補
間を行い、ＥＶＥＮエントリＬＵＴとＯＤＤエントリＬ
ＵＴからのエントリがインタポレータ回路のそれぞれの
ＯＤＤとＥＶＥＮエントリＬＵＴ入力ポートに入力され
ると正しくない応答が得られることである。正しい出力
信号を得るには、インタポレータ２６に入力される入力
信号（つまり、ＥＶＥＮエントリＬＵＴとＯＤＤエント
リＬＵＴからのエントリ）はスイッチングしなければな
らない。ＮとＮ＋１エレメントを線形補間式に正しく入
力して正しい結果が得られるのはそのときだけである。
【００６０】
【表４】
【００６１】次に、図４を参照して説明すると、図４は
本発明の代替実施例を示したものである。図４は、図３
のセレクタ回路２４が第１と第２セレクタ回路２４ａ、
２４ｂで置き換えられており、これらは入力信号のうち
受信した部分（例えば、ＭＳＢ）に基づいて、入力信号
のＱビットに対応する値に最も近くに近似しているエン
トリをＥＶＥＮとＯＤＤエントリＬＵＴの各々から選択
することを除けば、図３と同じである。図４の第１と第
２セレクタ回路２４ａ、２４ｂは図５に示すものとほぼ
同じように動作する。ステップ１０４で得られた信号は
セレクタ回路２４ａ、２４ｂで直接に使用されるので、
ステップ１０６が不要になることはもちろんである。
【００６２】ここで言及しておくべきことは、３つ以上
のＬＵＴを使用すると、得られる補間カーネル（つま
り、入力信号の周囲の３つ以上のエントリの近隣）が大
きくなりインタポレータ回路２６で使用されることであ
る。Intel 社（米国カリフォルニア州Santa Clara
）製のPentium プロセッサなどの、いずれかのプロ
グラマブル・マイクロプロセッサを使用すると、適当な
インタポレータ回路を実現することが可能であり、そこ
では上述した線形補間手法などの特定の補間手法、また
はWilliam H. Press他著「Ｃでの数値レシぺ、科学的プ
ログラミング技法(Numerical Recipes in C, The Art o
f Scientific Programming) 」CambridgeUniversity Pr
ess (1992) 発行（その開示内容全体は参照により本明
細書の一部を構成するものである）の第３章に開示され
ている手法が採用されている。インタポレータ回路２６
で実行される補間手法によると、Ｎビット入力信号のＱ
ビットに基づくＭビットＬＵＴ出力信号の高精度化した
表現が得られる。また、ここで言及しておくべきこと
は、上述したシングルポートＬＵＴ装置はデュアルポー
トＬＵＴを使用した場合よりも少なくとも５０％高速化
し、大幅に小型化され、しかもコストが大幅に低減化さ
れることが判明したことである。
【００６３】以上、添付図面を参照して本発明の図示実
施例を説明してきたが、本発明はこれらの具体的実施例
に限定されないことはもちろんである。この分野の精通
者に理解されるように、種々の変更および改変が可能で
ある。例えば、ＬＵＴのエントリの数は最初に使用され
る入力信号の望みのＭＳＢの桁数に応じて変更すること
が可能である。また、例えば、ＬＵＴは２を指数とする
任意の数のエントリを含むことが可能である（例えば、
エントリの数は２n に等しく、ここでｎは整数であり、
入力信号のビット数より大きくない数に等しい）。代表
例として、ｎはＬＵＴの特定エントリを判断するために
使用される入力信号のＭＳＢの桁数に対応している。当
然に予想されるように、各ＬＵＴエントリの値部分とデ
ルタ部分は可変サイズをもつことが可能である。また、
当然に予想されるように、選択手段の機能はＬＵＴの機
能に直接に組み込むことが可能であり、加算器と結合器
の機能はシングル・デバイスに組み込むことが可能であ
る。その１つの例は米国特許第５，１４８，３８１号に
開示されている。また、当然に予想されるように、より
高次の補間方式を使用することが可能であり、その場合
には、ＬＵＴは３つ以上の情報をインタポレータに与え
ることができ、インタポレータはより多くの算術演算器
をもつことができる。また、２をべきとしない総エント
リ数をもつＬＵＴ（つまり、総エントリ数≠２n ）を採
用することも可能である。また、予想されるように、Ｎ
ビット入力信号の５番目のビットが“１”に等しいとき
ＯＤＤとＥＶＥＮのＬＵＴエントリをインタポレータ回
路内で内部的にスイッチングするのではなく、ＬＳＢ
（Ｎ−Ｑビット）で指示されるＯＤＤ ＬＵＴの重み付
け関数を、インタポレータでＥＶＥＮ ＬＵＴに適用す
ることができ、またＬＳＢ（Ｎ−Ｑビット）で指示され
るＥＶＥＮ ＬＵＴの重み付け関数を、インタポレータ
でＯＤＤ ＬＵＴに適用することができる。これらの変
更および類似の他の変更はこの分野の精通者ならば自明
のことであり、従って、これらは特許請求の範囲に明確
化されている本発明の範囲に属するものである。
【図面の簡単な説明】
【図１】Ｎビット入力信号をもち、適当なＭビットＬＵ
Ｔを選択するためにＱビット（ただし、Ｑ≦Ｎ）だけが
使用されている従来のＬＵＴを示す図である。
【図２】本発明の補間ＬＵＴ回路の一実施例を示すブロ
ック図である。
【図３】本発明の補間ＬＵＴ回路の第２実施例を示すブ
ロック図である。
【図４】本発明の補間ＬＵＴ回路の代替第２実施例を示
すブロック図である。
【図５】図３および図４に示すセレクタ回路のオペレー
ションのフローチャートである。
【符号の説明】
２ 補間ルックアップ・テーブル（ＬＵＴ）回路 ４ ＬＵＴ １０ 入力ポート １２ セレクタ回路 １４ 結合回路 １５ マルチプライヤ １６ 加算器 １７ 丸め回路 ２０ 補間ＬＵＴ回路 ２４ セレクタ回路 ２６ インタポレータ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年９月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【数１】 Ｆc （Ｘ）＝４．５Ｘ、０≦Ｘ＜０．０１８のとき Ｆc （Ｘ）＝１．０９９Ｘ0.45−０．０９９、０．０１
８≦Ｘ≦１のとき 上式のように計算されることを特徴とする補間ルックア
ップ・テーブル（ＬＵＴ）回路。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598086903 2500 Ｗａｌｓｈ Ａｖｅｎｕｅ，Ｓａｎ ｔａ Ｃｌａｒａ Ｃａｌｉｆｏｒｎｉａ 95051，Ｕ．Ｓ．Ａ. (72)発明者 エリック シュマード アメリカ合衆国 46256 インディアナ州 インディアナポリス イースト ハンプ トン サークル 8255

Claims (57)

    【特許請求の範囲】
  1. 【請求項１】 補間ルックアップ・テーブル（ＬＵＴ）
    回路において、 第１部分と第２部分を含む複数の第１ビット群を有する
    入力信号を受信する入力ポートと、 複数のエントリを有し、該複数のエントリの各々は第１
    部分と第２部分を含む複数の第２ビット群を有するＬＵ
    Ｔと、 動作可能に前記入力ポートに結合されているセレクタ回
    路であって、該セレクタ回路は入力信号の少なくとも前
    記第１部分に応答して前記ＬＵＴの複数のエントリの１
    つを選択するものと、 動作可能に前記入力ポートと前記ＬＵＴに結合されてい
    るマルチプライヤであって、該マルチプライヤは入力信
    号の第２部分と、選択されたＬＵＴエントリの複数の第
    ２ビット群の第２部分とを結合してマルチプライヤ出力
    信号を出力するものと、 動作可能にマルチプライヤの出力ポートと前記ＬＵＴに
    結合されている加算器であって、該加算器はマルチプラ
    イヤ出力信号と選択されたＬＵＴエントリの複数の第２
    ビット群の第１部分とを結合して補間ＬＵＴ回路出力信
    号を出力するものとを備えたことを特徴とする補間ルッ
    クアップ・テーブル（ＬＵＴ）回路。
  2. 【請求項２】 請求項１記載の補間ルックアップ・テー
    ブル（ＬＵＴ）回路において、 動作可能に前記加算器に結合されている丸め回路であっ
    て、該丸め回路は補間ＬＵＴ回路出力信号を修正して丸
    められた補間ＬＵＴ回路出力信号を出力するものをさら
    に備えたことを特徴とする補間ルックアップ・テーブル
    （ＬＵＴ）回路。
  3. 【請求項３】 請求項１記載の補間ルックアップ・テー
    ブル（ＬＵＴ）回路において、複数の第２ビット群は、
    少なくとも複数の第１ビット群に等しいことを特徴とす
    る補間ルックアップ・テーブル（ＬＵＴ）回路。
  4. 【請求項４】 請求項１記載の補間ルックアップ・テー
    ブル（ＬＵＴ）回路において、ＬＵＴの複数のエントリ
    は実質的に２Q に等しく、ここでＱは複数の第１ビット
    群の第１部分のビット数に等しいことを特徴とする補間
    ルックアップ・テーブル（ＬＵＴ）回路。
  5. 【請求項５】 請求項１記載の補間ルックアップ・テー
    ブル（ＬＵＴ）回路において、ＬＵＴの複数のエントリ
    の各々の複数の第２ビット群の第１部分は、 【数１】 Ｆc （Ｘ）＝４．５Ｘ、０≦Ｘ＜０．０１８のとき Ｆc （Ｘ）＝１．０９９Ｘ0.45−０．０９９、０．０１
    ８≦Ｘ≦１のとき 上式のように計算されることを特徴とする補間ルックア
    ップ・テーブル（ＬＵＴ）回路。
  6. 【請求項６】 請求項５記載の補間ルックアップ・テー
    ブル（ＬＵＴ）回路において、０≦Ｘ≦１であり、Ｘは
    ０と１との間で実質的に等しい増分で変化することを特
    徴とする補間ルックアップ・テーブル（ＬＵＴ）回路。
  7. 【請求項７】 請求項１記載の補間ＬＵＴにおいて、Ｌ
    ＵＴの現（ｑ）エントリの複数の第２ビット群の第２部
    分は、現（ｑ）エントリの複数の第２ビット群の第１部
    分をＬＵＴの次の（ｑ＋１）エントリの複数の第２ビッ
    ト群の第１部分から減算することによって計算されるこ
    とを特徴とする補間ＬＵＴ。
  8. 【請求項８】 請求項１記載の補間ルックアップ・テー
    ブル（ＬＵＴ）回路において、ＬＵＴはシングルポート
    ・デバイスであることを特徴とする補間ＬＵＴ。
  9. 【請求項９】 補間ルックアップ・テーブル（ＬＵＴ）
    回路において、 第１部分と第２部分を含む複数の第１ビット群を有する
    入力信号を受信する入力ポートと、 複数のエントリを有し、該複数のエントリの各々は第１
    部分と第２部分を含む複数の第２ビット群を有するＬＵ
    Ｔと、 動作可能に前記入力ポートに結合されているセレクタ回
    路であって、該セレクタ回路は前記入力信号の少なくと
    も前記第１部分に応答して前記ＬＵＴの複数のエントリ
    の１つを選択するものと、 動作可能に入力ポートとＬＵＴに結合されている結合回
    路であって、該結合回路は入力信号の第２部分と、選択
    されたＬＵＴエントリの複数の第２ビット群の第２部分
    と、選択されたＬＵＴ回路エントリの複数の第２ビット
    群の第１部分とを結合して補間ＬＵＴ出力信号を出力す
    るものとを備えたことを特徴とする補間ルックアップ・
    テーブル（ＬＵＴ）回路。
  10. 【請求項１０】 請求項９記載の補間ルックアップ・テ
    ーブル（ＬＵＴ）回路において、 動作可能に前記結合回路に結合されている丸め回路であ
    って、該丸め回路は補間ＬＵＴ回路出力信号を修正して
    丸められた補間ＬＵＴ回路出力信号を出力するものをさ
    らに備えたことを特徴とする補間ルックアップ・テーブ
    ル（ＬＵＴ）回路。
  11. 【請求項１１】 請求項９記載の補間ルックアップ・テ
    ーブル（ＬＵＴ）回路において、複数の第２ビット群
    は、少なくとも複数の第１ビット群に等しいことを特徴
    とする補間ルックアップ・テーブル（ＬＵＴ）回路。
  12. 【請求項１２】 請求項９記載の補間ルックアップ・テ
    ーブル（ＬＵＴ）回路において、ＬＵＴの複数のエント
    リは実質的に２Q に等しく、ここでＱは複数の第１ビッ
    ト群の第１部分のビット数に等しいことを特徴とする補
    間ルックアップ・テーブル（ＬＵＴ）回路。
  13. 【請求項１３】 請求項９記載の補間ルックアップ・テ
    ーブル（ＬＵＴ）回路において、ＬＵＴの複数のエント
    リの各々の複数の第２ビット群の第１部分は、 【数２】 Ｆc （Ｘ）＝４．５Ｘ、０≦Ｘ＜０．０１８のとき Ｆc （Ｘ）＝１．０９９Ｘ0.45−０．０９９、０．０１
    ８≦Ｘ≦１のとき 上式のように計算されることを特徴とする補間ルックア
    ップ・テーブル（ＬＵＴ）回路。
  14. 【請求項１４】 請求項１３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、０≦Ｘ≦１であり、
    Ｘは０と１との間で実質的に等しい増分で変化すること
    を特徴とする補間ルックアップ・テーブル（ＬＵＴ）回
    路。
  15. 【請求項１５】 請求項９記載の補間ルックアップ・テ
    ーブル（ＬＵＴ）回路において、ＬＵＴの現（ｑ）エン
    トリの複数の第２ビット群の第２部分は、現（ｑ）エン
    トリの複数の第２ビット群の第１部分をＬＵＴの次の
    （ｑ＋１）エントリの複数の第２ビット群の第１部分か
    ら減算することによって計算されることを特徴とする補
    間ルックアップ・テーブル（ＬＵＴ）回路。
  16. 【請求項１６】 請求項９記載の補間ルックアップ・テ
    ーブル（ＬＵＴ）回路において、ＬＵＴはシングルポー
    ト・デバイスであることを特徴とする補間ルックアップ
    ・テーブル（ＬＵＴ）回路。
  17. 【請求項１７】 請求項９記載の補間ルックアップ・テ
    ーブル（ＬＵＴ）回路において、結合回路は、最初に入
    力信号の第２部分と選択されたＬＵＴエントリの複数の
    第２ビット群の第２部分とを結合して調整信号を出力
    し、次に該調整信号を選択されたＬＵＴエントリの複数
    の第２ビット群の第１部分に結合することを特徴とする
    補間ルックアップ・テーブル（ＬＵＴ）回路。
  18. 【請求項１８】 請求項９記載の補間ルックアップ・テ
    ーブル（ＬＵＴ）回路において、結合回路は入力信号の
    第２部分と選択されたＬＵＴエントリの複数の第２ビッ
    ト群の第２部分とを乗算して調整信号を出力し、選択さ
    れたＬＵＴエントリの複数の第２ビット群の第１部分を
    前記調整信号に加算することを特徴とする補間ルックア
    ップ・テーブル（ＬＵＴ）回路。
  19. 【請求項１９】 補間ルックアップ・テーブル（ＬＵ
    Ｔ）回路において、 第１部分と第２部分を含む複数の第１ビット群を有する
    入力信号を受信する入力ポートと、 複数のエントリを有し、該複数のエントリの各々は第１
    部分と第２部分を含む複数の第２ビット群を有するＬＵ
    Ｔであって、該ＬＵＴは入力信号の少なくとも第１部分
    に応答して該ＬＵＴの複数のエントリの１つを選択する
    ものと、 入力信号の第２部分と、選択されたＬＵＴエントリの複
    数の第２ビット群の第２部分と、選択されたＬＵＴエン
    トリの複数の第２ビット群の第１部分とを結合して補間
    ＬＵＴ回路出力信号を出力する結合回路とを備えたこと
    を特徴とする補間ルックアップ・テーブル（ＬＵＴ）回
    路。
  20. 【請求項２０】 請求項１９記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、 動作可能に前記結合回路に結合されている丸め回路であ
    って、該丸め回路は補間ＬＵＴ回路出力信号を修正して
    丸められた補間ＬＵＴ回路出力信号を出力するものをさ
    らに備えたことを特徴とする補間ルックアップ・テーブ
    ル（ＬＵＴ）回路。
  21. 【請求項２１】 請求項１９記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、複数の第２ビット群
    は、少なくとも複数の第１ビット群に等しいことを特徴
    とする補間ルックアップ・テーブル（ＬＵＴ）回路。
  22. 【請求項２２】 請求項１９記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、ＬＵＴの複数のエン
    トリは実質的に２Q に等しく、ここでＱは複数の第１ビ
    ット群の第１部分のビット数に等しいことを特徴とする
    補間ルックアップ・テーブル（ＬＵＴ）回路。
  23. 【請求項２３】 請求項１９記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、ＬＵＴの複数のエン
    トリの各々の複数の第２ビット群の第１部分は、 【数３】 Ｆc （Ｘ）＝４．５Ｘ、０≦Ｘ＜０．０１８のとき Ｆc （Ｘ）＝１．０９９Ｘ0.45−０．０９９、０．０１
    ８≦Ｘ≦１のとき 上式のように計算されることを特徴とする補間ルックア
    ップ・テーブル（ＬＵＴ）回路。
  24. 【請求項２４】 請求項２３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、０≦Ｘ≦１であり、
    Ｘは０と１との間で実質的に等しい増分で変化すること
    を特徴とする補間ルックアップ・テーブル（ＬＵＴ）回
    路。
  25. 【請求項２５】 請求項１９記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、ＬＵＴの現（ｑ）エ
    ントリの複数の第２ビット群の第２部分は、現（ｑ）エ
    ントリの複数の第２ビット群の第１部分をＬＵＴの次の
    （ｑ＋１）エントリの複数の第２ビット群の第１部分か
    ら減算することによって計算されることを特徴とする補
    間ルックアップ・テーブル（ＬＵＴ）回路。
  26. 【請求項２６】 請求項１９記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、ＬＵＴはシングルポ
    ート・デバイスであることを特徴とする補間ルックアッ
    プ・テーブル（ＬＵＴ）回路。
  27. 【請求項２７】 請求項１９記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、結合回路は、最初に
    入力信号の第２部分と選択されたＬＵＴエントリの複数
    の第２ビット群の第２部分とを結合して調整信号を出力
    し、次に該調整信号を選択されたＬＵＴエントリの複数
    の第２ビット群の第１部分に結合することを特徴とする
    補間ルックアップ・テーブル（ＬＵＴ）回路。
  28. 【請求項２８】 請求項１９記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、結合回路は入力信号
    の第２部分と選択されたＬＵＴエントリの複数の第２ビ
    ット群の第２部分とを乗算して調整信号を出力し、選択
    されたＬＵＴエントリの複数の第２ビット群の第１部分
    を該調整信号に加算することを特徴とする補間ルックア
    ップ・テーブル（ＬＵＴ）回路。
  29. 【請求項２９】 補間ルックアップ・テーブル（ＬＵ
    Ｔ）回路において、 入力信号を受信する入力ポートと、 複数のエントリを有するシングルポートＬＵＴであっ
    て、該シングルポートＬＵＴは入力信号の少なくとも一
    部分に応答して該シングルポートＬＵＴの複数のエント
    リの１つを選択するものと、 入力信号の少なくとも一部分と該シングルポートＬＵＴ
    による少なくとも１つの信号出力とを結合して補間ＬＵ
    Ｔ回路出力信号を出力する結合回路とを備えたことを特
    徴とする補間ルックアップ・テーブル（ＬＵＴ）回路。
  30. 【請求項３０】 複数のルックアップ・テーブル（ＬＵ
    Ｔ）エントリを有するＬＵＴの補間値を、第１部分と第
    ２部分を含む複数の第１ビット群を有する入力信号に応
    答して決定する方法であって、複数のＬＵＴエントリの
    各々は第１部分と第２部分を含む複数の第２ビット群を
    有するものにおいて、該方法は、 ａ．入力信号の第１部分に応答して複数のＬＵＴエント
    リの１つを選択するステップと、 ｂ．入力信号の少なくとも一部分と前記選択されたＬＵ
    Ｔエントリとを結合してＬＵＴの補間値を得るステップ
    と を備えたことを特徴とするＬＵＴの補間値を決定する方
    法。
  31. 【請求項３１】 請求項３０記載のＬＵＴの補間値を決
    定する方法において、前記ステップｂは、 入力信号の第２部分と前記選択されたＬＵＴエントリの
    複数の第２ビット群の第２部分とを結合して調整信号を
    出力するステップと、 該選択されたＬＵＴエントリの複数の第２ビット群の第
    １部分に前記調整信号を加算してＬＵＴの前記補間値を
    出力するステップとを備えたことを特徴とするＬＵＴの
    補間値を決定する方法。
  32. 【請求項３２】 請求項３０記載のＬＵＴの補間値を決
    定する方法において、 ＬＵＴの補間値を丸めるステップをさらに備えたことを
    特徴とするＬＵＴの補間値を決定する方法。
  33. 【請求項３３】 補間ルックアップ・テーブル（ＬＵ
    Ｔ）回路において、 少なくとも第１部分と第２部分を含む複数の第１ビット
    群を有する入力信号を受信する入力ポートと、 それぞれの複数の第１および第２エントリを有する第１
    および第２シングルポートＬＵＴであって、該第１およ
    び第２シングルポートＬＵＴのそれぞれの複数の第１お
    よび第２エントリの各々は複数の第２ビット群を有し、
    該第１および第２シングルポートＬＵＴの各々は前記入
    力信号の少なくとも第１部分に応答してそれぞれの複数
    の第１および第２エントリの各々からエントリを選択す
    るものと、 動作可能に前記第１および第２ＬＵＴに結合されていて
    補間ＬＵＴ出力信号を出力するインタポレータ回路であ
    って、該インタポレータ回路は、少なくとも、該第１お
    よび第２シングルポートＬＵＴの各々から選択されたエ
    ントリを利用して補間関数を実行して補間ＬＵＴ回路出
    力信号を出力するものとを備えたことを特徴とする補間
    ルックアップ・テーブル（ＬＵＴ）回路。
  34. 【請求項３４】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、第１および第２シン
    グルポートＬＵＴの各々からの前記エントリはそれぞれ
    第１および第２エントリであり、 動作可能に前記入力ポートに結合された第１セレクタ回
    路であって、該第１セレクタ回路は前記入力信号の少な
    くとも第１部分に応答して前記第１および第２ＬＵＴの
    少なくとも前記第１および第２エントリを選択するもの
    をさらに備えたことを特徴とする補間ルックアップ・テ
    ーブル（ＬＵＴ）回路。
  35. 【請求項３５】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、第１および第２シン
    グルポートＬＵＴの各々からの前記エントリはそれぞれ
    第１および第２エントリであり、 動作可能に前記入力ポートに結合された第１および第２
    セレクタ回路であって、該第１および第２セレクタ回路
    は前記入力信号の少なくとも第１部分に応答して前記第
    １および第２ＬＵＴの少なくとも前記第１および第２エ
    ントリを選択するものをさらに備えたことを特徴とする
    補間ルックアップ・テーブル（ＬＵＴ）回路。
  36. 【請求項３６】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、前記インタポレータ
    回路は動作可能に前記入力ポートに結合されていて複数
    の第１ビット群の第２部分を受信し、該インタポレータ
    回路は複数の第１ビット群の第２部分を利用して補間Ｌ
    ＵＴ回路出力信号を出力することを特徴とする補間ルッ
    クアップ・テーブル（ＬＵＴ）回路。
  37. 【請求項３７】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、 動作可能に前記インタポレータ回路に結合されている丸
    め回路であって、該丸め回路は補間ＬＵＴ回路出力信号
    を修正して丸められた補間ＬＵＴ回路出力信号を出力す
    るものをさらに備えたことを特徴とする補間ルックアッ
    プ・テーブル（ＬＵＴ）回路。
  38. 【請求項３８】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、複数の第２ビット群
    は、少なくとも複数の第１ビット群に等しいことを特徴
    とする補間ルックアップ・テーブル（ＬＵＴ）回路。
  39. 【請求項３９】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、各ＬＵＴの複数のエ
    ントリは実質的に２Q に等しく、ここでＱは複数の第１
    ビット群の第１部分のビット数に等しいことを特徴とす
    る補間ルックアップ・テーブル（ＬＵＴ）回路。
  40. 【請求項４０】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、第１および第２ＬＵ
    Ｔの複数のエントリの各々の複数の第２ビット群の第１
    部分は、 【数４】 Ｆc （Ｘ）＝４．５Ｘ、０≦Ｘ＜０．０１８のとき Ｆc （Ｘ）＝１．０９９Ｘ0.45−０．０９９、０．０１
    ８≦Ｘ≦１のとき 上式のように計算されることを特徴とする補間ルックア
    ップ・テーブル（ＬＵＴ）回路。
  41. 【請求項４１】 請求項４０記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、０≦Ｘ≦１であり、
    Ｘは０と１との間で実質的に等しい増分で変化すること
    を特徴とする補間ルックアップ・テーブル（ＬＵＴ）回
    路。
  42. 【請求項４２】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、第１および第２ＬＵ
    Ｔの各々の現（ｑ）エントリの複数の第２ビット群の第
    ２部分はそれぞれのＬＵＴの現（ｑ）エントリの複数の
    第２ビット群の第１部分をそれぞれのＬＵＴの次の（ｑ
    ＋１）エントリの複数の第２ビット群の第１部分から減
    算することによって計算されることを特徴とする補間ル
    ックアップ・テーブル（ＬＵＴ）回路。
  43. 【請求項４３】 請求項３３記載の補間ルックアップ・
    テーブル（ＬＵＴ）回路において、第１および第２ＬＵ
    Ｔの各々は、シングルポート・デバイスであることを特
    徴とする補間ルックアップ・テーブル（ＬＵＴ）回路。
  44. 【請求項４４】 請求項３３に記載の補間ルックアップ
    ・テーブル（ＬＵＴ）回路において、第１および第２シ
    ングルポートＬＵＴは２Q 個のエントリをストアし、こ
    こでＱは入力信号の複数の第１ビット群に等しく、第１
    シングルポートＬＵＴは２Q 個のエントリの偶数番号を
    付けた２(Q-1) 個のエントリをストアする偶数エントリ
    ＬＵＴであり、第２シングルポートＬＵＴは２Q 個のエ
    ントリの奇数番号を付けた２(Q-1) 個のエントリをスト
    アする奇数エントリＬＵＴであり、任意の偶数番号エン
    トリは２つの隣接奇数番号エントリの間に置かれ、任意
    の奇数番号エントリは２つの隣接偶数番号エントリの間
    に置かれ、２Q 個のエントリの少なくとも２つの連続エ
    ントリに同時にアクセスできるようにしたことを特徴と
    する補間ルックアップ・テーブル（ＬＵＴ）回路。
  45. 【請求項４５】 複数のルックアップ・テーブル（ＬＵ
    Ｔ）エントリを有する第１および第２ＬＵＴの補間値
    を、第１部分と第２部分を含む複数の第１ビット群を有
    する入力信号に応答して決定する方法であって、複数の
    ＬＵＴエントリの各々は複数の第２ビット群を有するも
    のにおいて、該方法は、 ａ．少なくとも第１ＬＵＴの第１エントリおよび第２Ｌ
    ＵＴの第２エントリを、入力信号の第１部分に応答して
    選択するステップと、 ｂ．複数のＬＵＴエントリの前記選択された第１および
    第２エントリ間の補間を行ってＬＵＴの補間値を出力す
    るステップとを備えたことを特徴とする方法。
  46. 【請求項４６】 請求項４５記載の方法において、前記
    ステップｂは、複数の第１ビット群の第２部分を使用し
    て前記選択された第１および第２エントリ間の補間を行
    うステップをさらに備えたことを特徴とする方法。
  47. 【請求項４７】 請求項４５記載の方法において、前記
    ステップｂは、前記選択された第１および第２エントリ
    間の線形補間を備えたことを特徴とする方法。
  48. 【請求項４８】 複数のルックアップ・テーブル（ＬＵ
    Ｔ）エントリを有する第１および第２ＬＵＴの補間値
    を、第１部分と第２部分を含む複数の第１ビット群を有
    するＮビット入力信号に応答して決定する方法であっ
    て、複数のＬＵＴエントリの各々は複数の第２ビット群
    を有するものにおいて、該方法は、 ａ．入力信号を複製して入力信号の第１コピーおよび第
    ２コピーを得るステップと、 ｂ．入力信号の第１コピーを使用して第１ＬＵＴのエン
    トリを選択するステップと、 ｃ．入力信号の第２コピーを使用して第２ＬＵＴのエン
    トリを選択するステップと、 ｄ．第１ＬＵＴの前記選択されたエントリをインタポレ
    ータに与えるステップと、 ｅ．第２ＬＵＴの前記選択されたエントリをインタポレ
    ータに与えるステップと、 ｆ．第１ＬＵＴの該選択されたエントリと第２ＬＵＴの
    該選択されたエントリとの間で補間を行って補間値を出
    力するステップとを備えたことを特徴とする方法。
  49. 【請求項４９】 請求項４８記載の方法において、前記
    ステップｂは、 １．入力信号の第１コピーのＺ個の最下位ビットの各々
    を「ゼロ」にして第１中間信号を出力するステップと、 ２．前記第１中間信号にバイナリ“１”を加えて第２中
    間信号を出力するステップと、 ３．前記第２中間信号を１ビット・ロケーションだけ右
    にシフトして第１ＬＵＴアドレス信号を出力するステッ
    プと、 ４．前記第１ＬＵＴアドレス信号の最上位ビット・ロケ
    ーションにバイナリ“０”を入れるステップと、 ５．該第１ＬＵＴアドレス信号に従って第１ＬＵＴのエ
    ントリを選択するステップとを備えたことを特徴とする
    方法。
  50. 【請求項５０】 請求項４８記載の方法において、前記
    ステップｃは、 １．入力信号の第２コピーを５ビット・ロケーションだ
    け左にシフトして第２ＬＵＴアドレス信号を出力するス
    テップと、 ２．前記第２ＬＵＴアドレス信号に従って第２ＬＵＴの
    エントリを選択するステップと を備えたことを特徴とする方法。
  51. 【請求項５１】 請求項４８記載の方法において、前記
    ステップｆの前に該方法は、入力信号の複数の第１ビッ
    ト群の第２部分をインタポレータに送信するステップを
    さらに備えたことを特徴とする方法。
  52. 【請求項５２】 請求項５１記載の方法において、前記
    ステップｆは、入力信号の複数の第１ビット群の第２部
    分、第１ＬＵＴの選択されたエントリおよび第２ＬＵＴ
    の選択されたエントリを使用して補間値を出力するステ
    ップをさらに備えたことを特徴とする方法。
  53. 【請求項５３】 請求項４８記載の方法において、前記
    ステップｄの前に該方法は、 １．入力信号の第５ビットが“１”に等しいことを判断
    するステップと、 ２．第２ＬＵＴに対応するインタポレータの入力ポート
    に第１ＬＵＴの選択されたエントリを入力するステップ
    と、 ３．第１ＬＵＴに対応するインタポレータの入力ポート
    に第２ＬＵＴの選択されたエントリを入力するステップ
    と を備えたことを特徴とする方法。
  54. 【請求項５４】 請求項４８記載の方法において、前記
    ステップｄの前に該方法は、 １．入力信号の第５ビットが“１”に等しくないことを
    判断するステップと、 ２．第１ＬＵＴに対応するインタポレータの入力ポート
    に第１ＬＵＴの選択されたエントリを入力するステップ
    と、 ３．第２ＬＵＴに対応するインタポレータの入力ポート
    に第２ＬＵＴの選択されたエントリを入力するステップ
    と を備えたことを特徴とする方法。
  55. 【請求項５５】 請求項４８記載の方法において、前記
    ステップａの前に該方法は、 １．入力信号が所定の値よりも大であることを判断する
    ステップと、 ２．入力信号が最大でも前記所定の値に等しくなるよう
    に入力信号の一部分を切り捨てるステップと を備えたことを特徴とする方法。
  56. 【請求項５６】 請求項４８記載の方法において、前記
    ステップａの前に該方法は、 入力信号が最大でも前記所定の値に等しいことを判断す
    るステップを備えたことを特徴とする方法。
  57. 【請求項５７】 請求項４８記載の方法において、前記
    ステップｄの前に該方法は、 １．入力信号の第５ビットが“１”に等しいことを判断
    するステップと、 ２．第１ＬＵＴの選択されたエントリに対応する重み付
    け信号を第２ＬＵＴの選択されたエントリに適用するス
    テップと、 ３．第２ＬＵＴの選択されたエントリに対応する重み付
    け信号を第１ＬＵＴの選択されたエントリに適用するス
    テップと を備えたことを特徴とする方法。
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